JPH0782481B2

JPH0782481B2 - 半導体神経回路網

Info

Publication number: JPH0782481B2
Application number: JP1341421A
Authority: JP
Inventors: 耕一郎益子
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-12-26
Filing date: 1989-12-26
Publication date: 1995-09-06
Anticipated expiration: 2010-09-06
Also published as: JPH03198145A; US5274746A; US5394511A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、半導体神経回路網に関し、特に、内部デー
タ入力線と内部データ出力線とを固有の結合度（シナプ
ス荷重）で結合する結合素子およびこの神経回路網駆動
方法の改良に関する。

［従来の技術］近年、人間の神経細胞（ニューロン）をモデルとした電
子回路が各種考案されている。このようなニューロン・
モデルの１つにホップフィールド・モデルと呼ばれるも
のである。以下、簡単にこのホップフィールド・モデル
について説明する。

第15図に、ニューロンをモデルとするユニットの構造の
概略を示す。ユニットｉは、他のユニットk,j,l等から
の信号を受ける入力部Ａ、与えられた入力信号を一定の
規則に従って変換する変換部Ｂおよび変換結果を出力す
る出力部Ｃを含む。入力部Ａは、各々ユニット間の結合
の強さを示す重み（シナプス）を各入力ユニットに対し
て有する。したがって、ユニットｋからユニットｉへ伝
達される入力信号Skは入力部Ａにおいて重みWikが付加
されて変換部Ｂへ伝達される。この重みWikは、正、負
および０の値をとることができる。

変換部Ｂは、重みＷ（重みを総称する場合Ｗで示す）を
付加された入力Ｓ（入力を代表的に示す場合Ｓで示す）
の総和netを、予め定められた関数ｆを通した後に出力
する。すなわち、時刻ｔにおけるユニットｉからの出力
Siは、で与えらる。関数ｆとしては、第16A図に示すしきい値
関数または第16B図に示すシグモイド関数が用いられる
ことが多い。

第16A図に示すしきい値関数は、入力の総和net（ｉ）
が、予め定められたしきい値θ以上となると“1"を出力
し、それ以下の値では“0"を出力する特性を有するユニ
ット・ステップ関数である。

第16B図に示すシグモイ関数は、ｆ＝1/［１＋exp（−net（ｉ）＋θ）］で表わされる非線形単調増加関数である。シグモイド関
数の値域は０ないし１であり、入力の総和net（ｉ）が
小さくなるにつれて“0"に近づき、入力の総和net
（ｉ）が大きくなるにつれて“1"に近づく。このシグモ
イド関数は、入力の総和ｎで（ｉ）が“0"のとき“0.5"
を出力する。

上述のシグモイド関数に対して予め定められたしきい値
θを付加し、ｆ＝１［１＋exp（−net（ｉ）＋θ）］ de表わさる関数が用いられる場合もある。

上述のユニットのモデルは、生体細胞が他のニューロン
からの刺激を受け、この刺激の総和が或る値以上になる
と出力を発生（発火）するというモデルに従っている。
ホップフィールド・モデルは上述のようなニューロンを
複数個用いてネットワークを構成する際のネットワーク
の動作モデルを与える。

前述の式においては、各ニューロン・ユニットに初期状
態が与えられると、以後の各ニューロン・ユニットの状
態は、すべてのニューロン・ユニットに対し前述の２つ
の力学方程式を連立させて適用して解くことにより、原
理的にはすべて決定される。しかしながら、ユニット数
が増大すると、各ユニットの状態を逐一調べてその状態
を把握し、目的とする問題に対して最適な解を与えるよ
うに重みおよびバイアス値プログラムすることはほとん
ど不可能に近い。そこで、ホップフィールドは個々のユ
ニットの状態に代えて系（ニューラルネット）全体の特
性を表わす量として、で定義されるエネルギ関数を導入する。ここで、Iiは、
ユニットｉに固定の自己バイアス値を示す。重み（シナ
プス荷重）WijがWij＝Wjiという対称性を持つ場合、各
ユニットは上述のエネルギ関数を常に最小（正しくは極
小（ローカルミニマ）にするように自らの状態を変化さ
せていくことをホップフィールドが示し、このモデルを
重みWijのプログラムに適用することを提案した。前述
のエネルギ関数Ｅを有するモデルをホップフィールド・
モデルと呼ぶ。前述のモデルは離散型モデルとして、として表わされることが多い。

ここで、ｎは離散時間を示す。このホップフィールド・
モデルは、入出力特性を示す関数ｆの勾配が急（ほとん
どの出力が“0"または“1"に値をとるユニットステップ
関数に近い関数）の場合には、特に良い精度で成立する
こともホップフィールド自身が示している。

このホップフィールド・モデルに従って神経回路網を大
規模集積回路VLSIで構築することが行なわれており、そ
の一例は、たとえばIEEE（インスティチュート・オブ・
エレクトリカル・アンド・エレクトロニクス・エンジニ
アーズ）発行の“コンピュータ”誌の1988年３月号の第
41頁ないし第49頁に開示されている。

第17図に、上述の文献に示されている神経回路網集積回
路の全体の概略構成を示す。第17図を参照して、従来の
神経回路網集積回路は、所定の重みを有する抵抗性結合
素子がマトリクス状に配列された抵抗マトリクス100
と、抵抗マトトクス100に含まれる内部データ入力線上
の信号電位を増幅し、かつこの増幅信号を各抵抗結合素
子の入力部へフィールドバックする増幅回路101とを含
む。抵抗マトリクス100は、後に詳細に説明するが、内
部データ入力線と、内部データ入力線と直交する方向に
配列される内部データ出力線とを含む。内部データ入力
線と内部データ出力線との抵抗性結合素子を介した相互
接続状態は、抵抗性結合素子の抵抗値をプログラムする
ことによりプログラム可能である。

抵抗マトリクス100に含まれる抵抗性結合素子を選択す
るために、ロウデコーダ102とビットデコーダ103とが設
けられる。ロウデコーダ102は抵抗マトリクス100におけ
る１行の結合素子を選択する。ビットデコーダ103は抵
抗マトリクス100における１列の結合素子を選択する。

ロウデコーダ102およびビットデコーダ103により選択さ
れた抵抗性結合素子へ結合度情報を書込むために、与え
られたデータを一時的にラッチする入出力データレジス
タ104と、入出力データレジスタ104を、データの書込／
読出モードに応じて抵抗マトリクスに含まれる内部デー
タ入力線および内部データ出力線のいずれかに接続する
マルチプレクサ105と、入出力データレジスタ104を装置
外部へ接続するためのインターフェイス（I/O）106とを
含む。この神経回路網は半導体チップ200上に集積化さ
れる。

このロウデコーダ102およびビットデコーダ103により１
個の抵抗性結合素子を選択し、この選択された抵抗性結
合素子へ入出力データレジスタ104およびマルチプレク
サ105を介して結合度情報を書込むことにより、抵抗マ
トリクス102に含まれる各結合素子の状態を規定するこ
とができ、すなわち内部データ入力線と内部データ出力
線との相互接続状態をプログラムすることができる。

第18図は、第17図に示す抵抗マトリクスの構成の一例を
より具体的に示す図である。第18図を参照して、抵抗マ
トリクス100は、内部データ入力線A1〜A4と、内部デー
タ出力線B1,▲▼、B2,▲▼、B3,▲▼、B4,
▲▼を含む。内部データ入力線A1〜A4と内部データ
出力線B1,▲▼〜B4,▲▼との交点の各々には、
抵抗性結合素子１が設けられる。抵抗性結合素子１は、
“開放状態”、“励起状態”および“抑制状態”の３つ
の状態をとることができる。各々抵抗性結合素子１の状
態は、適用される問題に応じて外部からプログラム可能
である。

第18図においては、抵抗性結合素子の“開放状態”は抵
抗素子を図示しないことで示しているが、内部データ入
力線と内部データ出力線との交点すべてに対し抵抗性結
合素子が配設されている。抵抗性結合素子１は、それぞ
れプログラムされた状態に従って対応の内部データ出力
線Bi（▲▼）の信号電位レベルを対応の内部データ
入力線Aj上で伝達する。

内部データ入力線A1〜A4の各々には、対応の内部データ
入力線上の信号電位を増幅して対応の内部データ出力線
上へ伝達する増幅回路C1〜C4が設けられる。増幅回路C1
〜C4の各々は、互いに直列に接続された２つの反転増幅
器2a,2bを有する。反転増幅器2aは入力線Ai上の電位を
反転して内部データ出力線Bi上へ伝達する。反転増幅器
2bは、入力線Ai上の信号電位を相補内部データ入力線▲
▼上へ伝達する。

抵抗性結合素子１の各々が、或る増幅器Ciの出力を他の
増幅器Cjの入力へ接続する。抵抗性結合素子１の具体的
構成例を第19図に示す。

第19図を参照して、抵抗性結合素子１は、電流制限用抵
抗素子Ｒ＋,R−と、結合度情報を記憶するランダム・ア
クセス・メモリ・セル150,151と、増幅回路Ciの出力信
号に応答してオン・オフするスイッチング素子S1,S2
と、ランダム・アクセス・メモリ・セル150,151の記憶
情報に応答してオンまたはオフ状態に設定されるスイッ
チング素子S2,S4を含む。抵抗素子Ｒ＋は、その一方端
が電源電位V_DDに接続される。抵抗素子Ｒ−は、その一
方端が他方の電源電位（たとえば接地電位）V_SSに接続
される。スイッチイング素子S1は、反転増幅器2bの出力
によりオン・オフが制御される。スイッチング素子S2
は、ランダム・アクセス・メモリ・セル150の記憶情報
によりそのオン・オフ状態が設定される。スイッチング
素子S3は、ランダム・アクセス・メモリ・セル151の記
憶情報によりそのオン・オフ状態が設定される。スイッ
チング素子S4は、反転増幅器2aの出力によりそのオン・
オフが制御される。

ランダム・アクセス・メモリ・セル150および151へ結合
度を示す情報を書込むために、ワード線WLP,WLQおよび
ビット線BLが設けられる。ランダム・アクセス・メモリ
・セル150はワード線WLPとビット線BLとの交点に設けら
れる。ランダム・アクセス・メモリ・セル151は、ワー
ド線WLQとビット線BLとの交点に設けられる。ランダム
・アクセス・メモリ・セル150は、“興奮状態”を示す
情報を記憶し、ランダム・アクセス・メモリ・セル151
は、“抑制状態”を示す情報を記憶する。したがって、
１つの結合素子に対し２本のワード線が配設されること
になる。ワード線WLP,WLQには、第17図に示すロウデコ
ーダ102からの行選択信号が伝達される。ビット線BLに
は、第16図に示すビットデコーダ103により選択されて
結合度情報が伝達される。これらのワード線WLP,WLQお
よびビット線BLは、それぞれ、抵抗マトリクスにおける
内部データ入力線Aiおよび内部データ出力線Biと互いに
平行に配設される。

第19図に示す構成において、増幅回路Ciの出力は、直接
には対応の内部データ入力線に電流を供給しない構成と
なっている。これにより、増幅回路Ciの出力負荷容量を
軽減することが図られる。結合素子１は、ランダム・ア
クセス・メモリ・セル150,151のプログラム状態により
前述のごとく３状態をとることが可能である。すなわ
ち、スイッチング素子S2がオン状態（活性状態）の“興
奮状態”、スイッチング素子S3がオン状態（活性状態）
の“抑制状態”、スイッチング素子S2,S3がともにオフ
状態（非活性状態）の“開放（ドントケア）状態”の
３状態である。

増幅回路Ciからの内部データ出力線Bi,▲▼の信号
電位レベルと或る抵抗性結合素子のプログラムされた結
合状態とが一致すれば、対応の内部データ入力線Aiに
は、電源電位V_DDまたは他方電源電位（接地電位）V_SSの
どちらかから電流が流れる。抵抗性結合素子１のプログ
ラムされた結合状態が開放結合状態の場合には、増幅回
路Ciの出力状態にかかわらず内部データ入力線Aiには電
流は伝達されない。

上述の回路モデルをニューロン・モデルに対応させれ
ば、増幅回路Ciはニューロン本体（第15図の変換部Ｂ）
に対応する。信号線A1〜A4およびB1〜B4,▲▼〜▲
▼は第15図に示すデータ入力部Ａおよび出力部Ｃ
（またはデンドライトおよびアクソン）にそれぞれ対応
する。抵抗性結合素子１は、ニューロン間の重みづけを
負荷するシナプス荷重部に対応する。次に動作について
概略的に説明する。

第18図に示すモデルは、しばしばコネクショニストモデ
ルと呼ばれる。このモデルにおいては、このニューロン
・ユニット（増幅回路Ci）は単に入力信号のしきい値化
処理、すなわち、予め定められたしきい値に対する入力
信号の大小に応じた信号を出力する処理を行なうだけで
ある。各抵抗性結合素子は、或る増幅回路Ciの出力を他
の増幅回路Cjの入力に接続する。したがって、各増幅回
路Ciの状態は、すべての残りの増幅回路Cjの状態により
決定される。或る増幅回路Ciが対応の内部データ入力線
Ai（ｉ＝１〜４）の電流を検出すると、そのときの増幅
回路Ciの出力は、で与えられる。ここで、Vin（ｊ）、Vout（ｊ）は内部
データ入力線Ajに接続される増幅回路Cjの入力電圧およ
び出力電圧をそれぞれ示し、Ijは１個の抵抗性結合素子
を流れる電流であり、Wjiは、内部データ入力線Ajに接
続される増幅回路Cjと内部データ入力線Aiに接続される
増幅回路Ciとを接続する抵抗性結合素子のコンダクタン
スを示す。増幅回路Ciの出力電圧Voutは、その増幅回路
Ci自身の伝達特性により与えられる。或る増幅回路Ciへ
の内部データ入力線Aiの電圧は、その入力線Aiに流れ込
む電流の総和により与えられる。この入力電圧は、神経
回路網における総電流が零となる値に調節される。この
ときにこの電子回路網の総エネルギが極小となる。

増幅回路Ciの各々が、たとえばCMOSインバータで構成さ
れており、この入力インピーダンスが高く、前述のよう
な非線形単調増加型のしきい値関数を有している場合、
上述の総電流が零となる条件より、となる関係が成立する。ここで、Iijは、入力線Aiに接
続される増幅回路Ciの出力により制御される抵抗性結合
素子の抵抗を流れる電流を示す。ΔVijは、抵抗性結合
素子における電位差であり、 ΔVij＝Vin（ｊ）−V_DD…（興奮結合）＝Vin（ｊ）−V_SS…（抑制結合）で与えられる。また、Rijは、抵抗性結合素子の抵抗値
であり、Ｒ＋またはＲ−で与えられる。したがって、電
圧Vin（ｉ）は、内部データ入力線Aiに接続される増幅
回路のすべての出力の総和となる。

上述の演算はアナログ的な計算であり、このアナログ的
な計算が抵抗マトリクス100内で並列して行なわれる。
しかしながら、入力データおよび出力データはともにデ
ジタルデータである。次に、第18図を参照して実際の演
算動作について簡単に説明する。

神経回路網の初期設定は、入力データがレジスタ104を
介して各内部データ入力線A1〜A4上に与えられ、各入力
線A1〜A4の電位レベルが入力データに対応する値に充電
されることにより行なわれる。

各増幅回路C1〜C4の出力電位は、まず内部データ入力線
A1〜A4に与えられた充電電位に応じて変化する。この各
増幅回路C1〜C4の出力電位変化、すなわち内部データ出
力線上の電位変化は対応の抵抗性結合素子を介して再び
内部データ入力線A1〜A4にフィードバックされる。この
とき、各内部データ入力線A1〜A4にフィードバックされ
る電位レベルまた電流値は各抵抗性結合素子のプログラ
ム状態により決定される。或る抵抗性結合素子が、“興
奮状態”にプログラムされている場合には、電源電位V
_DDから入力線Aiに電源が流れる。一方、抵抗性結合素子
が“抑制状態”にプログラムされている場合には、接地
電位V_SSからデータ入力線Aiに電流が流れ込む。このよ
うな動作が開放結合状態にある抵抗性結合素子を除いて
並列に進行し、或る内部データ入力線Aiに流れ込む電流
がアナログ的に加算されることになり、これにより内部
データ入力線Aiの電位が変化する。この内部データ入力
線Aiの電位変化が、対応に設けられた増幅回路Ciのしき
い値電圧を越えると、この増幅回路Ciの出力電位が変化
する。この動作が繰返され、上述の電流の総和が零とな
る条件を満たすように各増幅回路Ciの出力が変化してゆ
き、最終的に前述の安定状態の式を満足する状態へ神経
回路網の状態が安定化する。

この神経回路網の状態が安定した後は、増幅回路Ciの出
力電圧がレジスタ（第17図に示す入出力レジスタ104）
に格納された後に読出される。この神経回路網の安定状
態に関する判定は、入力データが与えられた後の予め定
められた時間が経過した場合に安定状態に至ったと判定
するか、または出力用レジスタに格納された時間的に異
なるデータを直接相互に比較することにより行なわれ
る。この場合、相互比較される出力データの差が所定値
以下となったときに神経回路網が安定したと判定され、
出力データを得る構成となる。

神経回路網からの出力データとしては、この神経回路網
のエネルギが最小値に落ち着くようなデータが出力され
ることになる。したがって、抵抗性結合素子のプログラ
ム状態に従って、抵抗マトリクス100は或るパターンや
或るデータを記憶し、この記憶したパターンまたはデー
タと入力データとの一致／不一致を判別することができ
るため、このような神経回路網は連想記憶回路としても
またパターン弁別器としても機能する。

第18図に示す抵抗マトリクス100の内部データ出力線Bi,
▲▼から内部データ入力線Ajへのフィールドバック
経路をなくした構成のものは１層のパーセプトロン回路
として知られている。このパーセプロン回路は各種アル
ゴリズムの作成が容易であり、多層化して柔軟なシステ
ムを構築することが可能である。

第19図に示す結合素子の構造をより具体的に第20図に示
す。第20図においては、抵抗マトリクスのｉ行ｊ列の位
置、すなわち、内部データ入力線Aiと内部データ出力線
Bjの交点に配置された結合素子Tijの構造が示され、ま
た、第19図に示す結合素子の概念的構成と同等または相
当する部分には同一の参照番号が付される。

第20図において、スイッチング素子S1〜S4の各々は、絶
縁ゲート型電界効果トランジスタ（MISトランジスタ）
により構成される。内部データ入力線は、相補な信号線
Ai,▲▼により構成される。この対をなす互いに相
補な信号線上には、入力レジスタ（第17図参照）より互
いに相補なデータが伝達される。

ビット線BLは、互いに相補なデータが伝達される相補ビ
ット線対BLj,▲▼により構成される。

ランダム・アクセス・メモリ・セル（RAM1）150は、結
合度情報を格納するための互いに半並行、すなわちその
入力部と出力部とが交差結合された２つの反転増幅器IN
1,IN2と、ワード線WLiP上の信号電位に応答してオン状
態となり、反転増幅器IN1およびIN2の各入力部をそれぞ
れビット線BLj,▲▼に接続するMISトランジスタT
R1およびTR2を含む。反転増幅器IN1およびIN2はラッチ
回路を構成し、結合度情報を記憶する。このラッチ回路
のラッタした情報はノードN1を介してスイッチング素子
（MISトランジスタ）S2の制御電極（ゲート電極）へ伝
達される。

ランダム・アクセス・メモリ・セル（RAM2）151は、RAM
1と同様に、ラッチ回路を構成する反転増幅器IN3および
IN4と、ワード線WLiQ上の信号電位に応答してオン状態
となり、反転増幅器IN3およびIN4の各入力部をビット線
BLj,▲▼へ接続するMISトランジスタTR3およびTR
4を含む。この反転増幅器IN3,IN4からなるラッチ回路の
記憶する情報はノードN2を介してスイッチング素子（MI
Sトランジスタ）S3の制御電極（ゲート電極）へ与えら
れる。次に、この結合素子Tijへの結合度情報書込動作
について簡単に説明する。

ロウデコーダ102（第17図参照）によりワード線WLiPを
選択状態とすることにより、MISトランジスタTR1および
TR2がともにオン状態となり、反転増幅器IN1およびIN2
の入力部がそれぞれビット線BLj,▲▼に接続され
る。次いで、ビット線BLj上に“0"、相補ビット線▲
▼上に“1"のデータを伝達すれば、交差結合された
反転増幅回路IN1およびIN2のラッチ機能により、ノード
N1には、“1"のデータが記憶される。これにより、結合
素子Tijの“興奮状態”がプログラムされる。

この結合素子Tijを“抑制状態”にプログラムする場合
には、ワード線WLiQを選択状態とし、ビット線BLj上に
“0"、相補ビット線▲▼上に“1"のデータを伝達
する。交差結合された反転増幅回路IN3およびIN4のラッ
チ能力により、ノードN2には“1"のデータがラッチされ
る。この結合素子Tijを“開放結合状態”にプログラム
するには、ワード線WLiPおよびワード線WLiQを順次選択
し、かつビット線BLjおよび相補ビット線▲▼上
に“1"および“0"のデータを伝達すれば、ノードN1,N2
には“0"のデータがラッチされる。なおここで情報“1"
は“H"レベルの信号を示し、情報“0"は“L"レベルの信
号を示す。

なお、第20図に示す結合素子は、内部データ入力線上の
信号電位を内部データ出力線上へ伝達する構成となって
いるが、これは、内部データ出力線Bj上の信号が内部デ
ータ入力線Ai（▲▼）へフィードバックされる構成
であれば、第19図に示す結合素子の構造と等価である。

第20図に示す結合素子を４行４列のマトリクス状に配列
して得られる神経回路網の全体の構成を第21図に示す。

第21図において、結合度情報を結合素子へ書込むため
に、装置外部とデータの授受を行なうインタフェースと
なるRAMI/O106bと、ビットデコーダ103からの列選択信
号（コラムデコーダ信号）に応答して、選択された列を
内部データバスI/O,▲▼へ接続する選択ゲート11
1と、各列に対して設けられ、与えられたデータの増幅
およびラッチを行なうデータレジスタ104と、動作モー
ド指示信号MUXに応答してデータレジスタ104と抵抗マト
リクス100とを接続する転送ゲート112とが設けられる。

列選択線は、相補ビット線対BL,▲▼により構成さ
れており、したがって、選択ゲート111および転送ゲー
ト112は、各列に対して１対のMISトランジスタを含む。
選択ゲート111に含まれるMISトランジスタ対において
は、ビットデコーダ103からの列選択信号に応答して１
対のMISトランジスタが導通状態となる。転送ゲート112
は、結合度情報を抵抗マトリクス100の各結合素子へ書
込むプログラムモード時には導通状態となり、この神経
回路網が外部から与えられる処理されるべき入力データ
を受け実際に処理演算を行なう場合にオフ状態となる。

RAMI/O106bからは、相補データ対が内部データバスI/O,
▲▼上へ伝達される。

ワード線WL1P〜WL4P、WL1Q〜WL4Qはデコーダ102の出力
部に接続され、ロウデコーダ102からの行選択信号が伝
達される。

入力レジスタ106aは、第17図における入出力レジスタま
たはインタフェースのデータ入力部に対応するが、相補
入力信号（処理されるべき入力データ信号）を伝達する
ために、相補内部入力データ線対A1,▲▼〜A4,▲
▼がその出力部に接続される。

内部データ出力線B1〜B4上のそれぞれの信号電位を増幅
するために増幅回路101が各内部データ線に対応して設
けられる。

結合度情報を書込む場合には、信号MUXが“H"レベルの
活性状態となり、転送ゲート112が導通状態となる。次
いで、ロウデコーダ102およびビットデコーダ103により
それぞれ１行および１列が選択され、この選択された行
および列の交点に位置する結合素子の記憶素子へ所望の
情報が書込まれる。このとき、データレジスタ104は、
ビット線BL,▲▼上に伝達された相補データをラッ
チするとともに、このデータを記憶素子へ書込む。記憶
素子は交差結合されたインバータからなるラッチ回路を
構成しており、データレジスタ104が、記憶素子のラッ
チ能力よりも大きい駆動能力を有するように構成されて
おり、これにより所望の結合度情報が各結合素子へ書込
まれる。

動作時においては、信号MUXが“L"レジスタの不活性状
態となり、転送ゲート112はオフ状態となる。次いで、
チップ外部から与えられたニューロン入力信号が、一時
的に記憶していた入力レジスタ104aから抵抗マトリクス
100内に処理されるべき入力信号として内部データ入力
線Ai,▲▼上に伝達される。抵抗マトリクス100内に
おいては、各結合素子Tijに含まれるRAM1,RAM2に記憶さ
れている情報との組合わせにより、内部データ出力線Bi
の充放電動作が並列に行なわれる。内部データ出力線Bi
上の電圧値は増幅回路101により検知・増幅され、出力
信号として導出される。

なお上述の構成においては、内部データ信号線上の信号
電圧を再び抵抗マトリクス内へフィードバックする経路
が設けられていない非ホップフィールド型の神経回路網
が示されているが、各内部データ出力線Biを内部データ
入力線Ai,▲▼へフィードバックする経路を付加す
れば、ホップフィールド型の神経回路網も同様に構成す
ることができる。

［考案が解決しようとする課題］従来の結合素子は、結合度情報を記憶する記憶素子部分
と、この記憶素子部分の記憶する情報と内部データ入力
線（または内部データ出力線）上の信号電位に応答し
て、所定の電流を内部データ入力線（また内部データ出
力線）上へ伝達する電流供給素子部とを含んでいる。し
たがって、結合素子を構成する素子数が大きく、その構
成が複雑となるとともに、結合素子占有面積が大きくな
る。

また、結合度情報を記憶素子部分に書込むためのワード
線およびビット線と、処理データを転送するための内部
データ入力線および内部データ出力線とが別々に設けら
れているために、信号線の数が多く、また信号配線占有
面積が増大するとともに、小面積内に数多くの信号線を
設ける必要があるため信号線のレイアウトが複雑化さ
れ、高集積化に対する大きな障害となり、結合素子構造
の複雑さと相俟って数多くの信号線を設けることは製造
歩留り的にも不利であるという問題がある。

また、従来の半導体神経回路網においては、入力データ
信号は、内部データ入力線を“H"レベルまたは“L"レベ
ルにまで充放電するのに十分な時間与えられており、演
算動作時における内部データの入力線および内部データ
出力線の充放電時に各信号線の電位がフルスイングし、
そのため、消費電力が大きくなるとともに演算を高速で
行なうことができず、処理時間（または収束時間）が長
くなるという問題がある。

それゆえ、この発明の目的は、上述の従来の半導体神経
回路網の有する欠点を除去する改良された半導体神経回
路網を提供することである。

この発明の他の目的は、簡易な構成の結合素子を備えた
半導体神経回路網を提供することである。

この発明のさらに他の目的は、抵抗マトリクス内におけ
る信号線の数を低減した半導体神経回路網を提供するこ
とである。

この発明のさらに他の目的は、低消費電力性および高速
動作性を備える半導体神経回路網を提供することであ
る。

［課題を解決するための手段］この発明に係る半導体神経回路網は、複数の内部データ
入力線と、これら複数の内部データ入力線と交差する複
数の内部データ伝達線、複数のワード線と、内部データ
伝達線とワード線との交点に配置される複数の結合素子
を含む。内部データ伝達線は、結合素子へ結合度情報を
各結合素子へプログラムするモード時においてはビット
線として機能してこの結合度除去を伝達し、入力データ
に対する演算を行なう想起モード時においては、結合素
子を介して内部データ入力線に結合される内部データ出
力線として機能する。すなわち、内部データ出力線とビ
ット線とが共有された構造となる。

結合素子は、固有の結合度を表わす情報を記憶するため
の、交差結合された反転増幅器からなる記憶手段と、対
応のワード線上の信号電位に応答して導通状態となり、
対応の内部データ伝達線上の信号電位を記憶手段へ書込
むための手段と、対応の内部データ入力線上の信号電位
に応答して導通状態となり、記憶手段の記憶する情報を
対応の内部データ伝達線上へ伝達するための手段とを備
える。

結合素子は、好ましくは第１の記憶手段と第２の記憶手
段とを備える。

ビット数は、相補ビット線対構造を有しており、したが
って内部データ出力線も相補内部データ出力線対構造を
備える。第１の記憶手段の記憶する情報はこの相補内部
データ出力線対のうち第１の内部データ出力線上に伝達
され、第２の記憶手段の記憶する情報はこのビット線対
（内部データ出力線対）の第２の内部データ出力線（第
２のビット線）上に伝達される。

この発明に係る半導体神経回路網はさらに、好ましくは
外部から与えられる入力データ信号の変化時点を検出
し、この検出信号に応答して外部から与えられる入力デ
ータ信号をワンショット化して内部データ入力線上へ伝
達するための手段を備える。

さらにこの発明に係る半導体神経回路網は、好ましくは
外部から与えられる入力データの変化検出信号に応答し
て、内部データ出力線を等電位化するための手段および
この入力データ信号変化検出信号に応答して、内部デー
タ出力線に設けられたセンスアンプ（感知増幅器）を活
性化するための手段を備える。

［作用］ビット線と内部データ出力線とが共有される構造となっ
ているので、信号線数を低減することが可能となる。ま
た、結合素子においては、内部データ入力線上の信号電
位に応答して、記憶手段の記憶する情報が内部データ出
力線上に伝達される構成となっているため、結合素子を
構成する素子数を低減することができ、小占有面積の結
合素子を得ることが可能となる。

また、この結合素子において、２組の記憶手段のうち一
方の記憶手段を正側の内部データ出力線に、他方の記憶
手段の記憶ノードを負側のビット線（内部データ出力
線）に接続する構成とすることにより、ビット線対と内
部データ出力線対とを兼用することが可能となる素子構
造を得ることができる。

さらに、内部入力データ信号をワンショット化すること
により、内部信号線上の電位がフルスイングすることが
防止され、低消費電力でかつ高速演算を実現することが
でき、かつ反転増幅器からなる記憶素子の記憶情報が反
転することが防止され、結合素子における記憶素子の安
定動作が補償される。

さらに、この内部入力データ信号の変化に応答して、内
部データ出力線対の等電位化およびセンスアンプ活性化
を行なうことにより、高速動作性のみならず低消費電力
性が得られる。

［発明の実施例］第２図にこの発明の一実施例である半導体神経回路網の
全体の構成を概略的に示す。第２図に示す構成は、第21
図に示す従来の半導体神経回路網の構成に対応し、同一
または相当部分には同一の参照番号を付されている。

第２図において、この半導体神経回路網は、相補なビッ
ト線対BL,▲▼が、内部データ出力線対としても用
いられる。一方、入力レジスタ106aの出力信号線は、単
一線構造となっている。増幅回路101は、ビット線対対
応に設けられ、対応のビット線対電位を差動的に感知し
増幅する増幅器を備える。

ビット線対（内部データ出力線対）BL1,▲▼〜BL
4,▲▼増幅回路101に選択的に動作モードに応じ
て接続するために第２の転送ゲート115が設けられる。
第２の転送ゲート115は、接続制御信号▲▼に応
答して導通状態となる。学習モードまたは自己組織化モ
ード等の結合マトリクス100の各結合素子の結合度をプ
ログラムする動作モード時には、制御信号▲▼
は、“L"となり結合マトリクス100と増幅回路101を切り
離す。一方、想起モード等の入力データ信号に対する演
算処理を行なう動作モード時には、制御信号▲▼
は“H"レベルとなり、結合マトリクス100と増幅回路101
とを接続する。すなわち、第１の転送ゲート112と第２
の転送ゲート115とは互いに相補な動作を行なう。

第２図に示す結合素子Tijの具体的構造の一例を第１図
に示す。第１図において、結合素子Tijは、相補ビット
線▲▼のための情報を記憶するための反転増幅器
IN10およびIN11と、ビット線BLjのための情報を記憶す
るための反転増幅器IN12およびIN13とを含む。反転増幅
回路IN10と反転増幅回路IN11とは半並行にすなわち交差
結合されてラッチ回路を構成する。同様に、反転増幅器
IN12と反転増幅器IN13とが半並行にすなわち交差結合さ
れてラッチ回路を構成する。

結合素子Tijはさらに、ワード線WLiP上の信号電位に応
答してオン状態となり、ノードN3をビット線BLjに接続
するスイッチングトランジスタS5と、ワード線WLiP上の
信号電位に応答してノードN1を相補ビット線▲▼
に接続するスイッチングトランジスタS6と、内部データ
入力線Ai上の信号電位に応答してオン状態となりノード
N1を相補ビット線▲▼上に接続するスイッチング
トランジスタS7を含む。したがって、この反転増幅器IN
10およびIN11からなるラッチ回路が記憶する結合度情報
は内部データ入力線Ai上の信号電位に応答して相補ビッ
ト線▲▼上に伝達される。

結合素子Tijはさらに、ワード線WLiQ上の信号電位に応
答してノードN2およびN4をそれぞれビット線BLjおよび
相補ビット線▲▼へ接続するスイッチングトラン
ジスタS9およびS10と、内部データ入力線Ai上の信号電
位に応答してノードN2をビット線BL10へ接続するスイッ
チングトランジスタS8を含む。この反転増幅器IN12およ
びIN13からなる記憶回路部分が記憶する結合度情報は、
内部データ入力線Ai上の信号電位に応答してビット線BL
j上へ伝達される。

結合素子Tijが示す結合状態は、記憶ノードN1およびN2
に記憶された信号電位の組合わせにより決定される。ノ
ードN1に“L"レベルが記憶され、ノードN2に“H"レベル
の信号電位が記憶されている場合、結合素子Tijは、
“興奮状態”を示す。ノードN1およびノードN2が記憶す
る信号電位が同電位の場合には、ビット線対BLj,▲
▼には電位差は生じず、結合素子Tijは“ドント・ケ
ア（開放）状態”を示す。ノードN1が“H"の信号電位を
記憶し、ノードN2が“L"の信号電位を記憶している場合
には、結合素子Tijは、“抑制状態”にプログラムされ
る。

次に第１図および第２図に示す神経回路網の動作を、そ
の動作波形図である第３図を参照して説明する。

制御信号MUXを“H"レベル、相補制御信号▲▼を
“L"レベルとすることにより、この半導体神経回路網
は、結合マトリクス100に含まれる各結合素子の結合度
の書込みまたは読出しを行なう動作モードとなる。この
制御信号MUXは、自己組織化すなわち学習作用などによ
りシナプス結合の重みづけを変更するために記憶素子の
記憶内容の書換えを行なう期間を規定する。

この制御信号MUXが“H"となる第１の転送ゲート112が導
通状態となり、データレジスタ104が結合マトリクス100
に接続される。次いで、外部から行アドレスおよび列ア
ドレスがそれぞれロウデコーダ102およびビットデコー
ダ103へ与えられることにより、対応のワード線（WLIiP
またはWOiQ）およびビット線対BLj,▲▼が選択さ
れる。一方RAMI/O106は外部から与えられる結合度情報D
inを相補なデータ対に変換して内部データバスI/O▲
▼上へ伝達する。この内部データバスI/O,▲
▼上へ伝達された相補なデータ対は、ビットデコーダ10
3により選択された選択ゲート（ゲート111に含まれる１
対１のトランジスタ）を介して対応のデータレジスタへ
伝達され、そこでラッチされる。選択されたワード線
（たとえばWLiP）においてスイッチングトランジスタS5
およびS6がオン状態となり、その反転増幅回路からなる
ラッチ回路がビット線対BLj,▲▼へ接続される。
これにより、データレジスタにラッチされたデータがス
イッチングトランジスタS5およびS6を介して記憶ノード
N1およびN3にラッチされる。このとき、当然ながらデー
タレジスタ104の有する駆動能力はこの反転増幅回路IN1
0およびIN11（IN12,IN13）が有するラッチ能力よりも大
きくされている。これにより、所望の結合度情報を示す
信号電位を記憶ノードN1,N3へ書込むことが可能とな
る。

ワード線WLiQが選択された場合には反転増幅回路IN12,I
N13からなるラッチ回路に所望の結合度情報を示す情報
が書込まれ、ノードN2,N4にそれぞれ結合度情報に対応
する信号電位が格納される。上述の動作を結合マトリク
ス100に含まれる結合素子T11〜T44の各記憶素子に対し
行なうことにより、結合マトリクス100における結合度
情報のプログラムを行なうことが可能となる。この結合
マトリクス100への結合度情報の書込みは、通常のスタ
ティック・ランダム・アクセス・メモリへのデータ書込
動作と同様である。

次に、制御信号MUXが“L"レベルとなり、相補制御信号
▲▼が“H"レベルとなると、第１の転送ゲート11
2が非導通状態、第２の転送ゲート115が導通状態とな
り、神経回路網特有の動作をモードとなる。神経回路網
チップ200の外部から与えられた外部データ信号が入力
レジスタ106aに一旦保持され、この保持された外部デー
タ信号が入力レジスタ106aから内部データ信号として内
部データ信号線A1〜A4上に伝達される。この動作モード
時においては、ロウデコーダ102の出力電位はすべて
“L"レベルに固定されており、したて、結合素子に含ま
れるスイッチングトランジスタS5,S6,S9およびS10（第
１図参照）はすべてオフ状態にある。

今、内部データ入力線Ai上の信号電位がこの内部データ
信号に応答して“H"レベルに立上がると、結合素子Tij
のスイッチングトランジスタS7およびS8がオン状態とな
り、結合素子Tijが記憶する信号電位がビット線対（内
部データ出力線対）BLj,▲▼上に伝達される。結
合素子Tijが“興奮状態”をプログラムされている場合
には、ビット線BLjに“H"レベル、相補ビット線▲
▼に“L"レベルの信号電位が伝達される。結合素子Ti
jが“抑制状態”にプログラムされている場合には、ビ
ット線BLjに“L"レベル、相補ビット線▲▼に
“H"レベルの信号電位が伝達される。結合素子が“ドン
ト・ケア（開放）状態”にプログラムされている場合に
は、ビット線BLj,相補ビット線▲▼には同一電位
の信号電位が伝達される。

内部データ信号線Ai上の信号電位が“L"レベルの場合に
は、スイッチングトランジスタS7およびS8はオフ状態で
あり、この結合素子Tijの記憶情報にかかわらず、ビッ
ト線対BLj,▲▼上には電位変化が生じず“ドント
・ケア（開放）状態”と同じことになる。このような内
部データ信号線上の信号電位に応じたビット線対（内部
データ出力線対）上の信号電位変化が、結合マトリクス
100内において各結合素子に同時かつ並列に進行する。
この並列動作の結果現われたビット線対BL1,▲▼
〜BL4,▲▼上の信号電位は、増幅回路101により
感知増幅され、対応のデータ信号に変換されてニューロ
ン出力データとして出力される。

第１図に示す結合素子の構造においては、ワード線、ビ
ット線、および内部データ入力線の各々に接続されるト
ランジスタの数は同一とされており、各信号線に付随す
る浮遊容量は同じである。しかしながら、１つの反転増
幅回路の入力部に接続されるトランジスタの数とその出
力部に接続されるトランジスタの数は異なっており、こ
の１つの記憶素子部分における浮遊容量値がアンバラン
スとなり、ラッチ回路のラッチ能力がアンバランスとな
り、結合度情報の書込みまたは読出動作が不安定とな
り、正確な結合度情報の記憶および読出しができなくな
る場合が生じることも考えられる。

第４図に、このような記憶素子部分における浮遊容量値
のアンバランスを避け、記憶素子部分における結合度情
報の読出しおよび書込動作を安定化させるための結合素
子構造を示す。第４図に示す結合素子の構造において
は、ノードN3と内部データ入力線AiおよびノードN4と内
部データ入力線Aiとの間にそれぞれダミー容量C1および
C2がそれぞれ接続される。ダミー容量C1およびC2は、MI
Sトランジスタの導通端子を相互接続することにより形
成され、反転増幅回路IN10およびIN11ならびにIN12およ
びIN13における浮遊容量値を均衡化させている。この場
合、スイッチングトランジスタS5,S6,S7,S8,S9およびS1
0とダミー容量C1,C2は同一サイズのMISトランジスタに
より構成される。この構成を用いることにより、記憶素
子部分における浮遊容量値を容易にバランスさせること
が可能となり、安定な結合度情報の読出および書込動作
を行なうことが可能となる。

第５図に、第１図に示す結合素子の第２の変更例の構造
を示す。第１のワード線WLiP（１）上の信号電位に応答
してオン状態となり、ノードN3をビット線BLjに接続す
るスイッチングトランジスタS5と、第２のワード線WLiP
（２）上の信号電位に応答してオン状態となり、ノード
N1を相補ビット線▲▼に接続するスイッチングト
ランジスタS6と、ノードN1およびN3の間に交差結合され
た反転増幅器IN10,IN11を含む。この結合素子はさら
に、第３のワード線WLiQ（１）上の信号電位に応答して
オン状態となり、ノードN2をビット線BLjに接続するス
イッチングトランジスタS9と、第４のワード線WLiQ
（２）の上の信号電位に応答してノードN4を相補ビット
線▲▼に接続するスイッチングトランジスタS10
と、ノードN12とN4の間に交差結合された反転増幅回路I
N12,IN13を含む。

第１および第２のワード線WLiP（１）およびWLiP（２）
上には同一の行選択信号が伝達される。第３および第４
のワード線WLiQ（１）およびWLiQ（２）上には同一の行
選択信号が伝達される。

さらに、ワード線WLiP（２）およびワード線WLiQ（１）
は内部データ入力線Aiと共用され、同一の内部データ信
号が伝達される。

この第５図に示す基本素子構造によれば、記憶素子部分
における浮遊容量値をバランスさせるためのダミー容量
を設けることなく、その浮遊容量をバランスさせること
が可能となり、またこの基本結合素子を構成するトラン
ジスタの数が減少するため、結合素子の占有面積を低減
することが可能となる。

さらに、第１図、第４図および第５図に示す基本結合素
子構造においてはダブルエンド構造とされており、相補
ビット線対BLj,▲▼両方から結合度情報が書込ま
れる構成となっている。これに代えて、たとえば第１図
に示す結合素子構造において、スイッチングトランジス
タS6およびS9を削除し、シングルエンドすなわち一方の
ビット線のみから所望の結合度情報を書込む構成として
もよい。

第６図に、第５図に示す結合素子を４行４列に配列した
結合マトリクス100を有する半導体神経回路網の全体の
構成を示す。第６図に示す構成においては、ワード線と
内部データ入力線とが共用される構成となるためロウデ
コーダ102と結合マトリクス102との間に制御信号MUXに
応答してオン状態となり、ロウデコーダと結合マトリク
ス100とを接続する接続用データ116と、ニューロン用入
力レジスタ106aと結合マトリクス100とを相補制御信号
▲▼に応答して接続する接続ゲート117が第２図
に示す構成に加えてさらに付け加えられる。さらに、内
部データ入力線は結合素子の２つの記憶素子回路部分各
々に対応して必要とされるため、同一の内部データ信号
を伝達するために、内部データ入力線としては同一の内
部データ入力信号を伝達する信号線が２本設けられる。
また、１つの結合素子に対しては４本のワード線が必要
とされるため、ロウデコーダ102の出力信号線すなわち
ワード線の本数は第２図に示す構成と比べてその本数が
２倍となっている。この第６図に示すロウデコーダ102
の出力信号線すなわちワード線においては、同一の参照
番号が付されたワード線に対しては同一の行選択信号が
伝達される。

上述のような第６図に示す構成を用い、動作モードに応
じてニューロン用の入力レジスタ106aとロウデコーダ10
2とのいずれか一方を結合マトリクス100に接続する構成
とすることにより、ワード線と内部データ入力線との共
用が可能となり、現実には、信号配線の本数が２倍必要
とされるのではなく、１行あたり１本、信号配線の数が
増えているだけであり、小占有面積の結合マトリクスを
実現することが可能となる。

なお、第２図および第６図に示す半導体神経回路網は、
結合マトリクス内に内部出力データ信号をフィードバッ
クする経路が設けられていない非ホップフィールド型の
神経回路網の構造を有している。しかしながら、この構
造は、容易に、フィールドバック経路を設けてホップフ
ィールド型神経回路網に再構築することが可能である。
第７図に、この発明による結合素子を用いたホップフィ
ールド型半導体神経回路網の構成の一例を示す。

第７図において、この発明に従うホップフィールド形半
導体神経回路網は、相補ビット線▲▼，▲
▼，▲▼および▲▼の出力を反転して内部
データ入力線A1,A2,A3およびA4へそれぞれ伝達する反転
増幅器120a,120b,120cおよび120dを備える。この反転増
幅器120aないし120dにより、結合マトリクス100からの
内部データ出力信号が再び内部データ入力信号線を介し
てフィードバックされることになり、ホップフィールド
・モデルに従った神経回路網を構築することができる。

第８図に、第６図に示す非ホップフィールド型半導体神
経回路網をホップフィールド型半導体神経回路網に再構
築する際の構成の一例を示す。第８図に示す半導体神経
回路網においては、ビット線BL1,▲▼〜BL4,▲
▼の各々の信号電位を内部データ入力線対A1〜A4上
へ伝達するためのフィールドバック用増幅回路121が設
けられる。フィードバック用増幅回路は相補ビット線▲
▼上の電位を反転して対応の内部データ入力線Ai
上へ伝達するための反転増幅器20aと、正のビット線BLi
上の電位を別の入力データ信号線Ai上へ伝達するため
の、２段の直列に接続された反転増幅回路20b,20cを含
む。この第８図に示す構成によれば、内部データ入力線
および内部データ出力線がともに対をなす構造であって
も、同様にしてフィールドバック経路を設けることによ
りホップフィールド型の神経回路網を構築することがで
きる。

第９図は、結合素子に含まれる記憶素子部分を構成する
反転増幅器の構成の一例を示す図である。第９図におい
ては、ｐチャネルMISトランジスタPMOSとｎチャネルMIS
トランジスタNMOSからなる相補型（CMOS）論理回路によ
り構成される。この第９図に示す構成は、その出力駆動
能力が大きくかつ雑音余裕度が大きいのが特徴である。
これにより、正確な結合度情報を確実に対応のビット線
上へ伝達することが可能となる。

第10図に、結合素子内に含まれる記憶素子部分の反転増
幅器の他の構成を示す。第10図に示す構成においては、
たとえばポリシリコンを用いて構成される負荷抵抗R1
と、ｎチャネルMISトランジスタNMOSにより構成され
る。抵抗R1は、所定の電源電位V_ccをその出力部へ伝達
する。ｎチャネルMISトランジスタNMOSはそのゲートに
入力信号すなわちINを受け、そのゲート電位に応じて出
力部を駆動する。この第10図に示す反転増幅器の構成に
おいては、負荷抵抗が用いられているため、第９図に示
す反転増幅器よりも回路寸法を小さくすることができ
る。

上述のすべての実施例においては神経回路網の演算処理
動作時において、単に、データレジスタ104と結合マト
リクス100とが切り離され、一方、増幅回路101と結合マ
トリクス100とが接続されると述べているだけであり、
そのビット線電位の初期設定については何ら言及しなか
った。この場合、すなわちビット線の初期設定におい
て、ビット線をフローティング状態に保持する構成の場
合、結合マトリクス100の各結合素子の結合度のプログ
ラム時に伝達されたビット線電位が保持されて演算処理
時においてビット線電位が確定するまでに長時間を要す
ることになる。また、一方、初期設定時にビット線をす
べて“L"レベルまたは“H"レベルに設定すれば、このビ
ット線が“H"レベルまたは“L"レベルに確定するまでに
長時間を要することになり、ビット線の充放電に長時間
を要することとなり、電力消費が増大する。そこで、高
速かつ低消費電力で確実にビット線を駆動するための回
路構成を第11図に示す。

第11図を参照し、このビット線駆動回路は、外部または
内部入力データ信号Aiの変化時点を検出して、所定の時
間幅を有するワンショットパルス信号（入力変化検知信
号）ATDを発生する信号変化検出回路701と、入力変化検
知信号ATDに応答して所定時間幅を有するイコライズ信
号BLEQを発生するBLEQ発生回路702と、この入力変化検
知信号ATDおよびイコライズ信号BLEQに応答してセンス
アンプ活性化信号SEを発生するSAE発生回路703とを備え
る。BLEQ発生回路702からのイコライズ信号BLEQは、対
をなすビット線間を短絡するために設けられたイコライ
ズ用トランジスタEQTのゲートへ伝達される。

信号変化検出回路701は、たとえばランダム・アクセス
・メモリなどにおいて内部動作信号を発生させるための
アドレス変化検出信号を発生する回路構成と同様の構成
を有している。この入力変化検知信号ATDが発生される
と、演算動作サイクルの開始時点を確実に検出すること
が可能となる。回路動作タイミングはできるだけ早く検
出するのが望ましいため、信号変化検出回路701へ与え
らる入力データ信号Aiとしては、装置外部から与えられ
る外部入力データ信号を用いるのが好ましい。次に、第
11図に示す回路の動作をその動作波形図である第12図を
参照して説明する。

神経回路網が演算処理動作モードにすなわち想起化動作
モードに入ると制御信号MUXが“L"、相補制御信号▲
▼が“H"になる。これにより転送ゲート115が導通
状態となり、ビット線BLj,▲▼が増幅回路101に
接続される。次いで入力信号Aiが与えられると、この入
力信号Aiの変化時点が信号変化検出回路701により検出
され、入力変化検知信号ATDが発生される。この入力変
化検知信号ATDは所定の時間幅を有している。この入力
変化検知信号ATDに応答してBLEQ発生回路702が発生化さ
れたイコライズ信号BLEQを発生する。このイコライズ信
号BLEQに応答してイコライズトランジスタEQTが導通状
態となり対をなすビット線BLj,▲▼が等電位化さ
れる。ここで第12図に示す信号波形図においてはビット
線対BLj,▲▼が“H"と“L"との間の中間電位に等
電位化されている場合が一例として示される。この構成
は、中間電位にプリチャージするトランジスタを設け、
このプリチャージトランジスタをイコライズ信号BLEQに
より導通させることにより実現することができる。この
イコライズ信号BLEQは所定の時間幅を有するワンショッ
トパルス信号であり、このパルス信号の発生が終了する
と、ビット線BLj,▲▼上へ結合素子の機能によ
り、微小な電位差が現われる。次いでこの入力変化検知
信号ATDが発生されかつイコライズ信号BLEQが発生され
かつその発生が終了すると、SAE発生回路703が活性化さ
れ、センスアンプ活性化信号SAEが発生される。これに
より、増幅回路101が活性化され、対応のビット線対BLj
および▲▼上の微小信号電位差を差動的に感知・
増幅してニューロン出力信号として出力する。なお、第
12図に示す動作波形図においては、ビット線対BLj,▲
▼の信号電位がセンス増幅回路101の機能により
“H"および“L"レベルにフルスイングしている場合が示
されているが、これはたとえばカレントミラー型の差動
増幅回路を用いれば、このビット線上の電位に影響を及
ぼすことなくこの信号電位差を感知増幅して出力すこと
ができる。

上述の構成のようにニューロン入力データ信号の変化の
直後にビット線対を等電位化することによりビット線上
のノイズ等の影響による電位変化を防止し、ビット線上
に有効な情報が現われるまでの時間を短縮することが可
能となり、高速かつ低消費電力の神経回路網を得ること
ができる。

なお、このビット線対を等電位化するためのイコライズ
トランジスタEQTは、結合マトリクス100における結合素
子の結合状態をプログラムする際にあたっても、機能す
るように構成しておけば、結合マトリクスにおける結合
状態のプログラムも高速で行なうことができる。またこ
のときビット線対を所定電位にプリチャージする回路構
成を設けておいてもよい。

また上述のようにイコライズ／プリチャージ用トランジ
スタを設けておれば、微小電位差を確実に差動的に感知
増幅することができるため、増幅回路の活性化タイミン
グを早めることができ、より高速動作が可能な神経回路
網を得ることができる。

内部入力データ信号が長時間与えられており、この内部
入力データ信号に対応して結合マトリクス内で大規模な
並列動作が行なわれた場合、各ビット線対の電位がフル
スイングする場合が考えられる。この場合、内部入力デ
ータ信号が“H"レベルにある結合素子は、その記憶素子
の記憶ノードがビット線に接続されるため、このフルス
イングにより、その記憶素子が記憶する内容がビット線
上の電位により書換えられてしまい、記憶素子の記憶内
容が破壊されてしまうことも考えられる。このような結
合素子における記憶素子の安定化を図るための回路構成
を第13図に示す。

第13図を参照して、結合素子の記憶情報の安定化を図る
ための回路構成は、外部から与えられる外部入力データ
信号Ex.Aiの変化時点を検出するとともにこの検出した
変化に応答して所定の時間幅を有するワンショットパル
スの入力変化検知信号ACTを発生する信号変化検出回路7
10と、この入力変化検知信号ACDと外部から与えられる
外部入力データ信号Ex.Aiとを受けてワンショット化さ
れた内部入力データ信号Int.Aiを発生するゲート回路71
1,712を備える。そのゲート回路711,712等は外部入力デ
ータ信号の各ビットに対応して設けられる。この第13図
に示す回路構成の動作波形図を第14図に示す。この第13
図に示すような回路構成を用いて内部入力データ信号Ai
をワンショットパルス化すれば、この内部入力データ信
号に対する演算処理時間が短くなり、ビット線対BLj,▲
▼上の信号電位はたとえば結合マトリクス内の大
規模並列演算動作によってもフルスイングすることがな
くなる。すなわち演算動作時間が短くなるため、ビット
線の電位変化はフルスイングする前の小レベルの信号電
位変化をもたらすだけであり、これにより記憶素子の記
憶情報が破壊されることを防止することが可能となる。
また、この入力変化検知信号ACDにより入力データ信号
をワンショット化すれば、結合素子におけるスイッチン
グトランジスタは早いタイミングでオフ状態となり、早
いタイミングで結合素子とビット線対との切り離しが行
なわれることになり、記憶素子の記憶内容の破壊が防止
される。

なおここで第14図に示す信号波形図においてビット線BL
j,▲▼上の信号電位は入力変化検知信号が発生さ
れるたびごとに等電位化されているのは、第11図に示す
イコライズ信号が発生されているためである。このよう
な第14図に示すようなワンショット化された内部入力デ
ータ信号を用いれば、ビット線BLj,▲▼上の信号
電位変化が小さくなったとしても、増幅回路はこのビッ
ト線対上の信号電位を十分に差動的に感知増幅するた
め、その神経回路網の動作性能が損なわれることはな
い。

なお第13図に示す回路構成を用いる場合、ビット線イコ
ライズ信号BLEQおよび増幅回路活性化するための活性化
信号SAEを発生するSAE発生回路703へ与えられる入力変
化検知信号としては第13図に示す検知信号ACDが与えら
れる構成となる。

なお上記実施例において結合マトリクスの結合度をプロ
グラムするための回路構成としては、ビット線デコーダ
103を用いて、１列ずつすなわち１ビットずつプログラ
ム結合度情報を書込む構成を示している。しかしなが
ら、これに代えて、１行分の結合素子数に対応する段数
からなるシフトレジスタを用い、このシフトレジスタに
１行分の結合度情報を書込んだ後、このシフトレジスタ
から１行分の結合素子マトリクスへ一度に結合度情報を
転送する構成としてもよい。

［発明の効果］以上のようにこの発明によれば、神経回路網における結
合マトリクス内に含まれる結合素子を、交差結合された
反転増幅回路からなる記憶素子部と、この記憶素子へワ
ード線上の電位に応答してビット線上の信号電位を書込
むとともに、内部入力データ信号線上の電位に応答して
この記憶素子部の記憶情報をビット線上に伝達する素子
とで構成し、結合度情報を書込むための学習モード時に
おける結合度情報を伝達するためのビット線と、神経回
路網動作時すなわち想起動作モード時における内部デー
タ出力信号を出力するための内部データ出力線とを共用
するように構成したので、結合マトリクス内における配
線数が低減されかつ結合素子を構成する素子数をも低減
することが可能となり、簡易な構成で小占有面積の結合
素子を得ることが可能となりこの結果、高密度集積化さ
れた半導体神経回路網を得ることが可能となる。

さらに内部入力データ信号をワンショット化して結合マ
トリクス内へ伝達するように構成したので、ビット線電
位がフルスイングすることがなく、かつ結合素子が早い
タイミングでビット線すなわち内部データ線と切り離さ
れるので、高速かつ低消費電力で神経回路網を駆動する
ことが可能となるとともに、結合素子の記憶情報が破壊
されることがなく安定な演算動作を保証することが可能
となる。

さらに、ビット線の電位を、入力データ信号の変化検出
信号に応答して等電位化するように構成したので、ノイ
ズ等の影響を受けることなく、高速でビット線上の電位
を感知増幅することが可能となり、低消費電力でかつ高
速演算処理を行なうことのできる半導体神経回路網を得
ることが可能となる。

【図面の簡単な説明】

第１図はこの発明の一実施例である半導体神経回路網に
用いられる結合素子の構造を示す図である。第２図は第
１図に示す結合素子を用いた半導体神経回路網のチップ
の全体の構成を概略的に示す図である。第３図は第１図
および第２図に示す半導体神経回路網の動作を示す信号
波形図である。第４図はこの発明の他の実施例である結
合素子の構成を示す図である。第５図はこの発明のさら
に他の実施例である結合素子の構成を示す図である。第
６図は第５図に示す結合素子を用いた半導体神経回路網
の全体の構成を示す図である。第７図は第１図に示す結
合素子を用いたフィードバック回路を有する半導体神経
回路網チップの全体の構成を概略的に示す図である。第
８図は第５図に示す結合素子を用いたホップフィールド
型半導体神経回路網を構築する際の神経回路網チップの
構造を概略的に示す図である。第９図は、結合素子に含
まれる記憶素子を構成する反転増幅回路の構成の一例を
示す図である。第10図は結合素子に含まれる記憶素子を
構成する反転増幅回路の他の構成例を示す図である。第
11図はこの発明の一実施例である、半導体神経回路網に
おける内部動作制御信号を発生するための回路構成を示
す図である。第12図は第11図に示す回路の動作を示す信
号波形図である。第13図はこの発明による、半導体神経
回路網における他の内部信号を発生するための回路構成
を示す図である。第14図は第13図に示す回路の動作を示
す信号波形図である。第15図はニューロンモデルを示す
図である。第16A図および第16B図はニューロンのしきい
直関数の例を示す図である。第17図は従来の半導体神経
回路網チップの構成を概念的に示す図である。第18図は
従来の半導体神経回路網チップにおける要部の構成を概
念的に示す図である。第19図は第18図に示される神経回
路網の基本シナプス結合素子の構成を概略的に示す図で
ある。第20図は第18図に示す基本シナプス結合素子のよ
り具体的な構造を示す図である。第21図は第20図に示す
基本シナプス結合素子を用いた従来の半導体神経回路網
チップの構成を示す図である。図において、100は結合マトリクス、101は増幅回路、10
2はロウデコーダ、103はビットデコーダ、104はデータ
レジスタ、106aはニューロンデータ用の入力レジスタ、
106bはRAMI/O、111は選択ゲ−ト,112,115,116,117は転
送ゲート、BLi,▲▼（ｉ＝１〜４）は内部データ
出力線と共用されるビット線、WLip,WLiQ（ｉ＝１〜
４）はワード線、Ai（ｉ＝１〜４）は内部データ入力
線、Tij（i,j＝１〜４）は結合素子、IN10,IN11,IN12,I
N13は結合素子に含まれる記憶素子を構成する反転増幅
回路、S5,S6,S9,S10は記憶素子へプログラム結合度情報
を書き込むためのスイッチングトランジスタ、S7,S8は
内部入力データ線上の信号電位に応答して記憶素子の記
憶情報を対応のビット線上へ伝達するためのスイッチン
グ素子である。なお、図中、同一付号は同一または相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】各々に、処理されるべき入力データ信号が
伝達される複数の内部データ入力線と、前記内部データ入力線と交差する方向に配列される複数
の内部データ伝達線と、前記内部データ入力線と前記内部データ伝達線との交点
の各々に設けられ、対応の内部データ入力線と対応の内
部データ伝達線とを予めプログラム可能な固有の結合度
で結合し、前記対応の内部データ入力線と前記対応の内
部データ伝達線との間でデータ信号の伝達を行なう複数
の結合素子と、各々に、前記複数の結合素子の１行が接続される複数の
行選択線とを備え、前記複数の結合素子の各々が、固有の結合度を表わす情報を記憶するための記憶手段、関連の行選択信号線上の信号電位に応答してオン状態と
なり、関連の内部データ伝達線上の信号電位を前記記憶
手段へ書込むための手段、および関連の内部データ入力線上の信号電位に応答してオン状
態となり、前記記憶手段が記憶する情報を前記関連の内
部データ伝達線上へ伝達するための手段を備え、前記内部データ伝達線は、前記結合素子への前記結合度
を書込むプログラムモード時においては前記固有の結合
度を表わす情報を伝達し、前記処理されるべき入力デー
タに対する演算を行なう演算モード時には、出力される
べきデータ信号を伝達する、半導体神経回路網。
【請求項２】外部から伝えられる前記処理されるべき入
力データ信号の変化を検出し、該入力データ信号の変化
検出に応答して、前記処理されるべき入力データ信号を
ワンショット信号に変換して前記内部データ入力線上へ
伝達する手段をさらに備える、請求項１に記載の半導体
神経回路網。