JPH0277871A - 神経回路網 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、神経回路網に関し、より特定的には生物の
神経細胞を電気回路によって人工的に模擬した神経回路
網に関する。

［従来の技術］ 最近、生物の神経細胞を人工的に模擬した神経回路網を
、パターン認識処理や人工知能の分野で応用する研究が
盛んに行なわれている。

この神経機能のシミュレーションの１つの手法として、
Ｆ−Ｒｏｓｅｎｂｌａｔｔが提唱したパーセプトロンが
ある。第１３図に、簡単化したパーセプトロンの概念図
を示す。この第１３図の神経回路網は、神経細胞１０５
に、他の４つの神経細胞１０１〜１０４が、シナプスＷ
ｌ　、　ｗ２　、　ｗ３、Ｗ４を介して結合した状態を
模擬している。

神経細胞１０１〜１０４が出力する刺激量をＸ。

〜Ｘ、と表わすと、神経細胞１０５に入力される刺激量
の総和は、ｆｉｗｌｘｌ　となる。神経細胞１■＝１ ０５は、第１４図に示すように、入力される刺激量ΣＷ
ｉＸｌがしきい値りより大きい場合その出＋ｓｌ 力ｙは“１″となり、入力される刺激量ΣＷｉＸ１＋１ １がしきい値りより小さい場合、その出力ｙはＭＯ″と
なる。

第１３図の神経回路網を、神経細胞１０１〜１０４の出
力が（Ｘ　＋　ｌ　　Ｘ２　＋　　Ｘ３１　　ｘ４　）
のとき神経細胞１０５の出力ｙが期待値ｔとなるように
学習させるためには、シナプスの値Ｗｉ　を、Ｗ、＋ε
・Ｘｉ　　（ｔ−ｙ） （ｉ＝１．　２．　３．４） に変化させる過程を繰返せばよいことが知られている。

なお、εは定数である。この学習過程は、出力ｙと期待
値ｔとの２乗誤差（ｙ−ｔ）２をいわゆる最急降下法に
よりて減少させること、すなわち、ｗｌを−」Ｌ（ｙ　
−ｔ　）　２に比例した量、Ｗｉ すなわち 一±（ｙ−ｔ）２ Ｗｉ −主（ｆ　（Σｗ、　ｘＯ−ｔ）　２ Ｗｉ ｏｃ　−（ｙ−ｔ）　　−Ｘ、　　・ｆ′だけ変化させ
ることに相当している。

従来、このようなバーセプトロンの機能は、コンピュー
タのソフトウェア処理によって実現されていた。そのた
め、従来はパーセプトロンを利用する場合、コンピュー
タが必要となり、システムが複雑になるという問題点が
あった。そのため、パーセプトロンの手法を簡易なハー
ドウェア回路で実現することが要望されていた。

ところで、神経細胞の機能と学習動作のシミュレートを
パーセプトロンとは異なる手法を用いてハードウェア回
路で実現する技術が特開昭５９−８１７５５号公報に開
示されている。第１５図は当該公報に開示されたシミュ
レート回路を示す図である。この第１５図には、複数の
外部入力端子２０２を有する人工の神経単位が示されて
おり、これら外部入力端子２０２には、他の神経単位ま
たはセンサなどの外部の刺激源からの入力ラインＩ＋＋
　　Ｉ２＋　・・・ＩＮが接続されている。これらの外
部入力端子２０２は、それぞれシナプスＳ、。

Ｓ２．・・・、ＳＮに接続されている。なお、各シナプ
スに付けられた符号（＋）、　　（−）は、対応のシナ
プスが刺激的（＋）か抑制的（−）かを示している。

第１５図の回路では、外部の刺激源から入カライン上の
１つに入力信号を受けると、それと対応するシナプスは
、そのシナプスのポテンシャル（以後、“シナプスの値
”という）を表わす４ビツトの数を、シナプスと出力発
生器２０５との間に接続されたデータバス２０４上に乗
せる。もしもシナプスが刺激的であれば、シナプスの値
は正であり、それは出力発生器２０５内に記憶された経
時変化する値に加算される。一方、もしもシナプスが抑
制的であれば、シナプスの値は、発生器内に記憶された
値から減算される。また、シナプスの値が正であるとと
もに、それによって発生器の値が予め定められたしきい
値を越えるならば、出力発生器は、１つあるいは複数の
神経単位の出力パルスを出力ライン２０６へ出力する。

これら神経単位の出力パルスは、（たとえば、ステップ
モータなどの）駆動器を制御するのに用いられるかもし
れない。あるいは、これらのパルスは、他の神経単位の
シナプスへ入力信号として供給され、さらに統合される
かもしれない。出力パルスはまたライン２０７を介して
もとの神経単位の各シナプスヘフィードバックされて、
出力パルスはシナプスの値の変化を制御する。第１５図
のシミュレート回路は、正の固定器および負の固定器と
示された２つの入力端子２０８および２０９をさらに有
している。

今、外部の刺激源からたとえば刺激性のシナプスＳ２に
入力信号を受取った後、出力発生器２０５が出力信号を
導出した場合、シナプスの値が出力信号の生じた時点の
値から減少し始める。このとき、出力発生器２０５への
入力もシナプスの値に応じて変化するが、それに応じて
出力発生器２０５の出力が望ましい値となった時点で、
正の固定器信号が発生して入力端子２０８に入力され、
シナプスＳ２の値を固定する。

この学習動作すなわちシナプスの値の修正過程は、シナ
プスの値を初期値からカウントダウンしていき、出力発
生器２０５の出力が望ましい値になったときに、シナプ
スの値を固定するものなので、シナプスの値をしらみつ
ぶしにスキャンして最適化する方法になっている。その
ため、学習効率が悪いという問題点があった。これに対
し、前述したパーセプトロンの手法では、最急降下法に
よりシナプスの値を最適化するので、第１５図に示すシ
ミュレーション回路よりも学習効率が良いと考えられる
。なぜならば、最急降下法では、２乗誤差の偏微分係数
の正負に基づいて出力が望ましい値よりも大きいか小さ
いかを決定し、出力が望ましい値よりも大きい場合には
シナプスの値を減少し、出力が望ましい値よりも小さい
場合にはシナプスの値を増加させるので、シナプスの値
が第１５図の回路よりも早く最適値に収束するからであ
る。

［発明が解決しようとする課題］ 以上説明したごとく、従来のパーセプトロンではその実
現のためにコンピュータが必要であり、システムが複雑
化するという問題点があった。また、第１５図に示した
ハードウェアによる従来のシミュレート回路では、コン
ピュータは不要であるが、学習効率が悪いという問題点
があった。

この発明は上記のような問題点を解消するためになされ
たもので、生物の神経細胞の機能と学習動作をハードウ
ェア回路のみで実現でき、しかも学習効率の優れた神経
回路網を提供することを目的とする。

［課題を解決するための手段］ この発明にかかる神経回路網は、与えられる制御信号に
応じて入出力端間の電気的結合度を変化し得る複数のシ
ナプス回路と、各シナプス回路の入力端にそれぞれ接続
されて各シナプス回路に論理信号を入力するための複数
の信号入力端子と、各シナプス回路の各出力端に共通接
続され、これらシナプス回路から出力されて統合された
アナログ信号を所定のしきい値電圧でレベル弁別して２
値の想起信号に変換するための信号変換手段と、各シナ
プス回路の学習のための教師信号を入力するための手段
と、想起信号と教師信号とに基づいてシナプス回路の電
気的結合度の増加と減少と停止とを制御するための制御
信号を発生する手段と、各シナプス回路と制御信号発生
手段の出力端との間に個別に設けられ、複数の信号入力
端子のうち対応のものから入力される論理信号に応答し
て開閉動作を行なう複数のゲート手段とを設けるように
したものである。

また、この発明にかかる他の神経回路網は、複数の論理
信号を入力するための複数の信号入力端子と、複数の信
号入力端子から複数の論理信号を受けて複数の中間段信
号を出力する第１の神経回路と、第１の神経回路から出
力される複数の中間段信号を入力信号として受けて少な
くとも１つの想起信号を出力する第２の神経回路と、第
１の神経回路の学習を行なうための第１の学習手段と、
第２の神経回路の学習を行なうための第２の学習手段と
を設けるようにしたものである。

［作用］ この発明においては、制御信号発生手段によって発生さ
れる制御信号に基づいて、各シナプス回路の電気的結合
度の増加と減少と停止とを制御することにより、各シナ
プス回路の学習をいわゆる最急降下法によって行なうこ
とができ、したがって学習効率の良いパーセプトロンの
手法をハードウェアによって実現することができる。

また、この発明の他の神経回路網においては、２つの神
経回路を連結して２層構造の神経回路網を実現している
。

［実施例］ 第１Ａ図は、この発明の一実施例の構成を示す図である
。この第１Ａ図の神経回路網は、入力信号ｘ；　　（ｊ
＝１．　２．　３．４）に対して想起信号ｙ、　　（ｉ
＝１．　２．３．４）を出力するパーセプトロンをハー
ドウェア化したものである。第１Ａ図において、この実
施例は、複数の単位回路Ａ１、〜Ａ４４がマトリクス状
に配置されたシナプスアレイＳＡＩを備えている。なお
、第１Ａ図のシナプスアレイＳＡＩは、４行４列で構成
されているが、その行数および列数は、設計に応じて任
意の数に選べばよい。

各単位回路Ａは、それぞれが第１Ｂ図に示すような構成
を有している。すなわち、単位回路ＡＩ」　（入力Ｘ、
と出力ｙ＋　に対応する単位回路）は、シナプス回路１
と、ＡＮＤゲート２および３とを備えている。シナプス
回路１は、カウンタ回路４と、可変結合素子５とから構
成される。

さらに、第１Ａ図の神経回路網は、シナプスアレイＳＡ
Ｉの各列に対応して、増幅器６１〜６４と、ＡＮＤゲー
ゲー１〜７４と、ＡＮＤゲート８、〜８４と、抵抗９１
〜９４とを備えている。増幅器６．〜６４は、それぞれ
シナプスアレイＳＡ１の対応の列からの信号ｊ、〜ｊ、
を受けて信号ｙ、〜ｙ４を出力する。この信号ｙ１〜ｙ
４は、それぞれが“１”もしくは“０”の２硫体号であ
る。ＡＮＤゲーゲー、〜７．のそれぞれの一方入力端に
は、外部から入力される教師信号ｔ、〜ｔ４が与えられ
る。この教師信号ｔ１〜ｔ４は、期待値を示す信号であ
り、それぞれが１”もしくは“０”の２硫体号である。

ＡＮＤゲーゲー１〜７４のそれぞれの他方入力端には、
信号ｙ１〜ｙ４の反転信号が与えられる。ＡＮＤゲート
８、〜８４のそれぞれの一方入力端には、教師信号ｔ１
〜ｔ４の反転信号が与えられる。ＡＮＤゲート８、〜８
４のそれぞれの他方入力端には、信号ｙ１〜ｙ４が与え
られる。ＡＮＤゲーゲー、〜７４の出力および８．〜８
４の出力は、それぞれシナプスアレイＳＡＩの対応の列
の単位回路に信号Ｐ１〜Ｐ、およびＱ、〜Ｑ、として与
えられる。

次に、第１Ａ図および第１Ｂ図に示す実施例の動作を説
明する。まず、学習動作は、入力信号Ｘ、〜ｘ４と、教
師信号ｔ、〜ｔ、とを入力することによって行なわれる
。なお、入力信号Ｘ１〜Ｘ４は、それぞれ、対応する行
の単位回路に与えられ、教師信号ｔ、〜ｔ４は、それぞ
れ、対応する列の単位回路に与えられる。今、入力信号
Ｘ、が与えられたとすると、出力信号ｙ＋は、Ｖ＋　−
ｆ　　（ΣＷｉｊＸ、） ゲ４ となる。但し、ｆは増幅器６１〜６４の伝達関数であり
、第２図のような特性を持つ。また、Ｗ。

、は単位回路Ａｉｊにおける可変結合素子５の結合度を
示している。

ここで、ＡＮＤゲーゲー１の出力Ｐ、は、出力信号ｙ１
の反転信号と教師信号１．との論理積であるので、ｙｌ
がＬ”、ｔ、がＨ”のときのみ“Ｈ”となる。また、Ａ
ＮＤゲート８．の出力Ｑ１は、出力信号ｙ、と教師信号
ｔ、の反転信号との論理積であるので、Ｙ＋が“Ｈ”、
ｔ、が“Ｌ″のときのみ“Ｈ”となる。また、ＡＮＤゲ
ート２の出力ＩＮＣ，，は、入力信号Ｘ、と信号Ｐ、と
の論理積であるので、Ｘｊが“Ｈ”＋”ｉが“Ｈ”のと
きのみ“Ｈ”となる。また、ＡＮＤゲート３の出力ＤＥ
Ｃ，，は、入力信号Ｘ、と信号Ｑ＋との論理積であるの
で、Ｘ、が“Ｈ”、Ｑ、が“Ｈ”のときのみ“Ｈ″とな
る。可変結合素子５の結合度ＷｉＪは、信号ＩＮＣ，，
が“Ｈ”のときに増加し、信号ＤＥＣ，□が“Ｈ”のと
きに減少する。

まず、学習に先立って、リセット信号φ、によりカウン
タ回路４の値がクリアされる。次に、クロック信号φ、
が“Ｈ“となると、ＩＮＣ，Ｊ−“Ｈ”のとき、カウン
タ回路４の値が加算され、ＤＥＣ，、＝１Ｈ′のとき、
カウンタ回路４の値が減算される。このカウンタ回路４
の出力に応じて、可変結合素子５の結合度Ｗｉｊが変更
される。

これで１回の学習が終了する。

上記の手順を繰返すことによって、学習が進行する。以
上の学習動作は、入力ｘ、と出力ｙ＋　との間のシナプ
スの結合度Ｗｉｊを、教師信号ｔ。

を用いて、ＷｉｊからＷｉ　；　＋ｔ：　・ｘ；　　（
ｔ１＝ｙ１）に再急降下法により変化させるパーセプト
ロンの学習動作をシミュレートしている。したがって、
結合度Ｗｉｊの収束速度が速く学習動作が効率的に行な
える。

次に、入力のパターンから成る一定のパターンを連想し
て出力する連想動作を説明する。入力信号Ｘｊが与えら
れた場合、出力ｙ、は前述のようにＶ＋　＝ｆ　（Σｗ
＋　＝　Ｘ；　）となる。そして、こＪ＋１ の出力信号ｙ１が入力信号Ｘ、に対する連想出力、すな
わち想起信号となる。

第３図は、第１Ｂ図のシナプス回路１を構成する可変結
合素子ＷｉＪおよびカウンタ回路４の詳細な構成を示す
回路図である。図示のごとく、カウンタ回路４は、制御
回路４１と、シフトレジスタ４２とから構成される。シ
フトレジスタ４２は、−１５＝ 複数個の単位レジスタ４２ａ〜４２ｊを含む。これら単
位レジスタ４２ａ〜４２ｊは、半数ずつ２つのグループ
に分けられており、第１のグループ（単位レジスタ４２
ａ〜４２ｅ）と第２のグループ（単位レジスタ４２ｆ〜
４２ｊ）との間は、２個のインバータ４３および４４で
接続されている。

インバータ４３は、単位レジスタ４２ｆがら４２ｅに向
けてシフトされるデータを反転させる。インバータ４４
は単位レジスタ４２ｅから４２ｆに向けてシフトされる
データを反転させる。最上位および最下位の単位レジス
タ４２ａおよび４２ｊの入力端子は、いずれも接地され
ている。制御回路４１は、シフトレジスタ４２の動作を
制御する。

すなわち、制御回路４１は、リセットパルスφ８に応答
して、すべての単位レジスタ４２ａ〜４２ｊの保持内容
をクリアする。また、制御回路４１は、信号ＩＮＣ，，
およびＤＥＣ，、の値に応じて、シフトレジスタ４２に
おけるデータのシフト方向を制御する。すなわち、制御
回路４１は、ＩＮＣ，、＝１であれば第３図の下がら上
へ向けてデータをシフトさせ、ＤＥＣ，、＝１であれば
第３図の上から下へ向けてデータをシフトさせる。

一方、可変結合素子５は、上記各単位レジスタ４２ａ〜
４２ｊと対応して設けられたトランジスタ５１ａ〜５１
ｊを備える。各トランジスタ５１ａ〜５１ｊのゲートは
、それぞれ、単位レジスタ４２ａ〜４２ｊの保持データ
出力を受ける。トランジスタ５１ａ〜５１ｅの各ドレイ
ンは共通接続され、Ｐチャネル型トランジスタ５２を介
して電源線１０ａに接続される。この電源線１０ａには
、正の電圧＋Ｖが印加されている。また、トランジスタ
５１ｆ〜５１ｊの各ドレインは共通接続され、Ｎチャネ
ル型トランジスタ５３を介して接地線１０ｂに接続され
る。トランジスタ５２のゲートには、入力信号Ｘ１の反
転信号がインバータ５４によって与えられる。トランジ
スタ５３のゲートには、入力信号Ｘｊが与えられる。ト
ランジスタ５１ａ〜５１ｊの各ソースは、共通接続され
、対応の増幅器６．および負荷抵抗９．に接続される。

次に、第３図に示す回路動作を説明する。今、シフトレ
ジスタ４２の各単位レジスタ４２ａ、４２ｂ、−−−４
２３の値が、たとえば（００００００００００）のとき
に信号ＩＮＣ，，が“Ｈ”になると、単位レジスタ４２
ｅにインバータ４３の出力“１″が、単位レジスタ４２
ｊに接地電位“０”がそれぞれシフトインされて、（０
０００１０００００）となる。さらに、信号ＩＮＣ，，
が“Ｈ″になると、（０００１１０００００）となる。

次に、信号ＤＥＣ，，がＨ″になると、単位レジスタ４
２ａに接地電位“０″が、単位レジスタ４２ｆにインバ
ータ４４の出力“０”がそれぞれシフトインされて（０
０００１０００００）となる。

また、たとえば、シフトレジスタ４２の値が（００００
００００００）のとき、信号ＤＥＣ，，が“Ｈ″になる
と、単位レジスタ４２ａに接地電位“０″が、単位レジ
スタ４２ｆにインバータ４４の出力“０”がそれぞれシ
フトインされて（００００１０００００）となる。また
、たとえば、シフトレジスタ４２の値が（００００００
００００）のとき、信号ＤＥＣ，，が“Ｈ”になると、
単位レジスタ４２ｆにインバータ４４の出力“１”が、
単位レジスタ４２ａに接地電位“Ｏ”かそれぞれシフト
インされて（０００００１００００）となる。さらに、
信号ＤＥＣ，，が”Ｈ”になると、（０００００１１０
００）となる。次に、信号■ＮＣ，，が“Ｈ”になると
、単位レジスタ４２ｅにインバータ４３の出力″０″が
、単位レジスタ４２ｊに接地電位がそれぞれシフトイン
されて（０００００１００００）となる。

以上のようにして、信号ＩＮＣ，，およびＤＥＣ＋ｊ　
によって制御されるシフトレジスタ４２の状態が、たと
えば、（０００１１０００００）の場合、正電圧＋Ｖが
トランジスタ５１ｄおよび５１ｅを介して増幅器６．に
接続されるので、これは、結合度＋２の刺激性のシナプ
ス結合となる。

また、シフトレジスタ４２の状態が、たとえば、（００
０００１１０００）のときは、接地電位ＯＶがトランジ
スタ５１ｆおよび５１ｇを介して増幅器６．に接続され
るので、これは、結合度−２の抑制性のシナプス結合と
なる。

以上のように、第３図の構成によれば、刺激性と抑制性
の両方の結合のいずれにも変化し得るシナプス素子が実
現できる。

第１Ａ図のシナプスアレイＳＡＩを９行９列に拡張し、
第３図の＋Ｖを５Ｖ、第３図のトランジスタ５１ａ〜５
１ｊのオン抵抗を第３図の抵抗９１の３倍とし、増幅器
６．のしきい値を０．８Ｖとし、各単位回路の初期値を
Ｏとして、入力Ｘ、〜Ｘ９　＝　（１０１０００１０１
）に、ｙ、〜ｙｓ　＝　（０１０１１１０１０）を、入
力ＸＩ　〜Ｘｓ　＝　（０１１０１１０００）に、ｙ１
〜Ｙ９＝　（１００１００１１１）を、入力Ｘ、〜ｘ９
＝（０００１１０１１ｏ）に、ｙ、〜Ｖｓ　＝　（１１
１００１００１）を、入力Ｘ＋　〜Ｘｓ　＝　（０１１
１０１１１０）に、ｙ１〜Ｙｓ　＝　（１０００１００
０１）を、対応させる学習を行なうシミュレーションを
行なうと、各単位回路のカウンタの値が、第４図に示す
値に収束し、学習が完了した。

第５Ａ図は、この発明の第２の実施例の構成を示すブロ
ック図である。この第２の実施例は、入力信号Ｘ；　　
（Ｊ　〜１．　２＋　　３．４）に対して想起信号ｚ、
（ｉ＝１．２．３．４）を出力する２層構造のパーセプ
トロンをハードウェア化したものである。なお、パーセ
プトロンを複数組合わせて想起出力を得る手法を、一般
にパックプロパゲーション法という。図において、入力
側のすなわち第１層目のパーセプトロンは、複数の単位
回路Ａ、１〜Ａ４４がマトリクス状に配置された第１の
シナプスアレイＳＡＩと、単位回路の各列ごとに設けら
れた複数の中間段回路Ｃ１〜Ｃ４とを備えている。この
第１層目のパーセプトロンは、入力信号Ｘ１〜Ｘ４に対
して、中間段の想起信号Ｙ１〜Ｙ４を出力する。各単位
回路Ａの構成は、第５Ｂ図に示すように、第１Ｂ図に示
すものと同じである。一方、出力側のすなわち第２層目
のパーセプトロンは、複数の単位回路ＢＩＴ〜Ｂ４４が
マトリクス状に配置された第２のシナプスアレイＳＡ２
と、単位回路の各行ごとに設けられた複数の出力段回路
り、〜Ｄ４とを備えている。この第２層目のパーセプト
ロンは、中間段の想起信号Ｙ。

〜Ｙ４を入力とし、最終段の想起信号２．〜２゜を出力
する。各単位回路Ｂの構成は、第５Ｃ図に示すように、
シナプス回路１００の構成が単位回路Ａにおけるシナプ
ス回路１の構成と若干具なっている。すなわち、シナプ
ス回路１００は、３個の可変結合素子５α、５βおよび
５γを備えており、これら可変結合素子５α〜５γの結
合度は、カウンタ回路の出力によって変更される。なお
、可変結合素子５αは想起信号の形成のために用いられ
、可変結合素子５βおよび５γは、第１層目のパーセプ
トロンに入力すべき教師信号を作成するために用いられ
る。

第５Ｄ図は第５Ｃ図におけるシナプス回路１００のさら
に詳細な構成を示す回路図である。図示のごとく、カウ
ンタ回路４の構成は第３図に示すそれと同じである。ま
た、可変結合素子５α、５βおよび５γの構成もそれぞ
れ第３図に示す可変結合素子５の構成と同じである。た
だし、可変結合素子５αの結合度は、信号Ｙ、が“Ｈ”
のときに信号Ｌ１　として導出される。また、可変結合
素子５βの結合度は、信号Ｒ１が“Ｈ”のときに信号Ｆ
、として導出される。さらに、可変結合素子５γの結合
度は、信号Ｓ、がＨ”のときに信号Ｅ、として導出され
る。

第５Ｅ図は、第５Ａ図における中間段回路の構成を示す
図である。なお、各中間段回路Ｃ４〜Ｃ４ともこの第５
Ｅ図に示す中間段回路Ｃと同じ構成を有している。この
中間段回路Ｃは、第１のシナプスアレイＳＡＩの対応の
列から出力される信号Ｊ（Ｌ〜Ｊ４のいずれか）に基づ
いて、中間段の想起信号Ｙ　（Ｙ、〜Ｙ４のいずれか）
を作成し、第２のシナプスアレイＳＡ２の対応の列に与
える機能と、第２のシナプスアレイＳＡ２の対応の列か
ら出力されるイｇ号Ｅ　（Ｅ、〜Ｅ４のいずれか）およ
びＦ（Ｆ、〜Ｆ４のいずれか）を教師信号として信号ｐ
（ｐ、〜Ｐ４のいずれか）およびＱ　（Ｑ＋〜Ｑ４のい
ずれか）を作成し、第１のシナプスアレイＳＡＩの対応
の列に与える機能とを有する。図において、第１のシナ
プスアレイＳＡ１からの信号Ｊは、差動増幅器］、　１
　ａおよび１１ｂの各正側入力端に与えられるとともに
、差動増幅器１１ｃの負側入力端に与えられる。また、
差動増幅器１１ａの負側入力端には基準電圧ＶｒｅｆＭ
が、差動増幅器１１ｂの負側入力端には基準電圧Ｖｒｅ
ｆＬが、差動増幅器１１ｃの正側入力端には基準電圧Ｖ
ｒｅｆＨがそれぞれ与えられる。

差動増幅器１１ａの出力は、中間段の想起信号Ｙとして
第２のシナプスアレイＳＡ２の対応の列に与えられる。

差動増幅器１１ｂおよび１１Ｃの出力は、ＡＮＤゲート
１２に与えられる。ＡＮＤゲート１２の出力は、ＡＮＤ
ゲート１３および１４の各一方入力端に与えられる。一
方、第２のシナプスアレイＳＡ２からの信号ＥおよびＦ
は、それぞれ差動増幅器１５の正側入力端および負側入
力端に与えられる。差動増幅器１５の出力は、ＡＮＤゲ
ート１４の他方入力端に与えられるとともに、インバー
タ１６によって反転されてＡＮＤゲート１３の他方入力
端に与えられる。ＡＮＤゲート１３および１４の出力は
、それぞれ信号ＰおよびＱとして第１のシナプスアレイ
ＳＡＩの対応の列に与えられる。

第５Ｆ図は、第５Ａ図における出力段回路の構成を示す
図である。なお、各出力段回路り、〜Ｄ４ともこの第５
Ｆ図に示す出力段回路りと同じ構成を有している。この
出力段回路りは、第２のシナプスアレイＳＡ２の対応の
行から出力される信号Ｌ（Ｌｌ〜Ｌ４のいずれか）に基
づいて、最終段の想起信号ｚ（ｚｌ〜ｚ４のいずれか）
を作成する機能と、この想起信号２および教師信号ｔ（
１＋〜ｔ４のいずれか）を用いて信号Ｒ（Ｒ。

〜Ｒ４のいずれか）およびＳ（Ｓ、〜Ｓ４のいずれか）
を作成し、第２のシナプスアレイＳＡ２の対応の行に与
える機能とを有する。図において、第２のシナプスアレ
イＳＡ２からの信号しは、差動増幅器１６ａおよび１６
ｂの各正側入力端に与えられるとともに、差動増幅器１
６ｃの負側入力端に与えられる。また、差動増幅器１６
ａの負側入力端には基準電圧ＶｒｅｆＭが、差動増幅器
１６ｂの負側入力端には基準電圧ＶｒｅｆＬが、差動増
幅器１６ｃの正側入力端には基準電圧ＶｒｅｆＨがそれ
ぞれ与えられる。差動増幅器１６ａの出力は、最終段の
想起信号２として外部へ導出される。差動増幅器１６ｂ
および１６ｃの出力はＡＮＤゲート１７に与えられる。

ＡＮＤゲート１７の出力は、ＡＮＤゲート１８および１
９の各一方入力端に与えられる。教師信号ｔは、ＡＮＤ
ゲート２０の一方入力端に与えられる。また、教師信号
ｔの反転信号がＡＮＤゲート２１の一方入力端に与えら
れる。ＡＮＤゲート２０の他方入力端には、想起信号２
の反転信号が与えられる。ＡＮＤゲート２１の他方入力
端には想起信号２が与えられる。ＡＮＤゲート２０およ
び２１の出力は、それぞれ、ＡＮＤゲート１８および１
９の各他方入力端に与えられる。ＡＮＤゲート１８およ
び１９の出力は、それぞれ信号ＲおよびＳとして第２の
シナプスアレイＳＡ２の対応の行に与えられる。

次に、第５Ａ図〜第５Ｆ図に示す実施例における学習動
作の原理を説明する。この実施例における学習動作は、
第１Ａ図に示す実施例と同様に、想起信号２１〜ｚ４と
教師信号ｔ１〜ｔ４との誤差が小さくなるように、最急
降下法によって各シナプスの結合度を変化させることに
よって行なわれる。なお、以下の説明においては、第５
Ｂ図に示される単位回路Ａ１Ｊの可変結合素子５の結合
度をｕ１□で、第５Ｃ図で示される単位回路Ｂ。

、の可変結合素子５α、５β、５γの各結合度をＷｉｊ
で表わすこととする。

第５Ａ図〜第５Ｆ図の実施例において適用される最急降
下法では、誤差ＥがＥ＝刊（ｚ、−を叉）２のとき、結
合度Ｕ＋ｊおよびＷｉｊを、それぞれ、 一一非・に比例したた量Δｗ１、 ａＷり だけ変化させて、結合度ｕｉｊおよびＷｉｊを最適化す
ることになる。

今、入力がＸｊのときの中間段の出力Ｙ、は、Ｙｉ　＝
　ｆ　　（写ｕ　＋　＝　Ｘ；　）となる。但し、ｆは
差動増幅器１１ａの伝達関数である。この中間段の出力
Ｙ１を入力Ｙ、としたときの最終段の出力２１は、ｚ＋
−ｇ（ΣｗｌＪＹ７）となる。但し、ｇは増幅器１６ａ
の伝達関数である。

ここで、誤差Ｅを前述のごと＜、Ｅ−−ｙΣ（Ｆｌｌ、
）２　としたときのΔＷｉｊ　およびΔｕｉｊは、それ
ぞれ、 ＝−モ昔製 −（Ｚｔ　　　”＋　）’　ｇ’　＋　　’Ｙ＋＝−Σ
　（ｚｌ　−ｔ９．）・ｗｌｌ　ＩＩｘＪ交 °ｇ′叉　・ｆ′。

１ｊＸＪ）である０ そこで、結合度Ｗｉｊの学習は、Ｚｉ−“Ｈ“。

１、−“Ｌ”、Ｙ、＝“Ｈ”　、　　ｇ’　、≠０のと
きに結合度Ｗｉｊを減少させ、Ｚｌ　＝“Ｌ″＋　　１
゜＝“Ｈ”、Ｙ１＝“Ｈ”１ｇ′、≠０のときに結合度
Ｗｉｊを増加させることによって行なう。なおｇ’＋の
値は、ｇの特性を第６図のように仮定すると、Ｌｌ−Σ
Ｗｉ　Ｊ　Ｙ４の値がＶｒｅｆＬより大きくＶｒｅｆＨ
より小さい場合のみ０でない。

一方、結合度ｕｌＪの学習に際しては、Σ（ｚｌス ”１）　ｗｇ＋　　ｇ’ｘ　　を求める必要があるが、
ＩＣチップでは、負の値は使えない。そこで、ｇ′２≠
０．ｚｌ　　ｔｌ＞ｏとなるｔについてのΣＷよ。

又 （これをＥとする）と、ｇ′又　≠０．ｚｌ　　　を又
く０となる住についてのΣＷ□１　（これをＦとす！ る）とを求め、Ｅ＞Ｆ、ｆ’　、≠０．　　ｘ、　＝“
Ｈ”のときに結合度ｕｉＪを減少させ、ＥＬＦ、ｆ’ｉ
≠Ｏ，Ｘｊ　＝“Ｈ″のときに結合度ｕｉｊを増加させ
ることによって学習を行なう。なお、ｆ′１の値は、ｆ
の特性を第６図に示すｇの特性と同じと仮定すると、Ｌ
＝Σｕｉｊ　ｘＪの値がＶｒｅｆＬより大き（Ｖｒｅｆ
Ｈより小さい場合のみＯでない。

次に、第５Ａ図〜第５Ｆ図に示す実施例のより具体的な
動作について説明する。まず、学習動作に先立って、リ
セット信号φ６により、第１のシナプスアレイＳＡＩの
各単位回路Ａおよび第２のシナプスアレイＳＡ２の各単
位回路Ｂにおけるカウンタ回路４をリセットする。続い
て、入力信号ＸＪに応じて、差動増幅器１１ａが、Ｙ、
−ｆ（Ｊｉ　）　−ｆ　（写ｕｔ　Ｊ　Ｘ＝　）を出力
する。また、差動増幅器１６ａは、Ｚｉ　−ｇ　（Ｌ＋
　＞　−ｇ　（写Ｗゴ、Ｙｊ）を出力する。

ここで、中間段回路ＣのＡＮＤゲート１２の出力は、Ｊ
　＋　＝Ｅ　ｕｉ　ｊ　Ｘ＝の値がＶｒｅｆＬより大き
く、ＶｒｅｆＨより小さい場合のみ“Ｈ”となり、ｆ／
、が０でないことを示す。一方、出力段回路りのＡＮＤ
ゲート１７の出力は、Ｌｌ−Σｗｌ；ＹＪの値がＶｒｅ
ｆＬより大きく、ＶｒｅｆＨより小さい場合のみ“Ｈ″
となり、ｇ　Ｚが０でないことを示す。

ＡＮＤゲート１８の出力Ｒ２は、Ｚｉ＝“Ｈ″。

１、＝“Ｈ″で、ＡＮＤゲート１７の出力が“Ｈ″のと
きのみ“Ｈ”となる。ＡＮＤゲート１９の出力Ｓ、は、
２．−“Ｈ”、ｔ、−“Ｌ”で、ＡＮＤゲート１７の出
力がＨ”のときのみ“Ｈ２となる。

単位回路Ｂ１．におけるＡＮＤゲート２の出力ＩＮＣ，
，は、Ｙ、　−”Ｈ’　、Ｒ，−“Ｈ”のときのみ“Ｈ
”となる。単位回路ＢｔｊにおけるＡＮＤゲートの出力
ＤＥＣ，，は、Ｙ、＝“Ｈ″。

Ｓ、＝“Ｈ“のときのみ“Ｈ“となる。シナプス回路１
００の各可変結合素子５α〜５γの各結合度Ｗｉｊ　は
、ＩＮＣ，、＝“Ｈ”のとき増加し、ＤＥＣ，、−“Ｈ
”のときに減少する。すなわち、クロック信号φ１が′
Ｈ″のときに、カウンタ回路４を、ＩＮＣ，、＝“Ｈ”
ならカウントアツプし、ＤＥＣ，Ｊ＝“Ｈ”ならカウン
トダウンし、可変結合素子５α〜５γの各結合度Ｗｉｊ
をカウンタ回路４の出力に応じて変化させるのである。

なお、各可変結合素子５α〜５γの結合度ＷｉＪは、同
じ値に設定される。以上で、結合度ＷｉＪの調整が、１
回行なわれた。

次に、ｕｉｊの調整を行なう。前述のごとく、Ｒ１はＺ
ｉ＝“Ｈ″、ｔ、＝“Ｈ”　、　ｇ”　、≠０のとき“
Ｈ”となり、Ｓｌはｚ１＝“Ｈ”＋　　ｔ！＝“Ｌ”１
ｇ′、≠のとき“Ｈ”となる。そして、第５Ｃ図の可変
結合素子５γは、Ｓｌを取込んで、Ｅ、−Σｗｉ　Ｊ　
Ｓ＋　ｇｉを生成する。また、可変結合素子５βは、Ｒ
１を取込んで、ＦＪ　−１ｗ。

ＪＲ，ｇ、を生成する。これらＥ□およびＦＪは、差動
増幅器１５に入力される。この差動増幅器１５は、Ｅ、
＞Ｆ、のとき“Ｈ”を、Ｅ、＜Ｆ、のとさ“Ｌ”を出力
する。したがって、ＡＮＤゲート１３の出力Ｐ、は、Ｅ
、＜Ｆ、でかつｆ／、≠０のときのみ′Ｈ″となる。ま
た、ＡＮＤゲート１４の出力Ｑ１は、Ｅ、＞Ｆ、でかつ
ｆ／、≠０のときのみ“Ｈ″となる。そして、単位回路
Ａ１、におけるＡＮＤゲート２の出力ＩＮＣ，，は、Ｘ
、−“Ｈ”　、Ｐ、＝“Ｈ”のときのみ“Ｈ”となる。

また、単位回路ＡｉｊにおけるＡＮＤゲート３の出力Ｄ
ＥＣ，Ｊは、ＸＪ　＝“Ｈ”、Ｑ、＝“Ｈ”のときのみ
“Ｈ”となる。シナプス回路１の可変結合素子５の結合
度ｕｉＪは、ＩＮＣ，。

−“Ｈ“のとき増加し、ＤＥＣ，、−“Ｈのとき減少す
る。すなわち、クロック信号φ、が“Ｈ”のときにカウ
ンタ回路４を、ＩＮＣ，Ｊ＝“Ｈ″ならカウントアツプ
し、ＤＥＣ，、＝“Ｈ”ならカウントダウンし、可変結
合素子５の結合度Ｌｌｉ１をカウンタ回路４の出力に応
じて変化させるのである。以上で、ｕｉＪの調整が１回
行なわれた。

上記のＷｉｊ　とｕｉｊの調整を繰返して行なうことに
より、学習が進行する。

次に、連想動作について説明する。学習後、入力信号Ｘ
ｊが与えられたとすると、差動増幅器１１ａが）’＋　
＝ｆ　（ΣＬｌｉ　ｊ　Ｘｊ　）を出力し、差動増幅器
１６ａがｚ＋”’ｇ（Σｗ＋　；　ＹＪ）を出力する。

このｚｌが、入力Ｘ、に対する連想出力、すなわち想起
信号となる。

次に、本発明の神経回路網を用いて、排他的論理和回路
を実現する場合を考えてみる。周知のごとく、排他的論
理和回路の入力Ｘ、〜Ｘ２と出力ｙ、との論理関係は、
第７図に示されるようになる。このような排他的論理和
回路を、第８図に示すような１層のパーセプトロンで実
現しようとすると、神経細胞１０５のしきい値を０．　
５とすれば、（Ｘ＋　、Ｘ２　）　−〇のときｙ１＝１
となるためには、シナプスＷ１の値は０．５以上である
必要があり、（Ｘ＋　ｌ　Ｘ２　）　＝　（０，１）の
ときｙ１＝１となるためには、シナプスＷ１の値は０゜
５以上である必要がある。したがって、（Ｘｌ。

Ｘ２　）　＝　（１，１）のときｙｌ−１となってしま
う。このことから明らかなように、排他的論理和回路は
１層のパーセプトロンでは実現できない。

しかし、第９図に示すような２層のパーセプトロンでは
実現できる。この第９図の神経回路網の各部の構成は、
第５Ｂ図〜第５Ｆ図に示すものと同様である。但し、第
９図の神経回路網は、２人力（ｘ＋＋　　Ｘ２）＋　　
１出力（ｚｌ）であるため、第５Ａ図に示す神経回路網
に比べて回路規模が縮小されている。

第９図に示す神経回路網で排他的論理和回路の入力と出
力の関係を学習するシミュレーションを行なった。なお
、第５Ｄ図の＋Ｖを５Ｖとし、第５Ｄ図のトランジスタ
５１ａ〜５１ｊのオン抵抗を第９図の抵抗９．および９
□の抵抗値の３倍とし、ＶｒｅｆＨ＝１．３Ｖ、Ｖｒｅ
ｆＭ＝０．８Ｖ、ＶｒｅｆＬ＝０．３Ｖとし、第９図の
単位回路Ａ１１・Ａ２１・Ａ１２・Ａ２２・Ｅ３＋＋・
Ｂ１２のカウンタの初期値をそれぞれ３．　０．　０゜
３．０．０とした。そして、第１０図の手順で学習を行
なった。第１０図の手順は学習のループ回数が３の倍数
のときだけ中間層ＵｉＪの学習を行なっている。結合度
Ｕの学習とＷの学習の方法は、第５Ａ図の神経回路網と
同じである。

第１０図の手順で学習したところ、ループ回数＝１０の
とき、単位回路Ａｌｌ、ＡＩ□、Ａ２１゜Ａ２□＋　　
ＢＩ　Ｉ　＋　　Ｂ＋　２の値は、３．−３．−３゜３
．２．２となって学習が完了した。このように、第９図
の２層のパーセプトロンは、１層のパーセプトロンで実
現できない機能を実現できる。

なお、以上説明した実施例では、可変結合素子にトラン
ジスタを用いたものを示したが、ＥＥＰＲＯＭ素子を用
いてもよい。この場合、ＩＣの製造プロセスは複雑化す
るが、素子数が減少するので、チップ面積を小さくする
ことができる。

第１１Ａ図は、ＥＥＰＲＯＭ素子を用いて構成した単位
回路の一例を示す回路図である。図において、単位回路
Ｅｉｊは、ＥＥＰＲＯＭ素子として、フローティングゲ
ートを有するＭＯＳ型のトランジスタ２１を含む。この
トランジスタ２１のコントロールゲート２２は、トラン
ジスタ２５を介して信号線３３．（信号Ｑ＋が与えられ
る信号線）に接続されるとともに、トランジスタ２６を
介して信号線３４．（信号Ｐ１が与えられる信号線）に
接続される。また、トランジスタ２１のソース２３は、
信号線３４、に接続される。さらに、トランジスタ２１
のドレイン２４は、抵抗２０の一端に接続されるととも
に、トランジスタ３０および３１の各ゲートに接続され
る。抵抗２０の他端は、トランジスタ２７を介して信号
線３５＋（信号Ｐ′１を導出する信号線）に接続される
とともに、トランジスタ２８を介して信号線３４゜に接
続される。トランジスタ３０および３１は直列接続され
、その共通接続点は信号線３６＋　（信号Ｉｔ　を導出
する信号線）に接続される。トランジスタ３０と電源（
＋Ｖ）との間にはトランジスタ２９が介挿される。トラ
ンジスタ３１と接地との間にはトランジスタ３２が介挿
される。トランジスタ２５．２７および２９の各ゲート
には、入力信号Ｘｊが与えられる。トランジスタ２６，
２８および３２の各ゲートには、入力信号Ｘｊの反転信
号マ、が与えられる。なお、トランジスタ２５〜３０は
、Ｎチャネル型ＭＯ８）ランジスタてあり、トランジス
タ３１および３２はＰチャネル型ＭＯ３）ランジスタで
ある。

第１１Ｂ図は、第１１．Ａ図に示す単位回路を用いて構
成された神経回路網の構成を示す図である。

なお、この神経回路網は、外部からの入力信号ＥＸｔ−
ｘ１〜ＥＸｔ−ｘ４に対して想起信号ｙ１〜ｙ４を出力
する１層のパーセプトロンをハードウェア化したもので
ある。図において、第１１Ａ図に示す単位回路が複数個
（Ｅ４．〜Ｅ４４）配置されて、シナプスアレイＳＡ３
が構成される。

このシナプスアレイＳＡ３の各行に対応して、ＡＮＤゲ
ート０１〜Ｇ４が設けられる。これらＡＮＤゲートＧ、
〜Ｇ４の各一方入力端には、それぞれ、外部からの入力
信号Ｅｘｔ−Ｘ、〜Ｅｘｔ・Ｘ４が与えられる。また、
ＡＮＤゲート０１〜Ｇ４の各他方入力端には、制御信号
φ１ｏが与えられる。ＡＮＤゲーゲー、〜Ｇ４の出力は
、それぞれシナプスアレイＳＡ３の対応の行に入力信号
Ｘ、〜Ｘ、として与えられる。また、ＡＮＤゲーゲー、
〜Ｇ４の出力は、それぞれインバータＩＶ。

−〜Ｉｖ４を介してシナプスアレイＳＡ３の対応の行に
反転入力信号マ、〜″￥４として与えられる。

シナプスアレイＳＡ３の出力側には、各列に対応して出
力段回路Ｆ、〜Ｆ、が設けられる。なお、各出力段回路
Ｆ、〜Ｆ４は、それぞれが同一の回路構成を有している
が、第１１Ｂ図では、図示を簡略化するため、出力段回
路Ｆ１の回路構成のみを示している。出力段回路Ｆ１に
おいて、信号線３６、は増幅器３７１の入力端に接続さ
れる。増幅器３７１の出力はラッチ回路３８．の入力端
に与えられる。このラッチ回路３８１は、制御信号φ、
２によってそのラッチ動作が制御される。ラッチ回路３
８．の出力は出力信号ｙ、として外部に導出される。ま
た、ラッチ回路３８．の出力はＡＮＤゲート３９１の一
方入力端に与えられるとともに、ＡＮＤゲート４０．の
一方入力端に反転して与えられる。ＡＮＤゲート３９．
の他方入力端には教師信号ｔ、が反転して与えられ、Ａ
ＮＤゲート４０１の他方入力端には教師信号ｔ、がその
まま与えられる。ＡＮＤゲート３９．および４０、の出
力は、それぞれ、信号線３３．および３４、に導出され
る。これら信号線３３１および３４１には、それぞれ、
トランジスタスイッチ４１、および４２．か介挿されて
いる。また、信号線３４、と信号線３５１との間にもト
ランジスタスイッチ４３１が介挿されている。これらト
ランジスタスイッチ４１．〜４３１は、それぞれがＰチ
ャネル型のＭＯＳ）ランジスタとＮチャネル型のＭＯＳ
トランジスタとを並列に接合して構成されている。これ
ら並列に接合されたＰチャネル型ＭＯＳトランジスタと
Ｎチャネル型ＭＯ３）ランジスタは、そのオン・オフが
、互いに相補する制御信号φ、１およびφ４．によって
それぞれ制御される。

さらに、第１１Ｂ図の神経回路網では、Ｎチャネル型の
ＭＯＳ）ランジスタ４４．を介して信号線３３１に電圧
Ｖ、が与えられ、Ｐチャネル型のＭＯＳトランジスタ４
５．を介して信号線３４１に電圧Ｖ、が与えられ、Ｎチ
ャネル型のＭＯＳ）ランジスタ４６１を介して信号線３
５．が接地される。トランジスタ４４．および４６．の
導通−非導通は、制御信号φ４．によって制御され、ト
ランジスタ４５１の導通・非導通は、制御信号Ｔ、１に
よって制御される。なお、シナプスアレイＳＡ３の他の
列も、上記と同様の構成を備えている。

第１１Ｃ図は、第１１Ｂ図に示す増幅器３７゜の回路構
成の一例を示す図である。図において、入力端子４４．
は、差動増幅器４５１の一側入力端に接続されるととも
に、抵抗４６１を介して差動増幅器４５．の出力端に接
続される。差動増幅器４５．の＋側入力端には、電圧ｖ
Ｒが印加される。また、差動増幅器４５．の出力端は、
差動増幅器４７．の−側入力端に接続される。差動増幅
器４７１の＋側入力端には、電圧ＶｒｅｆＭが印加され
る。差動増幅器４７１の出力端は出力端子４８、に接続
される。ここで、差動増幅器４５１の入力電圧Ｖｉと出
力電圧Ｖｏの関係は、差動増幅器の利得を−Ｇとして、
Ｖｏ−Ｖ、　＝−Ｇ　（Ｖｉ−Ｖ、）とすると、差動増
幅器４５１の入力端子４４．に流れ込む電流を１とすれ
ば、−Ｇの絶対値が大きいとき、Ｖｏ＝Ｖｇ　−Ｉ　Ｒ
，Ｖ　ｉ　＝Ｖ、となる。入力端子４４．に流れ込む電
流Ｉが大きくて、ＶｏがＶｒｅｆＭよりも小さいとき、
差動増幅器４７１の出力は“Ｈ”となる。入力端子Ｖｉ
に流れ込む電流が小さくてＶｏがＶｒｅｆＭよりも大き
いとき、差動増幅器４７１の出力は“Ｌ”となる。した
がって、第１１Ｂ図の増幅器３７、は、第１Ａ図の増幅
器６１と同様の働きをする。

第１１Ａ図〜第１１Ｃ図に示すような構成において、入
力信号Ｘｊを“Ｈ”、信号ＱｉをＶＳ＋信号Ｐ１をＶＱ
、ｐ’　、をＯｖとすると、トランジスタ２１のしきい
値が低いときは信号線３４゜から抵抗２０に大きい電流
が流れて、ノードＮ１の電位が、Ｖｌｌ　＋ＶＴ　ＨＮ
　　（ＶＴ　ＨＮはＮチャネル型ＭＯＳトランジスタの
しきい値電圧）以上になる。信号線３６＋の電位は、前
述のように増幅器３７．の働きでＶ、に保たれているの
で、トランジスタ３０が導通して電源＋Ｖから信号線３
６１に電流が流れ込む。一方、トランジスタ２１のしき
い値が高いときは、信号線３４．から抵抗２０に流れ込
む電流が小さいので、ノードＮ１の電位が、Ｖｇ　　　
ｌＶＴ＋ｐｌ（ＶＴＨｐはＰチャネル型ＭＯ３）ランジ
スタのしきい値電圧）よりも小さくなる。ここで、信号
線３６．の電位はＶ。

であるから、Ｐチャネル型トランジスタ３１が導通する
。そのため、信号線３６．からトランジスタ３１および
３２を介して接地に電流が流れ出す。

したがって、トランジスタ２１のしきい値が低いときは
刺激性のシナプスとなり、トランジスタ２１のしきい値
が高いときは抑制性のシナプスとなる。

第１２図は、第１１Ａ図〜第１１Ｃ図に示す実施例の動
作を説明するためのタイミングチャートである。以下、
この第１２図を参照して、第１１Ａ図〜第１１Ｃ図に示
す実施例の動作を説明する。

まず、連想動作について説明する。時刻Ｔ、で、制御信
号φ１．が“Ｌ″、＜６１　＋が“Ｌ”になると、トラ
ンジスタ４４．．４５．および４６．が導通し、トラン
ジスタスイッチ４Ｌ、４２．および４３１が非導通とな
る。そのため、信号線３４１に正電位ＶＱが、信号線３
３．に基準電位Ｖ、が、信号線３５．に接地電位ＯＶが
印加される。

次に時刻Ｔ２で制御信号φ、。が“Ｈ”になると、外部
からの入力信号ＥＸｔ−ｘ１が“Ｈ”ならば、Ｘｌ−“
Ｈ”、マ、＝“Ｌ”となり、逆に、Ｅｘｔａｘｌが“Ｌ
”ならば、Ｘｉ　＝“Ｌ”、７．−“Ｈ”となる。する
と、入力信号Ｘ、が“Ｈ”である単位回路ＥｉＪのトラ
ンジスタ２１のしきい値が低いときは信号線３６．に電
流が流れ込み、逆に、トランジスタ２１のしきい値が高
いときは信号線３６．から電流が流れ出す。各単位回路
Ｅ１ｊから信号線３６．に流れ込む電流と流れ出す電流
の差し引きが一定量より大きいときは、増幅器３７．の
出力が“Ｈ”、逆に少ないときは“Ｌ”となる。ラッチ
回路３８；は、時刻Ｔ３のときに制御信号φ、２が“Ｌ
“となると、そのときの出力ｙ、の値を記憶する。

次に、学習動作について説明する。学習動作においては
、外部からの入力信号Ｅｘｔ−ｘ、〜Ｅｘｔ＊ｘ４が与
えられるとともに、教師信号ｔ。

〜ｔ４が与えられる。今、出力ｙ＋の値が教師信号１．
の値と異なる場合には、ＥＥＦＲＯＭ素子すなわちトラ
ンジスタ２１のしきい値を変化させて学習する必要があ
る。まず、教師信号１．−“Ｌ″のとき、出力ｙ、が“
Ｈ”だった場合、ＡＮＤゲート３９．および４０．の出
力は、それぞれ、“Ｈ”および“Ｌ”となる。時刻Ｔ、
でφ１１＝“Ｌ”およびφ４．−“Ｈ”となると、トラ
ンジスタ４４．．４５．および４６．は非導通状態とな
り、トランジスタスイッチ４１．．４２゜および４３１
は導通状態となる。したがって、信号Ｑ、は“Ｈ”とな
り、信号Ｐ、およびＰ′ｉは“Ｌ”となる。次に、時刻
Ｔ５で制御信号φ１゜が“Ｈ”となると、外部からの入
力信号Ｅｘｔ・Ｘ、が“Ｈ”の場合だけＸｊ　＝“Ｈ“
、Ｙ４＝“Ｌ”となり、第１１Ａ図のトランジスタ２６
および２８は非導通状態となり、トランジスタ２５およ
び２７は導通状態となる。そのため、トランジスタ２１
のコントロールゲート２２は“Ｈ”、ソース２３および
ドレイン２４は“Ｌ″となる。

そのため、トランジスタ２１のフローティングゲートに
電子がトンネル現象により、ソース２３およびドレイン
２４から注入されるので、トランジスタ２１のしきい値
が上昇し、シナプスの結合度が減少する。

一方、教師信号ｔ、−“Ｈ”のとき、出力ｙ１＝“Ｌ″
だった場合、ＡＮＤゲート３９１および４０□の出力は
、それぞれ、“Ｌ”および“Ｈ”となる。時刻Ｔ４でφ
４．＝“Ｌ”、φ４．−“Ｌ″となると、トランジスタ
４４．．４５．および４６．は非導通状態となり、トラ
ンジスタスイッチ４Ｌ　、４２１および４３．は導通状
態となる。そのため、信号Ｑ＋　は“Ｌ”、信号Ｐ、お
よびｐ／１は“Ｈ”となる。次に、時刻Ｔ５で制御信号
φ、。が“Ｈ”になると、外部からの入力信号Ｅｘｔ−
ＸＪが”Ｈ”の場合だけ、ｘ、＝“Ｈ”、Ｘ、＝“Ｌ”
となり、トランジスタ２１のコントロールゲート２２は
“Ｌ”、ソース２３およびドレイン２４は“Ｈ”となる
。そのため、トランジスタ２１のフローティングゲート
から電子がトンネル現象により、ソース２３およびドレ
イン２４に放出されるので、トランジスタ２４のしきい
値が低下し、シナプスの結合度が増加する。

なお、時刻Ｔ４からＴ７の１回の学習動作で、学習が完
了しない場合は、時刻Ｔ、からＴ３の連想動作と、Ｔ４
からＴ、の学習動作とを繰返して行なう。但し、１回の
学習によるトランジスタ２１のしきい値の変化量は、コ
ントロールゲートとソース・ドレインとの間に印加する
電圧の大きさや電圧を印加する時間（Ｔ５〜Ｔ６）の長
さを変えることによって調節することかできる。

以上のようにして、第１１Ａ図〜第１１Ｃ図の実施例は
、第１Ａ図および第１Ｂ図の実施例と同様に連想動作や
学習動作ができる。

なお、第５Ａ図に示すような２層のパーセプトロンにつ
いても、ＥＥＰＲＯＭ素子を用いて各単位回路を構成で
きることはいうまでもない。

［発明の効果］ 以上のように、この発明によれば、生物の神経細胞の機
能と学習動作を簡易なハードウェア回路で実現でき、し
かもパーセプトロンの動作を模擬しているので、学習効
率の優れた神経回路網を得ることができる。

【図面の簡単な説明】 第１Ａ図は、この発明の第１の実施例の構成を示す図で
ある。 第１Ｂ図は、第１Ａ図に示された単位回路の構成を示す
図である。 第２図は、第１Ａ図に示す増幅器６１〜６４の伝達関数
を示すグラフである。 第３図は、第１Ｂ図に示すシナプス回路１を構成する可
変結合素子５およびカウンタ回路４の詳細な構成を示す
回路図である。 第４図は、第１Ａ図の実施例を９行９列に拡張し、シミ
ュレーションを行なったときに、各可変結合素子の結合
度の収束値の一例を示す図である。 第５Ａ図は、この発明の第２の実施例の構成を示すブロ
ック図である。 第５Ｂ図は、第５Ａ図に示す単位回路Ａの構成を示す図
である。 第５Ｃ図は、第５Ａ図に示す単位回路Ｂの構成を示す図
である。 第５Ｄ図は、第５Ｃ図におけるシナプス回路１００のさ
らに詳細な説明を示す回路図である。 第５Ｅ図は、第５Ａ図に示す中間段回路Ｃの構成を示す
図である。 第５Ｆ図は、第５Ａ図に示す出力段回路りの構成を示す
図である。 第６図は、第５Ｆ図に示す増幅器１６ａの伝達関数を示
すグラフである。 第７図は、いわゆる排他的論理和回路の入力と出力の論
理関係を示す図である。 第８図は、１層のバーセプトロンの一例を示す模式図で
ある。 第９図は、この発明の実施例の２層の神経回路網によっ
て構成された排他的論理和回路を示す図である。 第１０図は、第１１図に示す神経回路網の学習のための
シミュレーションの手順を示すフローチャートである。 第１１Ａ図は、ＥＥＰＲＯＭ素子を用いて構成した単位
回路の一例を示す回路図である。 第１１Ｂ図は、第１１Ａ図に示す単位回路を用いて構成
されたこの発明の第３の実施例の神経回路網の構成を示
す図である。 第１１Ｃ図は、第１１Ｂ図に示す増幅器３７゜の構成の
一例を示す回路図である。 第１２図は、第１１Ｂ図の実施例の動作を説明するたの
タイミングチャートである。 第１３図は、従来のパーセプトロンの概念を模＝　４９
− 成約に示した図である。 第１４図は、第１３図に示される神経細胞１゜５の出力
特性を示すグラフである。 第１５図は、神経細胞の機能と学習動作のシミュレーシ
ョンをパーセプトロンとは異なる手法を用いて実現した
従来のハードウェア回路を示すブロック図である。 図において、ＳＡ１はシナプスアレイ、Ａは単位回路、
１はシナプス回路、４はカウンタ回路、５は可変結合素
子、６．〜６４は増幅器、ＳＡ２はシナプスアレイ、Ｂ
叫単位回路、Ｃは中間段回路、Ｄは出力段回路、５α〜
５γは可変結合素子、ＳＡ３はシナプスアレイ、Ｅは単
位回路を示す。

Claims (2)

【特許請求の範囲】
1. （１）与えられる制御信号に応じて、入出力端間の電気
   的結合度を変化し得る複数のシナプス回路、 前記各シナプス回路の入力端にそれぞれ接続されて各シ
   ナプス回路に論理信号を入力するための複数の信号入力
   端子、 前記各シナプス回路の各出力端に共通接続され、これら
   シナプス回路から出力されて統合されたアナログ信号を
   所定のしきい値電圧でレベル弁別して２値の想起信号に
   変換するための信号変換手段、前記各シナプス回路の学
   習のための教師信号を入力するための手段、 前記想起信号と、前記教師信号とに基づいて、前記シナ
   プス回路の電気的結合度の増加と減少と停止とを制御す
   るための前記制御信号を発生する手段、および 前記各シナプス回路と前記制御信号発生手段の出力端と
   の間に個別に設けられ、前記複数の信号入力端子のうち
   対応のものから入力される論理信号に応答して開閉動作
   を行なう複数のゲート手段を備える、神経回路網。
2. （２）複数の論理信号を入力するための複数の信号入力
   端子、 前記複数の信号入力端子から複数の論理信号を受けて複
   数の中間段信号を出力する第１の神経回路、 前記第１の神経回路から出力される前記複数の中間段信
   号を入力信号として受けて少なくとも１つの想起信号を
   出力する第２の神経回路、 前記第１の神経回路の学習を行なうための第１の学習手
   段、および 前記第２の神経回路の学習を行なうための第２の学習手
   段を備える、神経回路網。