DE2801272A1 - Schaltungsanordnung mit gewichtsfaktorabhaengiger ladungsaufteilung und -uebertragung - Google Patents

Schaltungsanordnung mit gewichtsfaktorabhaengiger ladungsaufteilung und -uebertragung

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DE2801272A1 DE19782801272 DE2801272A DE2801272A1 DE 2801272 A1 DE2801272 A1 DE 2801272A1 DE 19782801272 DE19782801272 DE 19782801272 DE 2801272 A DE2801272 A DE 2801272A DE 2801272 A1 DE2801272 A1 DE 2801272A1
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Description

Anmelderin: International Business Machines
Corporation, Armonk, N.Y. 10504
moe/se
Schaltungsanordnung mit gewichtsfaktorabhängiger Ladungsaufteilung und -Übertragung
Die Erfindung betrifft Schaltungsanordnungen entsprechend dem Oberbegriff des Patentanspruchs 1, die als Halbleiterschaltungen und insbesondere nach dem Eimerketten(bucket brigade)-Prinzip aufgebaute Schieberegister ausgelegt sind.
Eimerketten-Schieberegister, die auf dem Konzept der von Stufe zu Stufe abnehmenden Ladungsübertragung basieren, sind in einem Artikel von F.L.J. Sangster, "The Bucket Brigade Delay Line: A Shift Register for Analogue Signals", in Philips Technical Review, VoI, 31, No. 4, 1970 auf den Seiten 92 bis 110 behandelt. Jede Schieberegisterstufe benutzt dabei einen Transistor und einen Kondensator und wird betrieben, indem die in einer ersten Stufe vorhandene Ladung vom Kondensator der ersten Stufe auf den Kondensator der nächstfolgenden Stufe übertragen wird.
Im allgemeinen verwendet ein zweiphasiges Schieberegister zwei nichtüberläppende Taktimpulse 01 und 02. In einem solchen Schieberegister enthält zu einem gegenbenen Zeitpunkt lediglich eine Hälfte der Speicherkondensatoren einen Signalwert.
In Fig. 1 findet sich eine symbolische Darstellung eines Transversalfilters, das aus einer Folge von Verzögerungsgliedern D besteht, die von einer eingangsseitigen Signal-Abtastschaltung S gespeist werden, wobei die Schaltungsknoten zwischen den Verzögerungsgliedern D jeweils mit weiteren Schaltungsmitteln h.| bis h zur Berücksichtigung eines für die jeweilige Anzapfung geltenden Gewichtsfaktors verbunden sind, deren jeweilige Ausgänge ihrerseits zu einem Ausgangssignal aufsummiert werden. Im Betrieb wird dem Transversalfilter ein Eingangs-
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signal V„ mit einer ersten Signalform zugeführt, das durch die Verzögerungsglieder D sequentiell verzögert wird, so daß die derart verzögerten Entsprechungen des Abtastsignals V„, nämlich V1 bis V , jeweils mit den für die Anzapfpunkte geltenden Gewichtsfaktoren h.. bis hm multipliziert werden, worauf die gewichteten Produkte zur Bereitstellung des Ausgangssignals aufsummiert werden. Die gesamte übertragungsfunktion kann durch Programmierung der jeweiligen Gewichtsfaktoren festgelegt werden.
Fig. 2 zeigt eine konventionelle Eimerkettenanordnung, die als untereinander verbundene Folge von Verzögerungsgliedern arbeitet. Bei der anhand von Fig. 3 illustrierten Anordnung wird eine mit Präzisionswiderständen aufgebaute Spannungsteilertechnik eingesetzt, um die Gewichtsfaktoren an den Anzapfstellen an den Knotenpunkten aufeinanderfolgender FET-Paare im Rahmen der Eimerkettenanordnung zu realisieren. Im Betrieb tritt am Schaltungsknoten zwischen Drain von T1 und Source von T2 eine auf dem Kondensator gespeicherte Ladung auf, deren Größe dem zu gewichtenden Analogsignal entspricht. Die dieser Ladung entsprechende Spannung wird dem Gate des Transistors Q1 zugeführt, dessen Drain mit einer positiven Spannungsquelle und dessen Source mit einem Präzisionswiderstandsteiler R1a-Rib verbunden ist. Die Höhe der Ladung am Schaltungsknoten zwischen T1 und T2 bestimmt die Leitfähigkeit des Transistors Q1 und somit die Signalamplitude am Ausgang 01 an der Drain des Transistors Q1. Problematisch bei dieser Lösung ist, daß bei Ausführung in integrierter Schaltkreis- I technik die Genauigkeit der Widerstände R1 bis R nicht innerhalb der gewünschten engen Toleranzen gehalten werden kann. Der Aufbau solcher Schaltungen in integrierter Form wird dadurch praktisch unmöglich.
!Schließlich ist in der US-Patentschrift 3 809 923 ein Transver-j salfilter mit einstellbaren Gewichtsfaktoren für ein Eimerket-
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280 ;
ten-Schieberegister behandelt. Zwar wird auch dort eine Ladungsaufteilung angestrebt, diese erfordert aber die Verfügbarkeit von Analogsignalen für die Gewichtung. Somit ist bei dieser Lösung die erreichbare Genauigkeit direkt Abhängigkeit von der Genauigkeit der Analogsignale, deren Toleranzen nicht nur von den Toleranzen der verfügbaren Spannungsquellen, sondern auch von den Toleranzen einer Vielzahl von damit schaltungsmäßig zusammenhängenden Halbleiterbauelementen abhängt.
Es ist Aufgabe der Erfindung, eine demgegenüber hinsichtlich der Genauigkeit der Gewichtung verbesserte Schaltung der eingangs genannten Art anzugeben, die den Aufbau von Digital-Analog-Umsetzern und Transversalfiltern unter Vermeidung der oben abgehandelten Nachteile ermöglicht.
Zur Lösung dieser Aufgabe sieht die Erfindung die im Patentanspruch 1 gekennzeichneten Maßnahmen vor. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet. Zusammengefaßt sieht die Erfindung eine Anordnung vor, bei der das am Drain-Schaltungsjknoten eines Ladungsübertragungselementes vorliegende Signal in zwei Hälften aufgespalten wird, wobei die eine Hälfte an die Source-Elektrode eines ersten FET und die zweite Hälfte an die Source-Elektrode eines zweiten FET geführt wird. Die jersten und zweiten FET sind bezüglich ihrer Überlappungskapazitäten, ihrer Steilheit und ihrer Schwellwertspannung infolge ihrer engen Nachbarschaft im gleichen Halbleitersubstrat so weit angeglichen, daß sie insgesamt übereinstimmende Ladungsübertragungscharakteristiken aufweisen. Die eine Hälfte der Ladung auf dem Kondensator wird über den ersten FET und die übrige Hälfte über den zweiten FET weiterübertragen. Dadurch wird eine präzise Ladungsaufteilung für die gesamte, in die Ladungsübertragungskette eingegebene Ladung erreicht. Aufeinanderfolgende Zellen in dieser Bauielementkette sind bezüglich ihrer Draln-Schaltungsknoten
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mit hinsichtlich ihrer Kennwerte aneinander angeglichenen weiteren FET-Bauelementen gekoppelt, die ihrerseits die Ladung jeweils hälftig teilen, so daß eine Dekrementfolge der übertragenen Ladung entlang der Kette in mehrfachen Halbierungsschritten vorgenommen wird. Durch selektive Ausleitung der Ausgänge an den jeweiligen Anzapfungen der Kette können analoge Ausgänge von O bis zum Einheitswert in entsprechenden Bruchteilsintervallen erzeugt werden. Damit läßt sich ein Digital-Analog-Umsetzer aufbauen, in dem seriell digitale Eingangssignale in die Ladungsaufteilungskette eingegeben werden, deren aufeinanderfolgende Zellen mit den jeweiligen die Ladung aufteilenden FET-Paaren in Verbindung stehen. Die Ausgänge der jeweiligen Zweige der Ladungsaufteilungstransistoren erscheinen am Ausgang als Analogsignale entsprechend den seriell eingegebenen Binärsignalen.
Die Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnungen näher erläutert.
Es zeigen:
Fig. 1 eine symbolische Darstellung eines Transversalfilters;
Fig. 2 eine konventionelle Eimerketten-Anordnung;
IFig. 3 eine Eimerketten-Schaltung nach dem Stande j der Technik mit durch Widerstände gebildeten j gewichteten Anzapfungen; |
Fig. 4 eine erfindungsgemäße modifizierte Anordnung ; entsprechend Fig.2;
Fig. 5 eine Drei-Bit-Abschwächschaltung mit Binärge-
wichtung unter Einsatz der Erfindung und |
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280 :272
Fig. 6 einen unter Einsatz der Erfindung verbesserten Digital-Analog-Umsetzer.
Fig. 2 illustriert eine konventionelle Eimerkettenschaltung, die entsprechend Fig. 4 in der einfachsten Form unter Einsatz der Erfindung zur Bereitstellung einer Ein-Bit-Anordnung mit präziser Gewichtung verbessert werden kann. In Fig. 4 entsprechen die FET TO bis T2 den entsprechend bezeichneten Transistoren in dem konventionellen Schaltkreis nach Fig. 2. Am Drain-Schaltungsknoten N von T2 wird der Signalweg in zwei Hälften aufgeteilt, wobei der erste Schaltungszweig an die Source des FET T3 und der zweite Schaltungszweig an die Source des FET T31 führt. T3 und T31 sind mit ihren zugehörigen und verbesserten Überlappungskapazitäten durch möglichst benachbarte Anordnung im selben Hauptleitersubstrat so weit aneinander angeglichen, daß sie hinsichtlich der Überlappungskapazitäten, der Steilheitswerte und der Schwellenspannungswerte und damit bezüglich der Ladungsübertragungscharakteristiken weitestgehend aneinander angeglichen sind. Die in dem Kondensator am Schaltungsknoten N gespeicherte Ladung wird in zwei Teile aufgeteilt, von denen der eine über den Transistor T3 auf den Kondensator am Schaltungsknoten N1 und der übrige Teil über den Transistor T3' auf den Kondensator am Schaltungsknoten N2 übertragen wird. An den Schaltungsknoten N1 ist eine erste Eimerketten-Anordnung angeschlossen, die die am Schaltungsknoten N2 gespeicherte Ladung letztlich bis zum Schaltungsknoten N4 überträgt. Mit dieser einfachen, in Fig. 4 gezeigten, Schaltungskonfiguration wird für die in die Eimerketten-Anordnung aus den Transistoren TO bis T2 eingegebene Ladung eine präzise Laidungsteilung erreicht. Die Genauigkeit dieser hälftigen Ladungsaufteilung hängt lediglich von den Toleranzen der Photolithograpie- und übrigen Halbleiterprozeßparameter ab. [Dieser Ladungsteilungsvorgang kann nun in Richtung auf eine höhere Auflösung erweitert werden, worauf im folgenden eingegangen wird.
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Fig. 5 zeigt eine Drei-Bit-Abschwächschaltung mit binärer Gewichtung für eine Anwendung in einer Eimerketten-Anordnung mit gewichteten Anzapfstellen, wobei ein Teilfaktor 2 benutzt wird. Die schaltungsmäßige Eingangsseite der Eimerketten-Anordnung mit VE als Eingangssignal besteht aus dem mit dem 01-Impuls gesteuerten Transistor T1 sowie aus dem mit dem 02-Impuls gesteuerten Transistor T2. Am Schaltungsknoten N1 an der Drain von T2 wird das Signal aufgeteilt in die beiden Eimerketten-Zweige T3 bis T7 einerseits und T1O sowie T11 andererseits. Die eine Hälfte des Analogsignals am Schaltungsknoten N1 wird zum ausgangsseitigen Schaltungsknoten N2 übertragen. Die andere Hälfte wird zum Sehaltungsknoten N3 an der Drain von T11 übertragen. Die am Knoten N3 gespeicherte Ladung wird dann wiederum hälftig aufgeteilt, wobei eine Hälfte über die Eimerketten-Anordnung aus T12 bis T14 und die übrige Hälfte über den Eimerketten-Zweig aus T17 sowie T18 zum Schaltungsknoten N5 übertragen wird. Somit beträgt die Amplitude des zum Schaltungsknoten N4 übertragenen Signals 1/4 der Eingangsspannung V„. Die am Schaltungsknoten N5 gespeicherte Ladung wird dann wiederum hälftig aufgeteilt, wobei eine Hälfte über T19 zum ausgangsseitigen Schaltungsknoten N6 gelangt und 1/8 der Eingangsspannung repräsentiert, während die übrige Hälfte über T22 zum Schaltungsknoten N7 übertragen wird. Durch selektives Einschalten der FET-Schalter T8 und T9 am Ausgang N2 sowie von T15 und
(Γ16 am Ausgang N4 und schließlich von T2O und T21 am Ausgang N6 werden auf der positiven Analog-Sammelleitung 2 Ibzw. der negativen Sammelleitung 4 mit den Gewichtsfaktoren 1/2, 1/4 und 1/8 bewertete Signalanteile erzeugt, über die Summierschaltung 6 werden die auf den Sammelleitungen 2 und 4 vorhandenen Signalwerte zum Ausgangssignal TW aufaddiert. Der mit der negativen Sammelleitung 4 verbundene Transistor [t23 kann selektiv den 1/8 Wert mit negativem Vorzeichen zum jsignal TW hinzufügen. Wie aus der folgenden Tabelle hervorgeht, kann mit dem Transistor T23 an der Sammelleitung 4 das kusgangssignal TW in 1/4 Inkrementen von -1 bis +3/4 von V„
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280=272
gehen. Mit T23 an der Sammelleitung 2 geht der Ausgang TW von -3/4 auf +1 und zwar ebenfalls in 1/4 Inkrementen. Werden die Sammelleitungen 2 und 4 miteinander verbunden, geht das resultierende Signal in 1/8 Inkrementen von O bis +1. Die Flip-Flop-Schaltglieder A, B und C steuern den Schaltzustand der FET T8f T9, T15, T16 bzw. T2O, T21. Ein seriell gewichtetes Wortsignal kann dabei zur Steuerung der Flip-Flop-Schaltkreise an der zugehörigen Steuerleitung angelegt werden.
A B C C TW
O O O O -4/4
O O 1 O -3/4
O 1 O O -2/4
O 1 1 O -1/4
1 O O O O
1 O 1 O +1/4
1 1 O O +2/4
,1 1 1 O +3/4
Die derart strukturierte Abzweig- und Teilschaltung zur Bereit-i
|stellung gewichteter Ausgänge in einer Eimerketten-Anordnung bietet eine genauere Gewichtungsmöglichkeit eines Signals, als das bisher für monolithische Analog-Schaltungen möglich ,war.
In Fig. 6 ist eine alternative Ausführungsform eines Digital- ! Analog-ümsetzers dargestellt. Der dortige Eingangstransistor ! TO kann auf zwei Arten benutzt werden. Einmal kann das serielle digitale Eingangssignal, das den nächsten umzusetzenden Wert repräsentiert, an der Source von TO eingegeben werden, wobei dessen Gate über 01 getaktet ist. Die Umsetzgenauigkeit hängt dabei von der Genauigkeit der digitalen Eingangssignalpegel ab. Zum andern kann das serielle digitale Eingangssignal der Gate- Elektrode von TO zugeführt werden, wobei mit der Source-Elektro de von TO das entsprechende Referenzpotential VR verbunden ist.
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Eine besondere Genauigkeit der digitalen Spannung ist dabei nicht erforderlich, jedoch sollten häufige Wechsel der Binärstellen vorliegen, um lange Ketten von O-Bitstellen zu vermeiden. In beiden Fällen wird der genaue abgetastete Ladungswert an der Drain von TO in normaler Eimerketten-Betriebsweise auf den Schaltungsknoten N1 übertragen, wo er in zwei gleiche Hälften aufgeteilt wird, von der die erste über den Transistor T2 und die zweite Hälfte über den Transistor T8 weitergeleitet wird. In gleicher Weise wird die verbleibende eine Hälfte der Eingangsladung weiter auf T3 übertragen, wo sie dann am Schaltungsknoten N2 erneut halbiert wird und 1/4 der Eingangsladung über T4 und das andere 1/4 über den Transistor T10 weiterübertragen wird. Eine ähnliche Betriebsweise erfolgt in den nachfolgenden Stufen an den Schaltungsknoten N3 bis Nm+1. Der Transistor T9 gibt demnach an seiner Drain einen halben Ladungswert aus, wenn auf dem Kondensator am Schaltungsknoten N1 ein Binärwert "1" gespeichert ist. Transistor T11 gibt 1/4 der Einheitsladung aus, wenn ein Binärwert "1" auf dem Kondensator am Sehaltungsknoten N2 gespeichert ist usw., so daß am Ausgang 0 eine resultierende Ladung in Form der Summe der Ladungsausgänge von den Transistoren T9, T11, T13 usw. als analoge Entsprechung für die binäre Eingangsinformation der Eimerketten-Anordnung auftritt.
Beispielsweise beträgt bei Verbindung der Source-Elektroden won Tm und Tn mit dem vorhergehenden Sehaltungsknoten der \usgang von Tm+1 1/16 des Eingangswertes. Wird in die ! knordnung das Binärwort 1011 (mit der geringsten Wertstelle : rom) auf eine der zwei oben geschilderten Arten eingegeben, werden T9, T11, T13 und Tn+1 das ursprüngliche Eingangssignal auf 1/2, 1/4, 1/8 bzw. 1/16 unterteilen, so daß das kombinier- ! te Ausgangssignal am Sehaltungsknoten von Tn+1 dem Ursprung- ! Liehen Eingangssignal multipliziert mit dem Faktor 1/2 (1) [ h 1/4 (0) + 1/8 (1) + 1/16 (1), d.h., 11/16 betragen. j
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Der Sourcefolger-Transistor 14 dient als Isolierpuffer zwischen dem Schaltungsknoten Nn+1 und dem Ausgang, und die Ausgangsspannung an der Klemme O ist somit eine spannungsmäßige Entsprechung der Spannung an diesem Schaltungsknoten. Damit steht ein genauer Digital-Analog-Umsetzer in einer Eimerketten-Anordnung für einen hochintegrierten Schaltkreisaufbau zur Verfügung.
Obwohl die Erfindung anhand von Ausführungsbeispielen unter Verwendung von Eimerketten-Anordnungen erläutert wurde, können auch andere Arten von Ladungsübertragungsanordnungen benutzt werden, z.B. die sogenannten ladungsgekoppelten(CCD)-Schaltungen.
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Claims (1)

  1. — Y' —
    PATENTANSPRÜCHE
    Schaltungsanordnung zur Durchführung einer gewichtsfaktorabhängigen Ladungstellung und -übertragung, enthaltend mehrere hintereinandergeschaltete Ladungsübertragungsstufen, die jeweils einen Ladungsspeicherknoten aufweisen, gekennzeichnet durch mindestens eine mit ihrem Eingang an einen Ladungsspeicherknoten angeschlossene Abtastzelle mit hinsichtlich ihrer Ladungsübertragungseigenschaften an die nächstfolgende Ladungsübertragungsstufe angeglichene Charakteristik sowie einer an diesem Ladungsspeicherknoten vorgesehenen hälftigen Aufteilung der dort gespeicherten Ladung derart, daß die eine Hälfte der Ladung über die jeweils nächste(n) Ladungsübertragungsstufe(n) und die restliche Hälfte über die Abtastzelle (n) weiterleitbar ist.
    2. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Ladungsübertragungsstufen als Eimerketttenanordnungen ausgebildet sind.
    4. Schaltungsanordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Ladungsübertragungsstufen als sog. Ladungskopplungsanordnungen (CCD) ausgebildet sind.
    5. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die eingangssei tig mit jeweils einem Ladungsspeicherknoten gekoppelte Ladungsübertragungsstufe sowie Abtastzelle aus in einem gemeinsamen Halbleitersubstrat in enger j Nachbarschaft ausgebildeten Halbleiteranordnungen bestehen .
    6. Schaltungsanordnung nach einem der vorhergehenden An- > Sprüche, dadurch gekennzeichnet, daß der Eingang der
    , hintereinandergeschalteten Ladungsübertragungsstufen
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    28Π
    mit einer Binärsignalquelle für die bitweise seriell zuzuführenden und zu unterteilenden Eingangssignale gekoppelt ist und daß die Ausgänge der durch die Abtastzellen gebildeten Schaltungszweige und/oder Ladungsübertragungsstufen mit einer Summierschaltung zur Erzielung eines Digital-Analog-Umsetzergebnisses verbunden sind.
    7. Schaltungsanordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die sukzessive Ladungsteilung jeweils in ganzzahligen Vielfachen des Teilungsfaktors 1/2 erfolgt.
    °03 fi 0 9 8 2 9 / 0 8 A 9 ORIGINAL INSPECTED
DE2801272A 1977-01-19 1978-01-13 Schaltungsanordnung zur Durchführung einer gewichtsfaktorabhängigen Ladungsaufteilung und -übertragung Expired DE2801272C2 (de)

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