DE3205247C2

DE3205247C2 -

Info

Publication number: DE3205247C2
Application number: DE3205247A
Authority: DE
Inventors: Kazuo Hadano Kanagawa Jp Watanabe; Masaru Minamiashigara Kanagawa Jp Sugita
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1981-02-13
Filing date: 1982-02-15
Publication date: 1991-10-17
Also published as: GB2093298B; FR2500237A1; ATA57882A; DE3205247A1; FR2500237B1; NL8200571A; JPS6347165B2; GB2093298A; CA1176376A; US4462021A; AT382275B; JPS57133721A

Description

Die vorliegende Erfindung bezieht sich auf einen Digital/Analog (D/A)-Wandler, insbesondere auf einen Digital/Analog (D/A)-Wandler, der auf eine einfache Weise als integrierter Schaltkreis ausgeführt und aus verhältnismäßig billigen Widerstandselementen gebildet sein kann, die einen großen Toleranzbereich aufweisen können, ohne daß dabei das erzeugte Analogsignal im Ergebnis ungünstig beeinflußt wird.

Ein herkömmlicher Digital/Analog (D/A)-Wandler ist typischerweise aus einer Vielzahl von in Reihe geschalteten Widerständen gebildet, die mit einer Spannungquelle derart gekoppelt sind, daß sie ein Spannungsteilernetzwerk bilden. Dabei ist eine Vielzahl von Abgriffen vorgesehen, wovon ein bestimmter Abgriff als Funktion des digitalen Signals, das in ein analoges Signal gewandelt werden soll, ausgewählt wird. Beispielsweise kann ein 3-Bit-Signal in eins der möglichen acht Analogsignale entsprechenden Pegels gewandelt werden. Um ein derartiges 3-Bit-Signal zu wandeln, sind acht in Reihe geschaltete Widerstände zwischen eine Klemme einer Spannungsquelle und beispielsweise Erde gelegt. Eine Analogsignal-Ausgangsklemme wird mittels eines sog. "Schaltbaum"- Netzwerks oder einer "Schalterpyramide" mit einem der sieben Abgriffe wahlweise gekoppelt, die durch eine 8-Widerstände- Reihenschaltung gebildet werden. In Abhängigkeit davon, welcher der Abgriffe mit der Analogsignal-Ausgangsklemme verbunden ist, ist das sich ergebende Analogsignal gleich 1/8 V, 2/8 V, 3/8 V . . . 6/8 V oder 7/8 V, wobei V die Spannungshöhe der aus der Spannungsquelle zur Verfügung gestellten Spannung ist. Bei einem Typ von Schaltbaumnetzwerk oder Schalterpyramide wird das am meisten signifikante Bit des 3-Bit- Digitalsignals benutzt, um den einen oder anderen Strompfad von der Ausgangssignalklemme zu der Widerstandsreihenschaltung abhängig davon, ob das am meisten signifikante Bit den Binärwert "1" oder den Binärwert "0" hat, auszuwählen. Auf ähnliche Weise baut das nächste signifikante Bit in jedem Strompfad den einen oder anderen Unterstrompfad in Abhängigkeit davon, ob das nächste signifikante Bit den Binärwert "1" oder den Binärwert "0" hat, auf. Schließlich wird jeder der Unterstrompfade über einen anderen Schalter mit der Widerstandsreihenschaltung in Abhängigkeit davon verbunden, ob das letzte signifikante Bit den Binärwert "1" oder den Binärwert "0" hat.

Wenn der zuvor erläuterte D/A-Wandler als integrierter Schaltkreis ausgeführt ist, sind sowohl die Widerstände als auch das Schaltbaum-Netzwerk oder die Schalterpyramide auf demselben Chip oder IC-Plättchen ausgebildet. Um einen kompakten Aufbau zu erreichen, wird die Widerstandsreihenschaltung als eine Anordnung, die kammförmig in einem Serpentinen- oder Zickzackmuster ausgebildet ist, ausgeführt. Beispielsweise können dabei die Widerstände aus einem Photolack- Material ausgeätzt sein. Indessen besteht sogar bei der heutigen Technologie der integrierten Schaltkreise eine starke Wahrscheinlichkeit, daß die Widerstandswerte der Widerstände nicht genau gleich sind. Typischerweise sind geringe Abweichungen in derartigen Widerstandswerten vorhanden, welche Abweichungen sich von einem Ende der Widerstandsreihenschaltung zu deren anderen Ende hin steigern. Das heißt, daß dann, wenn der ideale Widerstandswert R ist, sich der tatsächliche Widerstandswert des letzten Widerstandes in der Reihenschaltung von R um einen größeren Betrag oder durch eine größere Abweichung unterscheidet, als der des Widerstandes am Anfang der Reihenschaltung.

Im Hinblick auf das zuvor Ausgeführte sind D/A-Wandler in integrierter Schaltkreistechnik im allgemeinen derart ausgeführt, daß sie Widerstände aufweisen, die Widerstandswerte habe, welche in einen tolerierbaren Abweichungsbereich fallen. Die maximale tolerierbare Abweichung ist auf die Abweichung begrenzt, die zu einer Änderung in dem Pegel des analogen Ausgangssignals führt, die gleich der Hälfte der Spannungsdifferenz ist, wenn das letzte signifikante Bit des Digitalsignals von dem einen logischen Zustand zu dem anderen logischen Zustand überwechselt. In einem 3-Bit-D/A-Wandler ist daher die maximale tolerierbare Abweichung gleich der Abweichung des Widerstandwertes, die zu einer Abweichung in dem Pegel des analogen Ausgangssignals führt, die gleich 1/16 V ist.

In einem 3-Bit-D/A-Wandler, der eine Reihenschaltung von acht Widerständen aufweist, wovon jeder einen Widerstandswert hat, der innerhalb des Toleranzbereiches liegt, wie er zuvor betrachtet wurde, kann die Abweichung des Widerstandswertes über alles gleich null angenommen werden, wobei die ersten zwei Widerstände jeweils einen Widerstandswert R-2Δr, die nächsten zwei Widerstände einen Widerstandswert R-Δr, die nächsten zwei Widerstände einen Widerstandswert R+Δr und die letzten zwei Widerstände einen Widerstandswert R+2Δr haben. Dies steht im Einklang mit der zuvor angesprochenen Herstellung integrierter Schaltkreise, bei denen die Widerstandswertabweichung allgemein als ansteigend von dem ersten zu dem letzten Widerstand in der Reihenschaltung hin betrachtet werden kann. Nun verbindet in einem derartigen D/A-Wandler das typische Schaltbaumnetzwerk oder die Schalterpyramide die Ausgangssignalklemme, wenn das zu wandelnde digitale Signal beispielsweise die Form [100] hat, mit einem allgemeinen zentralen Abgriff der Widerstandsreihenschaltung. Der sich ergebende Spannungsteiler, der dadurch aufgebaut wird, ist durch die letzten vier Widerstände der Reihenschaltung dargestellt, wodurch ein Pegel V_out für das analoge Ausgangssignal erzeugt wird, der wie folgt ausgedrückt werden kann:

Wie zuvor erläutert, ist der maximale Toleranzfehler auf ±1/16 V begrenzt. Daraus ergibt sich, daß die Abweichung aufgrund der Widerstandswertabweichung 6Δr/(8R) auf 1/16 begrenzt sein muß, wobei die maximal tolerierbare relative Widerstandswertabweichung Δr/R für einen 3-Bit-Digital/Analog-Wandler nicht größer sein darf als ±8,3%. Bei Verwendung dieser Analyse für die Berechnung der maximal tolerierbaren relativen Widerstandsabweichung Δr/R für einen 8-Bit-Digital/Analog-Wandler ergibt sich ein Toleranzwert für die Widerstände von 0,4%. Die Herstellung von integrierten Schaltkreisen mit derart eng tolerierten Widerständen ist überaus schwierig und damit sehr kostenaufwendig.

Die Erfindung geht aus von einem Digital/Analog-Wandler mit einem aus der Reihenschaltung einer Vielzahl von Widerständen bestehenden Spannungsteiler, der mit einer Spannungsquelle verbindbar ist, mit eine Vielzahl von Verbindungsstellen zwischen jeweils zwei einander benachbarten Widerständen des genannten Spannungsteilers sowie mit einer Vielzahl von Schaltern, die nach Maßgabe eines digitalen Mehrbitsignals mit Hilfe einer Schaltersteuereinrichtung selektiv betätigbar sind, um an den Verbindungsstellen des Spannungsteilers auftretende Teilspannungen mit dem Ausgang des Digital/Analog-Wandlers zu verbinden.

Ein Digital/Analog-Wandler mit diesen Merkmalen ist durch DE-OS 29 05 116 bekannt. Bei diesem bekannten Wandler sind eine Subtrahierschaltung und zwei Sätze von Schaltern vorgesehen, die von getrennten Gruppen von Digitalsignalen (Grobbits bzw. Feinbits) angesteuert werden.

Aufgabe der Erfindung ist, einen Digital/Analog-Wandler der gattungsgemäßen Art schaffen, der eine sehr genaue Signalwandlung ermöglicht, ohne daß an die Genauigkeit der Widerstände sehr hohe Ansprüche zu stellen sind, so daß also die unvermeidlichen Abweichungen der Widerstandswerte, die insbesondere bei der Realisierung des Wandlers als integrierte Schaltung gegeben sind, keinen wesentlichen Einfluß auf das analoge Ausgangssignal haben.

Diese Aufgabe wird dadurch gelöst, daß diejenige der genannten Verbindungsstellen, die sich im wesentlichen im Mittelpunkt der den Spannungsteiler bildenden Reihenschaltung von Widerständen befindet, eine Referenzverbindungsstelle bildet, daß die Schalter in einen ersten Satz und einen zweiten Satz unterteilt sind, die den auf der einen bzw. auf der anderen Seite der Referenzverbindungsstelle liegenden Widerständen des Spannungsteilers zugeordnet sind, daß jedem dieser beiden Sätze von Schaltern jeweils eine Vielfachleitung zugeordnet ist, mit der jeweils ein Anschluß jedes Schalters des betreffenden Satzes verbunden ist, daß die beiden Vielfachleitungen mit jeweils einem Eingang einer Subtrahierschaltung verbunden ist, und daß die Schaltersteuereinrichtung (4) nach Maßgabe des anliegenden digitalen Mehrbitsignals vorbestimmte Schalter sowohl in dem ersten als auch in dem zweiten Satz betätigt, wodurch die Teilspannungen, die an der Referenzverbindungsstelle bzw. an beidseitig dieser Referenzverbindungsstelle liegenden Verbindungsstellen des Spannungsteilers auftreten, den beiden Eingängen der Subtrahierschaltung zugeführt und in dieser zu dem analogen Ausgangssignal des Digital/Analog-Wandlers kombiniert werden.

Vorteilhafte Ausgestaltungen und Weiterbildungen des Digital/Analog-Wandlers gemäß der Erfindung sind in den Patentansprüchen 2 bis 11 angegeben.

Ein weiterer Aspekt der Erfindung betrifft die Verwendung des Digital/Analog-Wandlers gemäß der Erfindung in einem Digital/Analog-Wandler.

Eine entsprechende Weiterbildung der Erfindung, die in Patentanspruch 12 angegeben ist, besteht in einer Schaltungsanordnung mit einem Eingang zum Zuführen eines analogen Eingangssignals, ferner mit Mitteln zum aufeinanderfolgenden Anlegen von progressiv anwachsenden digitalen Mehrbitsignalen an den Digital/Analog-Wandler, mit einer Vergleicherschaltung zum Vergleichen der diesen digitalen Mehrbitsignals entsprechenden analogen Ausgangssignale des Digitals/Analog-Wandlers mit dem analogen Eingangssignal sowie mit Auswahlmitteln zum Auswählen desjenigen digitalen Mehrbitsignals das am Ausgang des Digital/Analog-Wandlers ein analoges Ausgangssignal erzeugt, das mit dem analogen Eingangssignal an dem Eingang übereinstimmt.

Vorteilhafte Ausgestaltungen und Weiterbildungen dieser Schaltungsanordnung sind in den Patentansprüchen 13 bis 15 angegeben.

Im folgenden sei die Erfindung anhand der Zeichnungen näher erläutert:

Fig. 1 zeigt schematisch eine Schaltung eines typischen Digital- Analog-Wandlers, der aus hochgenauen Widerständen aufgebaut sein muß.

Fig. 2 zeigt schematisch die in dem Wandler von Fig. 1 verwendete Widerstandsanordnung.

Fig. 3 zeigt eine schematische Darstellung der Anordnung der Widerstände, wie sie in der vorliegenden Erfindung verwendet wird, wobei in der Fig. eine graphische Darstellung der Beziehungen der Widerstände zueinander dargestellt ist.

Fig. 4 zeigt schematisch ein Schaltbild eines Ausführungsbeispiels für die vorliegende Erfindung.

Fig. 5 zeigt schematisch ein mehr ins einzelne gehendes Schaltbild für ein Ausführungsbeispiel für die vorliegende Erfindung.

Fig. 6 zeigt ein kombiniertes Schalt-Logikbild - teilweise als Blockschaltbild - eines Digital/Analog-Wandlers, der den Digital/Analog-Wandler gemäß der vorliegenden Erfindung enthält.

In den Fig. sind durchwegs gleiche Bezugszeichen für gleiche Elemente verwendet. Die vorliegende Erfindung wird am besten durch Bezugnahme auf einen Digital/Analog-Wandler des Typs, der optimalerweise hochgenaue Widerstände verwendet, verständlich. Eine Ausführungsform eines derartigen Digital/Analog-Wandlers ist schematisch in Fig. 1 gezeigt. In diesem Digital/Analog (D/A)-Wandler ist eine Reihenschaltung von Widerständen 11, 12 . . . 17 und 18 in Reihe mit einer Klemme einer Spannungsquelle 1 und einem Referenzpotential, nämlich Erde, geschaltet. Benachbarte Widerstände bilden Verbindungsstellen oder Abgriffe zwischen sich. Jeder dieser Abgriffe ist mit einer D/A-Wandler-Ausgangssignalklemme 2 über entsprechende Schalter, die in einem Schaltbaumnetzwerk oder einer Schalterpyramide enthalten sind, gekoppelt. Im einzelnen ist die D/A-Wandler-Ausgangssignalklemme 2 über zwei alternative Strompfade, die über Schalter S₂₀ bzw. S₂₁ führen, gekoppelt. Der erste dieser beiden Schalter, nämlich S₂₀, ist mit zwei alternativen Unterstrompfaden gekoppelt, die Schalter S₁₀ bzw. S₁₁ enthalten. Auf gleiche Weise ist der zweite der zuerstgenannten Schalter, nämlich S₂₁, mit zwei alternativen Unterstrompfaden gekoppelt, die Schalter S₁₂ bzw. S₁₃ enthalten. Der Schalter S₁₀ ist mittels eines Schalters S₀₁ mit einem Abgriff gekoppelt, der zwischen Widerständen 11 und 12 ausgebildet ist. Der Schalter S₁₁ ist mittels eines weiteren Schalters S₀₂ mit einem weiteren Abgriff, der zwischen den Widerständen 12 und 13 ausgebildet ist, und ebenfalls mittels eines Schalters S₀₃ mit einem Abgriff, der zwischen den Widerständen 13 und 14 ausgebildet ist, gekoppelt. Der Schalter S₁₂ ist mittels eines Schalters S₀₄ mit einem Abgriff, der zwischen den Widerständen 14 und 15 ausgebildet ist, und ebenfalls mittels eines Schalters S₀₅ mit einem Abgriff, der zwischen den Widerständen 15 und 16 ausgebildet ist verbunden. Schließlich ist der Schalter S₁₃ mittels eines Schalters S₀₆ mit einem Abgriff, der zwischen den Widerständen 16 und 17 ausgebildet ist, und ebenfalls mittels eines Schalters S₀₇ mit einem Abgriff, der zwischen den Widerständen 17 und 18 ausgebildet ist, gekoppelt.

Der in Fig. 1 gezeigte D/A-Wandler ist dazu bestimmt, ein digitales 3-Bit-Signal in einen korrespondierenden Pegel eines analogen Ausgangssignals zu wandeln. Die Schalter S₀₁ . . . S₀₇ werden wahlweise als Funktion des logischen Zustandes des letzten signifikanten Bits B₀ betätigt. Im einzelnen ausgedrückt heißt dies, daß dann, wenn das letzte signifikante Bit B₀ den Binärwert "0" hat, jeder der Schalter S₀₂, S₀₄ und S₀₆ betätigt oder geschlossen wird. Alternativ dazu wird, wenn das letzte signifikante Bit B₀ den Binärwert "1" hat, jeder der Schalter S₀₁, S₀₃, S₀₅ und S₀₇ betätigt oder geschlossen.

Die Schalter S₁₀ . . . S₁₃ werden wahlweise als Funktion des logischen Zustandes des nächsten signifikanten Bits B₁ betätigt. Falls dieses nächste signifikante Bit B₁ den Binärwert "0" hat, werden die Schalter S₁₀ und S₁₂ jeweils betätigt oder geschlossen. Alternativ dazu werden, falls das nächste signifikante Bit B₁ den Binärwert "1" hat, die Schalter S₁₁ und S₁₃ jeweils betätigt oder geschlossen.

Schließlich werden die Schalter S₂₀ und S₂₁ wahlweise als Funktion des logischen Zustandes des am meisten signifikanten Bits B₂ betätigt. Falls dieses am meisten signifikante Bit den Binärwert "0" hat, wird der Schalter S₂₀ betätigt oder geschlossen. Umgekehrt wird, wenn das am meisten signifikante Bit den Binärwert "1" hat, der Schalter S₂₁ betätigt oder geschlossen.

Obgleich in Fig. 1 nicht gezeigt, ist einzusehen, daß ein zusätzlicher Schalter zwischen das Erdpotential und den Punkt, der durch die Schalter S₀₁ und S₁₀ definiert ist, derart geschaltet sein kann, daß, wenn das digitale 3-Bit-Signal den binären Wert [000] hat, die D/A-Wandler-Ausgangssignalklemme 2 mit einer Spannung für das analoge Signal von etwa 0 V versorgt wird.

Falls angenommen wird, daß der Widerstandswert jedes der Widerstände 11 . . . 18 gleich R ist, wird dann in Abhängigkeit von dem numerischen Wert des digitalen 3-Bit-Signals [B₂B₁B₀] ein entsprechender Abgriff oder eine entsprechende Verbindungsstelle der Reihenschaltung der Widerstände mittels des gezeigten Schaltbaumnetzwerkes oder der Schalterpyramide an die D/A-Wandler-Ausgangssignalklemme 2 derart angeschaltet, daß ein korrespondierender Widerstands-Spannungsteiler gebildet wird. Auf diese Weise wird, falls das digitale Signal die Binärzahl [001] darstellt, der Abgriff zwischen den Widerständen 11 und 12 mit der D/A-Wandler-Ausgangssignalklemme 2 verbunden, was in einem Spannungsteilerverhältnis resultiert, um so eine analoge Ausgangssignalspannung V_out=1/8 V zu erzeugen, wobei V die Spannung ist, die von der Spannungsquelle 1 erzeugt wird. Falls das digitale Signal den binären Wert [010] hat, wird der Abgriff zwischen den Widerständen 12 und 13 mit der D/A-Wandler-Ausgangsklemme 2 verbunden, was in einem Spannungsteilerverhältnis von resultiert, womit die analoge Ausgangssignalspannung, die an der D/A-Wandler-Ausgangssignalklemme 2 erzeugt wird, 1/4 V wird. Auf ähnliche Weise werden entsprechende Spannungsteiler durch andere digitale Signale gebildet.

Es sei nun angenommen, daß das digitale Signal als die Binärzahl [100] dargestellt wird. Es ist ersichtlich, daß dieses digitale Signal zu einem Betätigen oder Schließen der Schalter S₂₁, S₁₂ bzw. S₀₄ führt. Demzufolge wird der Abgriff, der zwischen den Widerständen 14 und 15 gebildet ist, mit der D/A-Wandler-Ausgangssignalklemme 2 zusammengeschaltet. Der sich ergebende analoge Spannungspegel, der an der Ausgangssignalklemme erzeugt wird, ist mit

angenommen. Wie zuvor erläutert, weicht der Widerstandswert jedes der Widerstände 11 . . . 18 dann, wenn der gezeigte D/A-Wandler als integrierter Schaltkreis ausgeführt ist, im allgemeinen von dem Widerstandswert R ab. Typischerweise erhöht sich der Widerstandsfehler, d. i. die Abweichung des tatsächlichen Widerstandswertes, von dem geforderten Widerstandswert R fortschreitend und im allgemeinen linear von dem ersten Widerstand aus, der in der Widerstandsreihenschaltung enthalten ist, bis zu dem letzten dieser Widerstände. Demzufolge kann der Widerstandswert beispielsweise des Widerstandes 18 als gleich mit dem des kleinsten (oder größten) Widerstandswertes angenommen werden, und der Widerstandswert des Widerstandes 11 kann als der größte (kleinste) Widerstandswert angenommen werden.

Eine mögliche Anordnung der Widerstände 11 . . . 18 kann serpentinenartig oder kammförmig oder als Zickzackmuster ausgeführt sein, wie dies in Fig. 2 gezeigt ist. Für die Anordnung, die in Fig. 2 gezeigt ist, sei zusätzlich angenommen, daß sie über das Schaltbaumnetzwerk mit der D/A-Wandler-Signalklemme in Abhängigkeit von dem Digitalsignal [100] gekoppelt wird. Daraus ergibt sich, wie dies deutlich in Fig. 2 gezeigt ist, daß der Abgriff, der zwischen den Widerständen 14 und 15 ausgebildet ist, durch die Schalter S₀₄, S₁₂ und S₂₁ an die D/A-Wandler-Ausgangssignalklemme 2 angeschaltet wird. Es sei angenommen, daß sich die Widerstandswerte in der Reihenschaltung der Widerstände 11 . . . 18 fortschreitend beispielsweise derart ändern, daß der Widerstand 11 den größten Widerstandswert und der Widerstand 18 den kleinsten Widerstandswert darstellt. Es ist ebenfalls angemessen, anzunehmen, daß die Widerstandsfehler der Widerstände 11 und 12 gleich sind und daß derartige Widerstandsfehler bestehen, die als +2Δr dargestellt sind. Die Widerstandsfehler der Widerstände 13 und 14 seien ebenfalls einander gleich und werden als kleiner als die Widerstandsfehler der Widerstände 11 und 12 angenommen. Der Widerstandsfehler sowohl des Widerstandes 13 als auch des Widerstandes 14 kann als +Δr dargestellt sein. In ähnlicher Weise kann der Widerstandsfehler sowohl des Widerstandes 16 als auch des Widerstandes 17 als -Δr dargestellt sein, und der Widerstandsfehler sowohl des Widerstandes 17 als auch des Widerstandes 18 kann als -2Δr dargestellt sein.

Mit der zuvor getroffenen Annahme kann die tatsächliche Ausgangsspannung, die an der D/A-Wandler-Ausgangssignalklemme 2 in Abhängigkeit von dem Digitalsignal [100] erzeugt wird, wie folgt ausgedrückt werden:

Der maximale tolerierbare Widerstandsfehler muß auf den halben Wert der Spannungsdifferenz begrenzt werden, die an der D/A-Wandler-Ausgangssignalklemme 2 erzeugt wird, wenn das kleinste signifikante Bit B₀ von dem einen logischen Zustand in den anderen logischen Zustand überwechselt. Es ist ersichtlich, daß in dem gezeigten 3-Bit-D/A-Wandler dann, wenn das kleinste signifikante Bit B₀ seinen logischen Zustand ändert, die analoge Ausgangssignalspannung, die an der D/A-Wandler-Ausgangssignalklemme 2 erzeugt wird, um einen Betrag von 1/8 V ansteigt oder abfällt. Demzufolge ist der maximale tolerierbare Widerstandsfehler auf den Betrag begrenzt, der zu einer Ausgangssignalspannungs-Änderung gleich 1/16 V führt.

Nun kann, da der maximale zulässige Fehler aufgrund der Widerstandswertabweichung gleich ±1/16 V ist, kann der tolerierbare Widerstandsfehler nach der vorangegangenen Gleichung wie folgt bestimmt werden:

woraus sich = ±8,3% ergibt. Dieser Bereich des tolerierbaren Widerstandsfehlers ist für einen 3-Bit-D/A-Wandler des Typs, der in Fig. 1 und Fig. 2 gezeigt ist, festgelegt. Falls der gezeigte Wandler derart erweitert würde, daß er als 8-Bit-D/A-Wandler betrieben werden kann, würde die Widerstandstoleranz wesentlich zu einem Bereich von ±0,4% reduziert. Wie oben erläutert, ist es relativ schwierig und teuer, einen integrierten Schaltkreis zu fertigen, der genaue Widerstände innerhalb eines Toleranzbereiches von ±0,4% hat.

Die vorliegende Erfindung, die nun beschrieben wird, vermeidet die zuvor erläuterten Nachteile, die mit einem D/A-Wandler verbunden sind, der in Fig. 1 gezeigt ist. Insbesondere wird verdeutlicht werden, daß der D/A-Wandler gemäß der vorliegenden Erfindung aus Widerständen aufgebaut ist, die einen weiten Toleranzbereich haben, ohne daß durch die Widerstandsfehler die Genauigkeit des analogen Ausgangssignals, welches durch diesen erzeugt wird, nachteilig beeinflußt würde.

In Fig. 3 sind die Widerstände 11 . . . 18, wie sie zuvor anhand von Fig. 2 gezeigt sind, ebenfalls als kammförmige Konfiguration dargestellt, die ein Serpentinen- oder Zickzackmuster aufweist. Die graphische Darstellung oberhalb der gezeigten Widerstände ist dazu bestimmt, zu zeigen, daß die Widerstandsfehler graduell und gleichmäßig von den Widerstandsfehlern der Widerstände 11 und 12 zu den Widerstandsfehlern der Widerstände 17 und 18 hin abnehmen. Alternativ dazu können solche Widerstandsfehler auch graduell und gleichmäßig anwachsen. Des weiteren kann der graphischen Darstellung auf der linken Seite der gezeigten Widerstände entnommen werden, daß sich die Widerstandsfehler jedes der Widerstandspaare ebenfalls ändern. Auf diese Weise wird angenommen, daß die Widerstandsfehler der Widerstände 11 und 12 jeweils gleich +2Δr sind und daß der relative Widerstandsfehler des Widerstandes 11 mit -Δr′ angenommen wird, während der relative Widerstandsfehler des Widerstandes 12 zu +Δr′ angenommen wird. Auf die gleiche Weise wird der Widerstandsfehler jeder der Widerstände 13 und 14 als gleich mit +Δr angenommen, und der relative Widerstandsfehler des Widerstandes 13 wird zu +Δr′ angenommen, während der relative Widerstandsfehler des Widerstandes 14 zu -Δr′ angenommen wird. Der Punkt P wird als eine Referenzverbindungsstelle angenommen, die noch zu beschreiben sein wird. Dieser Punkt P ist im wesentlichen bei dem Mittelpunkt der Reihenschaltung der Widerstände 11 . . . 18 angeordnet. Der relative Widerstandsfehler bei der Referenzverbindungsstelle, nämlich dem Punkt P, wird mit null angenommen.

Die Widerstände 15, 16, 17 und 18 sind symmetrisch in bezug auf die Referenzverbindungsstelle oder den Punkt P zu den Widerständen 11, 12, 13 und 14 angeordnet. Demzufolge ist der Widerstandsfehler jedes der Widerstände 15 und 16 gleich -Δr, wobei der relative Widerstandsfehler des Widerstandes 15 gleich +Δr′ und der relative Widerstandsfehler des Widerstandes 16 gleich -Δr′ ist. Auf die gleiche Weise ist der Widerstandsfehler jedes der Widerstände 17 und 18 von der Größenordnung -2Δr, wobei der relative Widerstandsfehler des Widerstandes 18 gleich +Δr′ und der relative Widerstandsfehler des Widerstandes 17 gleich -Δr′ ist. Aus diesem Grunde stellt die obere graphische Darstellung das gleichförmige Abfallen (oder Ansteigen) des Widerstandsfehlers in Richtung von links nach rechts der Reihenschaltung der Widerstände dar. Die graphische Darstellung im linken Bereich von Fig. 3 zeigt den relativen Widerstandsfehler, der sich in Richtung von oben nach unten bewegt.

Es kann gesehen werden, daß in der Reihenschaltung der Widerstände der Strom, der durch jedes Paar von Widerständen fließt, die auf der einen Seite der Referenzverbindungsstelle oder des Punktes P angeordnet sind, in der gleichen Richtung wie der Strom, der durch die symmetrisch angeordneten Paare von Widerständen, die auf der anderen Seite der Referenzverbindungsstelle oder des Punktes P angeordnet sind, fließt. Das bedeutet, daß der Strom in Abwärtsrichtung durch die Widerstände 11 und 12 sowie durch die Widerstände 17 und 18 fließt, und das der Strom in Aufwärtsrichtung durch die Widerstände 13 und 14 sowie durch die Widerstände 15 und 16 fließt.

In einem Ausführungsbeispiel für die vorliegende Erfindung werden die Widerstände 11 . . . 14, die auf der einen Seite der Referenzverbindungsstelle oder des Punktes P angeordnet sind, wahlweise durch einen Satz von Schaltern an einen Eingang einer Subtrahierschaltung geschaltet, und die Widerstände, die auf der anderen Seite der Referenzverbindungsstelle oder des Punktes P angeordnet sind, werden ebenfalls wahlweise zu dem anderen Eingang dieser Subtrahierschaltung mittels eines zweiten Satzes von Schaltern geschaltet. Die schematische Darstellung, die in Fig. 3 gezeigt ist, verdeutlicht die Wirkungsweise dieser Schalter in Abhängigkeit von einem digitalen Eingangssignal [100]. Es ist ersichtlich, daß der Widerstandsspannungsteiler, der aus den Widerständen 11 und 12 gebildet ist, mittels dieses digitalen Signals mit einem Abgriff X an einen Eingang der Subtrahierschaltung geschaltet wird, und daß der Widerstandsspannungsteiler, der aus den Widerständen 11 . . . 16 gebildet ist, mit einem Abgriff Y an den anderen Eingang der Subtrahierschaltung geschaltet wird. Die Differenz zwischen den Spannungen an den Abgriffen X und Y wird durch die Subtrahierschaltung gewonnen und als die analoge Ausgangssignalspannung an die D/A-Wandler-Ausgangssignalklemme 2 gelegt.

In dem in Fig. 4 gezeigten Ausführungsbeispiel sind die Abgriffe oder Verbindungsstellen, die durch jeweils benachbarte der Widerstände 11 . . . 18 der Widerstandsreihenschaltung definiert sind, über entsprechende Schalter, die in dem ersten Satz und in dem zweiten Satz von Schaltelementen enthalten sind, mit den zuvor erläuterten Eingangsklemmen der Subtrahierschaltung 3 verbunden. Im einzelnen können die Schalter S_0a, S_1a, S_1b, S_2a, S_2b, S_3a, S_3b und S_4c als Bestandteile des ersten Satzes von Schaltern betrachtet werden. Auf ähnliche Weise können die Schalter S_4a, S_4b, S_5a, S_5b, S_6a, S_7a und S_7b als Bestandteile des zweiten Satzes von Schaltern betrachtet werden. Wie gezeigt, enthält der erste Satz von Schaltern einen gemeinsamen Ausgang, der mit einen der Eingänge der Subtrahierschaltung 3 verbunden ist. Der zweite Satz von Schaltern ist ebenfalls mit einem gemeinsamen Ausgang versehen, der mit dem zweiten Eingang der Subtrahierschaltung verbunden ist. Der Schalter S_0a ist betätigbar, um Erdpotential an den Ausgang des ersten Satzes von Schaltern zu legen. Die Schalter S_1a und S_1b sind parallel geschaltet und getrennt betätigbar, um die geteilte Spannung an dem Abgriff, der durch die Widerstände 11 und 12 definiert ist, an den Ausgang des ersten Satzes von Schaltern zu legen. Auf die gleiche Weise sind die Schalter S_2a und S_2b parallelgeschaltet und getrennt betätigbar, um die geteilte Spannung, wofür ein Potential an dem Abgriff besteht, der durch die Widerstände 12 und 13 definiert ist, an den Ausgang des ersten Satzes von Schaltern zu legen. Die Schalter S_3a und S_3b sind ebenfalls parallelgeschaltet und getrennt betätigbar, um das aus der Spannungsteilung an dem Abgriff erzeugte Potential, welcher Abgriff durch die benachbarten Widerstände 13 und 14 definiert ist, an den Ausgang des ersten Satzes von Schaltern zu legen. Schließlich ist der Schalter S_4c mit dem Abgriff verbunden, der durch die Widerstände 14 und 15 definiert ist, und betätigbar, um das durch die Spannungsteilung an dem Abgriff erzeuge Potential an den Ausgangs des ersten Satzes von Schaltern zu legen.

Der Abgriff der zwischen den Widerständen 14 und 15 ausgebildet ist, wird hier als die Referenzverbindungsstelle bezeichnet und ist, wie gezeigt, im wesentlichen an dem Mittelpunkt der Reihenschaltung der Widerstände 11 . . . 18 angeordnet. Auf diese Weise sind in dem gezeigten Ausführungsbeispiel die vier Widerstände 11, 12, 13 und 14 auf der einen Seite dieser Referenzverbindungsstelle in Reihe geschaltet, und die vier Widerstände 15, 16, 17 und 18 sind auf der anderen Seite dieser Referenzverbindungsstelle in Reihe geschaltet. Selbstverständlich ist die Spannungsquelle 1 so angeschlossen, daß sie einen Strom in Reihe durch diese Widerstände fließen läßt. Die Referenzverbindungsstelle ist ebenfalls zusätzlich zu ihrer Anschaltung an den Ausgang des ersten Satzes von Schaltern durch den Schalter S_4c ebenfalls an den Ausgang des zweiten Satzes von Schaltern durch parallelgeschaltete, getrennt betätigbare Schalter S_4a und S_4b angeschlossen. Der Abgriff, der durch die benachbarten Widerstände 15 und 16 definiert ist, ist an den Ausgang des zweiten Satzes von Schaltern durch parallelgeschaltete, getrennt betätigbare Schalter S_5a und S_5b gekoppelt. Auf die gleiche Weise ist der Abgriff, der zwischen den benachbarten Widerständen 16 und 17 ausgebildet ist, an den Ausgang des zweiten Satzes von Schaltern über parallelgeschaltete, getrennt betätigbare Schalter S_6a und S_6b gekoppelt. Schließlich ist der Abgriff, der zwischen den benachbarten Widerständen 17 und 18 ausgebildet ist, an den Ausgang des zweiten Satzes von Schaltern über parallelgeschaltete, getrennt betätigbare Schalter S_7a und S_7b gekoppelt.

Es ist ersichtlich, daß in dem Ausführungsbeispiel, das in Fig. 4 gezeigt ist, jeder Abgriff an den Ausgang des betreffenden Satzes von Schaltern über ein Paar von parallelgeschalteten, getrennt betätigbaren Schaltern, koppelbar ist. Die Referenzverbindungsstelle ist an die Ausgänge beider Sätze von Schaltern angeschlossen.

Das Ausführungsbeispiel gemäß Fig. 4 enthält außerdem einen Decoder 4, der mit dem Rest der Schaltung verbunden ist, um das digitale Eingangssignal [B₂B₁B₀] zu empfangen. Der Decoder, der ein herkömmlicher digitaler Decoder sein kann, enthält Ausgangsklemmen 0-7, wobei jede Ausgangsklemme mit einem entsprechenden Steuersignal als Funktion des numerischen Wertes des digitalen Signals [B₂B₁B₀] versorgt wird. Wenn beispielsweise das digitale Signal mit dem Binärwert [000] angeboten wird, wird die Ausgangsklemme 0 mit einem Steuersignal versorgt. Auf die gleiche Weise wird die Ausgangsklemme 1 des Decoders 4, wenn das digitale Signal mit dem Binärwert [001] angeboten wird, mit einem Steuersignal versorgt. Daraus ist ersichtlich, daß dann, wenn das digitale Signal mit dem Binärwert [100] angeboten wird, was dem numerischen Wert "4" entspricht, die Ausgangsklemme 4 des Decoders 4 mit dem Steuersignal versorgt wird. Schließlich wird, falls das digitale Signal durch den Binärwert [111] repräsentiert wird, was dem numerischen Wert "7" entspricht, die Ausgangsklemme 7 des Decoders 4 mit dem Steuersignal versorgt. Jede Ausgangsklemme des Decoders ist dazu bestimmt, einen entsprechenden Schalter, der in den beiden Sätzen, nämlich dem ersten Satz und dem zweiten Satz von Schaltern enthalten ist, zu betätigen oder zu schließen. Das heißt, daß die Ausgangsklemme 0 des Decoders 4 dazu bestimmt ist, die Schalter S_4a und S_4c zu betätigen. Die Ausgangsklemme 1 des Decoders ist dazu bestimmt, die Schalter S_4b und S_3a zu betätigen. In ähnlicher Weise werden die Schalter S_5a und S_3b von der Ausgangsklemme 2 des Decoders gesteuert. Die Schalter S_5b und S_2a werden von der Ausgangsklemme 3 des Decoders gesteuert. Die Schalter S_6a und S_2b werden über die Ausgangsklemme 4 des Decoders gesteuert. Die Schalter S_6b und S_1a werden über die Ausgangsklemme 5 des Decoders gesteuert. Die Schalter S_7a und S_1b werden über die Ausgangsklemme 6 des Decoders gesteuert. Die Schalter S_7b und S_0a werden über die Ausgangsklemme 7 des Decoders gesteuert. Es ist deshalb ersichtlich, daß der Decoder 4 in Abhängigkeit von dem digitalen Signal, beispielsweise [B₂B₁B₀] arbeitet, um einen vorbestimmten Schalter in dem ersten und dem zweiten Satz von Schaltern zu schließen und dabei die aus der Spannungsteilung entstandenen Potentiale, die an den Abgriffen oder den Verbindungsstellen, die an jeder Seite der zuvor erwähnten Referenzverbindungsstelle angeordnet sind, erzeugt werden, an die Subtrahierschaltung 3 zu schalten.

In Fig. 4 ist zu erkennen, daß dann, wenn der numerische Wert des decodierten digitalen Signals eine geradzahlige Zahl wie "0", "2", "4" und "6" darstellt, die Schalter, die in dem ersten Satz und in dem zweiten Satz der Schalteinrichtung geschlossen sind, mit den entsprechenden Abgriffen verbunden sind, die in gleichen Abständen von der Referenzverbindungsstelle angeordnet sind. Das heißt, daß die betreffenden Abgriffe durch eine gleiche Anzahl von Widerständen von der Referenzverbindungsstelle getrennt sind. Indessen ist, wenn der numerische Wert des decodierten digitalen Signals einer ungeradzahligen Zahl entspricht, der Abgriff, der durch den betätigbaren Schalter beispielsweise in dem ersten Satz von Schaltern (das ist der Abgriff, der durch die Betätigung des Schalters S_3a, S_2a, S_1a oder S_0a ausgewählt ist), von der Referenzverbindungsstelle durch eine Anzahl von Widerständen getrennt, die um einen Widerstand größer als die Anzahl von Widerständen ist, die den Abgriff, der durch die betätigten Schalter in dem zweiten Satz der Schalteinrichtung (das ist der Abgriff, der durch die Betätigung des Schalters S_4b, S_5b, S_6b und S_7b ausgewählt ist) von der Referenzverbindungsstelle getrennt ist. Dies kann insbesondere aus Fig. 4 nachgewiesen werden. Allgemein kann, obgleich dies nicht in dem gezeigten Ausführungsbeispiel dargestellt ist, dann, wenn der numerische Wert des decodierten digitalen Signals einer ungeraden Zahl entspricht, der Abgriff, der durch die Betätigung eines Schalters in dem ersten Satz von Schaltern ausgewählt ist, durch nicht mehr als eine vorbestimmte Anzahl von Widerständen von der Referenzverbindungsstelle getrennt werden, als die Trennung des Abgriffes davon ausmacht, der durch die Betätigung des Schalters ausgewählt ist, der in dem zweiten Satz der Schalteinrichtung enthalten ist. In dem bevorzugten Ausführungsbeispiel ist die vorbestimmte Anzahl gleich 1.

Um die verbesserten Ergebnisse, die durch die vorliegende Erfindung erreicht werden, mit den Ergebnissen zu vergleichen, die durch die in Fig. 1 gezeigte Schaltungsanordnung erreicht werden, sei angenommen, daß das decodierte digitale Signal die Binärzahl [100] repräsentiert. Als Ergebnis dieses decodierten digitalen Signals wird ein Steuersignal an der Ausgangsklemme 4 des Decoders 4 erzeugt, welches den Schalter S_2b in dem ersten Satz von Schaltern und gleichzeitig den Schalter S_6a in dem zweiten Satz von Schaltern betätigt oder schließt. Obgleich diese Schalter gleichzeitig betätigt werden, ist ersichtlich, daß sie, falls dies gewünscht ist, in einer zeitlichen Reihenfolgen betätigt werden können. Als Ergebnis der Betätigung des Schalters S_6a wird an einen Eingang der Subtrahierschaltung 3 ein aus der Spannungsteilung entstandenes Potential von 6/8 V angelegt. Als Ergebnis der Betätigung des Schalters S_2b wird an den anderen Eingang der Subtrahierschaltung substrahiert das Potential, das an sie über den ersten Satz von Schaltern gelegt wird, von dem Potential, das an sie über den zweiten Satz von Schaltern an sie gelegt wird, woraus sich eine Ausgangsspannung

V_out = 6/8 V-2/8 V = 1/2 V

ergibt. Für die restlichen digitalen Signale, die von dem Decoder 4 decodiert werden können, liefern der erste Satz von Schaltern und der zweite Satz von Schaltern die folgenden Potentiale an die Substrahierschaltung 3, wobei sich die folgenden Ausgangsspannungen V_out ergeben:

[000] V_out = 4/8 V-4/8 V = 0 V
[001] V_out = 4/8 V-3/8 V = 1/8 V
[010] V_out = 5/8 V-3/8 V = 1/4 V
[011] V_out = 5/8 V-2/8 V = 3/8 V
[100] V_out = 6/8 V-2/8 V = 1/2 V
[101] V_out = 6/8 V-1/8 V = 5/8 V
[110] V_out = 7/8 V-1/8 V = 3/4 V
[111] V_out = 7/8 V-0/8 V = 7/8 V

Aus Fig. 3 war zu entnehmen, daß der tatsächliche Widerstandswert jedes der Widerstände 11 und 12 als R+2Δr, der Widerstandswert jedes der Widerstände 13 und 14 als R+Δr, der Widerstandswert jedes der Widerstände 15 und 16 als R-Δr und der Widerstandswert jedes der Widerstände 17 und 18 als R-2Δr ausgedrückt werden kann, wobei Δr der Widerstandsfehler oder die Widerstandsabweichung in der Herstellung des integrierten Schaltkreises für den D/A-Wandler ist. In Abhängigkeit von dem digitalen Signal [100] wird der Schalter S_6a, der in dem zweiten Satz von Schaltern enthalten ist, betätigt und schaltet das aus der Spannungsteilung wird, der zwischen den beiden Widerständen 16 und 17 ausgebildet ist, an. Diese Teilspannung kann wie folgt ausgedrückt werden:

Ebenfalls wird in Abhängigkeit von dem decodierten digitalen Signal [100] der Schalter S_2b betätigt, um an den anderen Eingang der Substrahierschaltung 3 das aus der Spannungsteilung entstandene Potential, welches an dem Abgriff erzeugt wird, der zwischen den Widerständen 12 und 13 ausgebildet ist, anzuschalten. Diese Teilspannung kann wie folgt ausgedrückt werden:

Die Subtrahierschaltung 3 erzeugt auf diese Weise die Ausgangsspannung, die wie folgt ausgedrückt werden kann:

Es ist ersichtlich, daß die Widerstandsfehler, die in den Potentialen enthalten sind, welche der Substrahierschaltung 3 durch den ersten Satz von Schaltern zugeführt werden, gleich und entgegengerichtet sind, womit der Widerstandsfehler, der an dem anderen Eingang der Substrahierschaltung über den zweiten Satz von Schaltern wirksam wird, aufgehoben wird. Daraus ergibt sich, wenn angenommen wird, daß die Widerstandsfehler, die in der Reihenschaltung der Widerstände enthalten sind, sich fortschreitend von dem einen Ende zu dem anderen Ende vergrößern oder verringern, die Verwendung des ersten und des zweiten Satzes von Schaltern des Schaltbaumnetzwerkes zusammen mit der Substrahierschaltung 3 dahingehend wirkt, daß sich derartige Widerstandsfehler vermöge dieser Tatsache ohne Rücksicht auf deren Höhe aufheben.

Die vorangegangene Erklärung hat in Rechnung gestellt, daß die Widerstandsfehler in der Richtung von links nach rechts, wie in Fig. 3 gezeigt, fallend auftreten. Eine ähnliche Aufhebung wird für Widerstandsfehler Δr′ erreicht, die zwischen den oberen Reihen von Widerständen, wie sie in Fig. 3 gezeigt sind, auftreten. Das heißt, daß, falls angenommen wird, das der Widerstandswert jedes der Widerstände 12, 13, 15 und 18, wie in Fig. 3 gezeigt, als (R+Δr′) ausgedrückt wird, welche Annahme insofern mit der vorliegenden Erfindung übereinstimmt, soweit dies beschrieben ist, die Widerstandsfehler Δr durch die Erfindung aufgehoben werden und daß, falls angenommen wird, daß der Widerstandswert für jeden der Widerstände 11, 14, 16 und 17 durch (R-Δr′) ausgedrückt wird, dann für das decodierte digitalle Signal [100] die Ausgangsspannung, die durch die Subtrahierschaltung 3 erzeugt wird, wie folgt ausgedrückt werden kann:

Auf diese Weise werden durch die Anordnung, die in Fig. 3 und Fig. 4 gezeigt ist, Widerstandsfehler Δr′ auf gleiche Weise aufgehoben.

Im Interesse der Kürze der Beschreibung sind hier weitere Beispiele für die Wirkungsweise des D/A-Wandlers, der in Fig. 4 gezeigt ist, nicht vorgesehen. Es ist jedoch ersichtlich, daß, da die Ausgangsspannung V_out durch Subtrahieren des Potentials, das an dem Abgriff gewonnen wird, der auf einer Seite der Referenzverbindungsstelle angeordnet ist, von dem Potential, das an dem Abgriff gewonnen wird, der gleichartige, aber auf der gegenüberliegenden Seite, nämlich auf der anderen Seite, der Referenzverbindungsstelle angeordnet ist, gewonnen wird, Fehler, die aufgrund der Widerstandsfehler Δr und Δr′ zustande kommen, im wesentlichen unterdrückt werden. Demzufolge besteht keine Notwendigkeit, die Widerstände innerhalb sehr strenger Toleranzen herzustellen, wie Toleranzen der Größenordnung ± 8,3% für einen 3-Bit-Wandler oder wie Toleranzen der Größenordnung von ±0,4% für einen 8-Bit-Wandler.

In dem zuvor beschriebenen Beispiel ist der numerische Wert des digitalen Signals [100], das durch die gezeigte Einrichtung gewandelt wird, eine gerade Zahl. Es ist ersichtlich, daß, wenn der numerische Wert des digitalen Signals eine ungerade Zahl ist, der dann betreffende Abgriff, der mit dem Ausgang des ersten Satzes von Schaltern gekoppelt ist, nicht von der Referenzverbindungsstelle durch die gleiche Anzahl von Widerständen wie der Abgriff, der mit dem Ausgang des zweiten Satzes von Schaltern gekoppelt ist, entfernt ist. Nichtsdestoweniger sind die gekoppelten Abgriffe auf unterschiedliche Weise von der Referenzverbindungsstelle durch einen Widerstand getrennt. Es ist einzusehen, daß dann, wenn beispielsweise das digitale Signal [011], das einen ungeradzahligen numerischen Wert hat, zu wandeln ist, der Decoder 4 auf dieses Signal derart reagiert, daß er den Schalter S_2a bzw. den Schalter S_5b betätigt. Die Betätigung des Schalters S_2a koppelt den Abgriff zwischen den Widerständen 12 und 13 an den Ausgang des erstenSatzes von Schaltern, und die Betätigung des Schalters S_5b koppelt den Abgriff zwischen den Widerständen 15 und 16 an den Ausgang des zweiten Satzes von Schaltern. Es ist daher ersichtlich, daß der Abgriff, der durch die Betätigung des Schalters S_2a durchgeschaltet wird, von der Referenzverbindungsstelle durch zwei Widerstände, nämlich durch die Widerstände 13 und 14, getrennt ist, während der Abgriff, der durch die Betätigung des Schalters S_5b durchgeschaltet wird, von der Referenzverbindungsstelle durch einen Widerstand, nämlich durch den Widerstand 15, getrennt ist. Obgleich die betreffenden gekoppelten Abgriffe nicht gleichartig von der Referenzverbindungsstelle entfernt sind, wodurch die Auswirkungen aufgrund von Widerstandsfehlern nicht vollständig aufgehoben werden, hat dieses nur einen minimalen Einfluß auf die Genauigkeit des gewandelten analogen Ausgangssignals. Aus Fig. 3 und Fig. 4 ist ersichtlich, daß das Potential auf das der eine Eingang der Subtrahierschaltung 3 durch die Betätigung des Schalters S_5b gelegt wird, wie folgt ausgedrückt werden kann:

Das Potential, auf das der andere Eingang der Subtrahierschaltung 3 durch die Betätigung des Schalters S_2a gelegt wird, kann wie folgt ausgedrückt werden:

Die erzeugte Ausgangssignalspannung an der D/A-Wandler-Ausgangssignalklemme 2 kann wie folgt ausgedrückt werden:

Es ist ersichtlich, daß der Widerstandsfehler über alles eine relativ kleine Wirkung auf die Spannung des gewandelten analogen Ausgangssignals hat, und daß folgerichtig die Widerstände, die die Reihenschaltung der Widerstände 11 . . . 18 darstellen, nicht notwendigerweise als hochgenaue und mit engen Toleranzen ausgestattete Widerstände ausgebildet sein müssen, wie dies in dem Beispiel gemäß Fig. 1 der Fall ist.

In dem zuvor beschriebenen Ausführungsbeispiel, das in Fig. 4 gezeigt ist, wurde angenommen, daß jeder der Widerstände den Widerstandswert R und außerdem eine gewisse zulässige Widerstandsabweichung hat. In einem alternativen Ausführungsbeispiel stellt jeder der Widerstände einen Widerstandswert R/2 dar, wodurch der Abgriff, der zwischen zwei benachbarten Widerständen ausgebildet ist, die diese Widerstandswerte haben, nur durch einen einzigen Schalter gekoppelt werden kann. Das bedeutet, daß anstelle der parallelgeschalteten Schalter, die mit jedem Abgriff des in Fig. 4 gezeigten Ausführungsbeispiels gekoppelt sind, jeder Abgriff, der an den Ausgang des betreffenden Satzes von Schaltern zu koppeln ist, nur durch einen Schalter gekoppelt werden muß. Auf diese Weise werden in Abhängigkeit von jedem decodierten digitalen Signal ein Schalter, der in dem ersten Satz enthalten ist, sowie ein Schalter, der in dem zweiten Satz von Schaltern enthalten ist, betätigt, und jeder dieser Schalter schaltet einen Abgriff durch, wobei diese betreffenden Abgriffe die gleiche Entfernung von der Referenzverbindungsstelle in bezug auf die Ausgänge der Schalter in dem ersten bzw. zweiten Satz von Schaltern haben. Wenn beispielsweise das digitale Signal [001], das den numerischen Wert "1" hat, gewandelt wird, wird ein Schalter, der in dem ersten Satz von Schaltern enthalten ist, betätigt, um den Abgriff, der von der Referenzverbindungsstelle durch einen einzigen Widerstand (der den Widerstandswert R/2 hat) getrennt ist, durchzuschalten, und ein Schalter, der in dem zweiten Satz von Schaltern enthalten ist, wird betätigt, um den Abgriff, der ebenfalls von der Referenzverbindungsstelle durch einen einzigen Widerstand (der den Widerstandswert R/2 hat) getrennt ist, an den Ausgang des zweiten Satzes von Schaltern zu schalten. Wenn das digitale Signal [010], das den numerischen Wert "2" hat, gewandelt wird, werden die betreffenden Abgriffe, die von der Referenzverbindungsstelle durch zwei Widerstände getrennt sind, mit den Ausgängen der Sätze von Schaltern gekoppelt. Auf ähnliche Weise werden, wenn das digitale Signal [011], das den numerischen Wert "3" hat, gewandelt wird, die Abgriffe an die Subtrahierschaltung 3 gekoppelt, die von der Referenzverbindungsstelle durch jeweils drei Widerstände getrennt sind. Demzufolge werden gleich weit entfernte Abgriffe an die Subtrahierschaltung gekoppelt, wobei die Widerstandsfehler, die in der Reihenschaltung der Widerstände 11 . . . 18 vorhanden sein können, aufgehoben werden.

In Fig. 5 ist ein anderes Ausführungsbeispiel für die Erfindung gezeigt, in dem die Subtrahierschaltung 3 mehr ins einzelne gehend dargestellt ist. Es ist ersichtlich, daß die Reihenschaltung der Widerstände 11 . . . 18, der Decoder 4 und die jeweiligen Sätze von Schaltern der Schaltereinrichtung, die das Schaltbaumnetzwerk bilden, im wesentlichen die gleichen wie in dem Ausführungsbeispiel gemäß Fig. 4 sind. Es ist zu sehen, daß die Subtrahierschaltung aus einem Kondensator 23 besteht, dessen sich gegenüberstehende Anschlüsse über Schalter 21 und 22 an die Ausgänge des ersten Satzes bzw. des zweiten Satzes von Schaltern gekoppelt sind. Die sich gegenüberstehenden Ausgänge des Kondensators 23 sind ebenfalls an Erde über einen Schalter 24 bzw. einen Pufferverstärker 26 über einen anderen Schalter 25 gekoppelt. Es ist eine Schaltersteuereinrichtung 27 vorgesehen, die mit der restlichen Schaltung verbunden ist, um die Betätigung der Schalter 21, 22, 24 und 25 zu steuern. Insbesondere fungiert die Schaltersteuereinrichtung 27, wie dies durch unterbrochene Linien angedeutet ist, um die Schalter 21 und 22 im wesentlichen gleichzeitig zu steuern, und ebenfalls, um die Schalter 24 und 25 gleichfalls im wesentlichen gleichzeitig zu steuern. Im einzelnen wird die Schaltersteuereinrichtung 27 mit Zeitsteuerimpulsen (nicht gezeigt) versorgt, die in Synchronismus mit den Zeitsteuerimpulsen auftreten, welche verwendet werden, um das digitale Signal [B₂B₁B₀] an den Decoder 4 zu legen. Die Schaltersteuereinrichtung reagiert auf diese Zeitsteuerimpulse derart, daß sie die Schalter 21 und 22 in einer Zeitsteuerperiode betätigt oder schließt, die unmittelbar auf das Anlegen des digitalen Signals an den Decoder 4 folgt. Anschließend öffnet die Schaltersteuereinrichtung 27 während der nächstfolgenden Zeitsteuerperiode die Schalter 21 und 22 und schließt die Schalter 24 und 25.

Im Betrieb schließt die Schaltersteuereinrichtung 27, nachdem der Decoder 4 mit einem digitalen Signal versorgt worden ist, die Schalter 21 und 22, so daß auf diese Weise der Kondensator 23 auf eine Spannung aufgeladen wird, die gleich der Differenz zwischen den Potentialen ist, die an dessen sich gegenüberstehende Anschlüsse durch den ersten Satz von Schaltern bzw. den zweiten Satz von Schaltern angekoppelt wird. Auf diese Weise repräsentiert die Spannung über dem Kondensator 23 die gewandelte analoge Ausgangssignalspannung. Wenn beispielsweise das digitale Signal [100] an den Decoder gelegt wird, liefert der Schalter das Potential 6/8 V an den einen Anschluß des Kondensators 23, und der Schalter 21 liefert das Potential 2/8 V an den anderen Anschluß des Kondensators, wobei sich eine Spannung über dem Kondensator 23 gleich V/2 ergibt. Nachdem der Kondensator auf eine Spannung dieses Pegels aufgeladen worden ist, werden die Schalter 24 und 25 gleichzeitig geschlossen. Demzufolge wird plötzlich der eine Anschluß des Kondensators auf Erdpotential gelegt, und da sich die Spannung über dem Kondensator nicht augenblicklich ändern kann, wird das Potential an dem anderen Anschluß des Kondensators um denselben Betrag verringert, wie die Spannung reduziert wird, die an dem zuerst genannten Anschluß des Kondensators auftrat. Folglich wird der Pufferverstärker 26 nun mit einem Potential versorgt, das gleich V/2 ist, und dieses Potential ist auf das Erdpotential bezogen. Der Pufferverstärker liefert ein Ausgangssignal dieses Spannungspegels an die D/A-Wandler- Ausgangssignalklemme 2.

In Fig. 6 ist ein Analog/Digital-Wandler gezeigt, der einen D/A-Wandler gemäß der vorliegenden Erfindung als einen integralen Bestandteil enthält. Der Analog/Digital (A/D)-Wandler wird mit aufeinanderfolgenden Spannungsentnahmeproben eines Eingangssignals versorgt, und während jedes Abtastintervalls werden aufeinanderfolgende progressiv ansteigende digitale Signale erzeugt, in korrespondierende analoge Werte gewandelt und mit den Eingangssignal-Entnahmeproben verglichen. Wenn das gewandelte analoge Signal in seinem Pegel im wesentlichen gleich der betreffenden Eingangssignal-Entnahmeprobe ist, wird das digitale Signal, das zu dem Pegel des analogen Signals geführt hat, "festgehalten" und dazu benutzt, die analoge Eingangssignal-Entnahmeprobe zu repräsentieren.

In Fig. 6 sind die Reihenschaltung der Widerstände 11 . . . 18, die ersten und zweiten Sätze von Schaltern, der Decoder 4 und die Schaltersteuerschaltung im wesentlichen dieselben, wie sie zuvor im Zusammenhang mit Fig. 5 beschrieben worden sind. Hier sind die jeweiligen Ausgänge der Sätze von Schaltern über Schalter 33 und 34 mit einem Kondensator 35 gekoppelt. Die Schalter 33 und 34 werden abwechselnd durch die Schaltsteuereinrichtung 27 betätigt oder geschlossen. Der Kondensator 35 ist in der Subtrahierschaltung enthalten.

Es ist eine Eingangssignalklemme 36 vorgesehen, die dazu bestimmt ist, aufeinanderfolgende Spannungsabtastproben eines analogen Eingangssignals aufzunehmen. Derartige aufeinanderfolgende Spannungsabtastproben werden als V_in angegeben. Diese Spannungsabtastproben werden mit den Spannungspegeln der gewandelten analogen Signale in einem Komparator verglichen, der aus einem Kondensator 39 und einem Verstärker 40 besteht. Ein Schalter 37, der von der Schaltersteuereinrichtung 27 beeinflußt wird und im wesentlichen gleichzeitig mit der Betätigungdes Schalters 34 betätigbar ist, koppelt die Spannungsabtastproben, die der Eingangssignalklemme 36 zugeführt werden, mit einem der Anschlüsse des Kondensators 39. Derselbe Anschluß des Kondensators 39 wird durch einen Schalter 38 auf Erde gelegt, der im wesentlichen gleichzeitig mit der Betätigung des Schalters 33 durch die Steuerung mittels der Schaltersteuereinrichtung betätigt wird. Der andere Anschluß des Kondensators 39 ist mit dem Eingang des Verstärkers 40 verbunden. Der Kondensator 35 ist ebenfalls mit diesem Verstärkereingang gekoppelt. Ein Schalter 41, der ebenfalls gleichzeitig mit den Schaltern 34 und 37 durch Steuerung mittels der Schaltersteuereinrichtung 27 betätigt wird, überbrückt den Verstärker 40.

Der Decoder 4 wird während jedes Abtastintervalls mit einem sich fortschreitend ändernden digitalen Signal [B₂B₁B₀] versorgt. Das digitale Signal wird durch einen Zähler 32 erzeugt, der durch einen Taktgenerator 31 getrieben wird. Wenn der Taktgenerator aufeinanderfolgend Taktimpulse an den Zähler 32 liefert, erhöht sich dessen Zählstellung von [000] auf [111] in aufeinanderfolgenden Schritten. Dieses sich nacheinander erhöhende digitale Signal wird durch den Decoder 4 decodiert, und zudätzlich wird jedes Bit des digitalen Signals, das von dem Zähler 32 erzeugt wird, einer betreffenden Halteschalung 42, 43 und 44 zugeführt. Die Halteschaltungen sind mit dem Ausgang des Verstärkers 40 gekoppelt und dazu bestimmt, die an sie gelieferten digitalen Signale in Abhängigkeit von einem Ausgangssignal des Komparators zu halten oder zu speichern.

Für den Betrieb sei angenommen, daß eine Spannungsabtastprobe V_in an die Eingangssignalklemme 36 gelegt wird. Während des Abtastintervalls, in dem diese Spannungsabtastprobe angeliefert wird, erzeugt der Taktgenerator 31 aufeinanderfolgende Taktimpulse, um den Zähler 32 zu erhöhen. In Abhängigkeit von jedem erhöhten Zählstand des Zählers decodiert der Decoder 4 diesen Zählstand, um einen entsprechenden Schalter sowohl in dem ersten Satz von Schaltern als auch in dem zweiten Satz von Schaltern, wie dies weiter oben beschrieben ist, zu betätigen. Auf diese Weise wird jedes digitale Signal, das von dem Zähler 32 erzeugt wird, in ein analoges Signal mit korrespondierendem Spannungspegel gewandelt.

Die Schaltersteuereinrichtung 27 schließt abwechselnd die Schalter 34, 37 und 41 und dann die Schalter 33 und 38 anschließend an die Decodierung jedes der erzeugten digitalen Signale. Wenn der Schalter 34 geschlossen ist, wird die Spannung V₁, die an dem Ausgang des ersten Satzes von Schaltern erzeugt wird, dem Kondensator 35 zugeführt. Zur selben Zeit wird die Spannungsabtastprobe V_in des analogen Signals über den Schalter 37 an den Kondensator 39 geliefert. Dementsprechend kann die Spannung über den Kondensatoren 39 und 35 als V_in-V₁ ausgedrückt werden. Danach öffnet die Schaltersteuereinrichtung 27 die Schalter 34 und 27 und schließt die Schalter 33 und 38. Folglich wird die Spannung über dem Kondensator 35 um die Spannung V₂ verringert, die an dem Ausgang des zweiten Satzes von Schaltern erzeugt worden ist, und die Spannung an dem Kondensator 39 wird um den Betrag der Spannung V_in verringert. Daraus ergibt sich, daß die Spannung über den Kondensatoren 39 und 35 nun als V_in-(V₁-V₂) ausgedrückt werden kann. Diese Spannung wird dem Verstärker 40 zugeführt, der abtastet, ob die Differenz zwischen der analogen Eingangssignalspannung V_in und dem Spannungspegel des analogen Signals (V₁-V₂), der durch den D/A-Wandler erzeugt wird, im wesentlichen gleich null ist. Zu dieser Zeit liefert der Komparator ein Komparator- Ausgangssignal an jede der Halteschaltungen 42, 43 und 44, um das digitale Signal, das zu diesem Zeitpunkt durch den Schalter 32 erzeugt wurde, zu halten oder zu speichern.

Es ist ersichtlich, daß der Komparator oder der Verstärker 40 kein Komparator-Ausgangssignal erzeugt, bis das digitale Signal [B₂B₁B₀] ausreichend erhöht worden ist, so daß sein korrespondierender analoger Pegel, wie er durch den gezeigten D/A-Wandler erzeugt wird, im wesentlichen gleich der Spannungsabtastprobe V_in des analogen Eingangssignals ist. Zu dieser Zeit werden die Ausgänge 45, 46 und 47 für das digitale Signal mit dem digitalen Signal [B₂B₁B₀] aus den Halteschaltungen 42, 43 bzw. 44 beliefert, die eine digitale Entsprechung der Spannungsabtastprobe des analogen Eingangssignals V_in sind.

In einem alternativen Ausführungsbeispiel kann eine Substrahierschaltung, wie sie in Fig. 5 gezeigt ist, benutzt werden, und der Pufferspeicher 26 kann durch einen Differentialverstärker ersetzt werden, der dazu bestimmt ist, die Spannungsabtastproben des analogen Eingangssignals V_in mit dem analogen Ausgangssignal V_out, das von dem D/A-Wandler erzeugt wird, zu vergleichen. Wenn die Spannungsabtastprobe des analogen Signals mit dem gewandelten analogen Ausgangssignal genügend genau übereinstimmt, liefert der Differentialverstärker ein geeignetes Haltesignal an die Halteschaltungen 42, 43 und 44.

Während die vorliegende Erfindung im einzelnen mit Bezug auf bestimmte bevorzugte Ausführungsbeispiele gezeigt und beschrieben worden ist, ist für den Fachmann ersichtlich, daß zahlreiche Änderungen und Modifikationen in der Ausgestaltung und in den Einzelheiten ausgeführt werden können, ohne daß dazu der allgemeine Erfindungsgedanke und der Schutzumfang der vorliegenden Erfindung verlassen werden müßte. Einige dieser Modifikationen und einige alternative Ausführungsbeispiele sind hierin beschrieben worden. Es ist zu ersehen, daß durch die vorliegende Erfindung ein relativ kostengünstiger Digital/Analog-Wandler geschaffen wurde, der als integrierter Schaltkreis auszuführen ist, und daß die betreffenden Widerstände auf einem gemeinsamen Halbleiterplättchen ausgebildet sein können, ohne daß dabei wesentliche Schwierigkeiten bezüglich des Einhaltens der Widerstandswerte in engen Toleranzen auftreten würden.

Die Ansprüche sind dazu bestimmt, alle erfindungswesentlichen Merkmale und sowohl Änderungen als auch Modifikationen der Erfindung innerhalb des beanspruchten Schutzumfanges abzudecken.

Claims

1. Digital/Analog-Wandler
mit einem aus der Reihenschaltung einer Vielzahl von Widerständen (11 bis 18) bestehenden Spannungsteiler, der mit einer Spannungsquelle (1) verbindbar ist,
mit eine Vielzahl von Verbindungsstellen zwischen jeweils zwei einander benachbarten Widerständen des genannten Spannungsteilers
sowie mit einer Vielzahl von Schaltern (S_0a, S_1a, S_1b, S_2a, S_2b, S_3a, S_3b, S_4c, S_4a, S_4b, S_5a, S_5b, S_6a, S_6b, S_7a, S_7b), die nach Maßgabe eines digitalen Mehrbitsignals (BO, B₁, B₂) mit Hilfe einer Schaltersteuereinrichtung selektiv betätigbar sind, um an den Verbindungsstellen des Spannungsteilers auftretende Teilspannungen mit dem Ausgang (2) des Digital/Analog- Wandlers zu verbinden,
dadurch gekennzeichnet,
daß diejenige der genannten Verbindungsstellen, die sich im wesentlichen im Mittelpunkt der den Spannungsteiler bildenden Reihenschaltung von Widerständen (11 bis 18) befindet, eine Referenzverbindungsstelle (P) bildet,
daß die Schalter in einen ersten Satz (S_0a, S_1a, S_1b, S_2a, S_2b, S_3a, S_3b, S_4c) und einen zweiten Satz (S_4a, S_4b, S_5a, S_5b, S_7a, S_7b) unterteilt sind, die den auf der einen bzw. auf der anderen Seite der Referenzverbindungsstelle (P) liegenden Widerständen des Spannungsteilers zugeordnet sind,
daß jedem dieser beiden Sätze von Schaltern jeweils eine Vielfachleitung zugeordnet ist, mit der jeweils ein Anschluß jedes Schalters des betreffenden Satzes verbunden ist,
daß die beiden Vielfachleitungen mit jeweils einem Eingang einer Subtrahierschaltung (3) verbunden ist,
und daß die Schaltersteuereinrichtung (4) nach Maßgabe des anliegenden digitallen Mehrbitsignals (B₀, B₁, B₂) vorbestimmte Schalter sowohl in dem ersten als auch in dem zweiten Satz betätigt, wodurch die Teilspannungen, die an der Referenzverbindungsstelle (P) bzw. an beidseitig dieser Referenzverbindungsstelle liegenden Verbindungsstellen des Spannungsteilers auftreten, den beiden Eingängen der Subtrahierschaltung (3) zugeführt und in dieser zu dem analogen Ausgangssignal des Digital/Analog-Wandlers kombiniert werden.

2. Digital/Analog (D/A)-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß eine betreffende Verbindungsstelle, die auf der einen Seite der Referenzverbindungsstelle angeordnet ist, durch eine Anzahl von Widerständen von der Referenzverbindungsstelle getrennt ist, die sich durch nicht mehr als um eine vorbestimmte Anzahl von Widerständen, welche die mit der betreffenden Verbindungsstelle korrespondierende Verbindungsstelle auf der anderen Seite der Referenzverbindungsstelle von der Referenzverbindungsstelle trennen, unterscheidet.

3. Digital/Analog (D/A)-Wandler nach Anspruch 2, dadurch gekennzeichnet, daß jeder der Widerstände (11 . . . 18) einen Widerstandswert hat, der von einem geforderten Widerstandswert R abweicht, und daß die vorbestimmte Anzahl durch einen einzigen Widerstand repräsentiert ist..

4. Digital/Analog (D/A)-Wandler nach Anspruch 3, dadurch gekennzeichnet, daß die eine oder die andere korrespondierende Verbindungsstelle von der Referenzverbindungsstelle durch eine geradzahlige Anzahl von Widerständen getrennt ist, wenn das digitale Signal einen geradzahligen Wert hat, und daß sich die Anzahlen der Widerstände, durch die die eine oder die andere korrespondierende Verbindungsstelle von der Referenzverbindungsstelle getrennt ist, um einen einzigen Widerstand unterscheidet, wenn das digitale Signal einen ungeradzahligen Wert hat.

5. Digital/Analog (D/A)-Wandler nach Anspruch 4, dadurch gekennzeichnet, daß die Abweichung des tatsächlichen Widerstandswertes jedes der Widerstände (11 . . . 18) von dem geforderten Widerstandswert in dem Maße zunimmt, wie der betreffende Widerstand von der Referenzverbindungsstelle entfernt angeordnet ist.

6. Digital/Analog (D/A)-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß die Vielzahl von in Reihe geschalteten Widerständen (11 . . . 18) auf einem gemeinsamen Halbleiterplättchen als integrierte Schaltung ausgeführt sind.

7. Digital/Analog (D/A)-Wandler nach Anspruch 6, dadurch gekennzeichnet, daß die in Reihe geschalteten Widerstände (11 . . . 18) derart in einer Serpentinen-Konfiguration angeordnet sind, daß ein Strom (i) in derselben Richtung durch diejenigen Widerstände fließt, die auf jeder Seite den gleichen Abstand von der Referenzverbindungsstelle aufweisen.

8. Digital/Analog (D/A)-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß die Subtrahierschaltung (3) einen Kondensator (23) enthält, der zum Zwecke einer Speicherung eines über der Subtrahierschaltung (3) liegenden analogen Ausgangssignals an den einen Eingang und den anderen Eingang der Subtrahierschaltung (3) angeschlossen ist.

9. Digital/Analog (D/A)-Wandler nach Anspruch 8, dadurch gekennzeichnet, daß die Subtrahierschaltung des weiteren einen Pufferverstärker (26) enthält, der an den Kondensator (23) angeschaltet ist, um das gespeicherte analoge Ausgangssignal an eine D/A-Wandler-Ausgangssignalklemme (2) abzugeben.

10. Digital/Analog (D/A)-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß die Subtrahierschaltung (3) einen Kondensator (23) enthält, der Anschlüsse hat, die zwischen den einen Eingang und den anderen Eingang der Subtrahierschaltung (3) gelegt sind, daß erste Schalter (21, 22) zum Anlegen der Potentiale, die durch betätigte Schalter gekoppelt sind, an den Kondensator (23) vorgesehen sind, daß in der Subtrahierschaltung (3) ein Pufferverstärker (26) vorgesehen ist, daß zweite Schalter (24, 25) zum Anschalten eines der Anschlüsse des Kondensators (23) an den Pufferverstärker (26) und zum Anschalten des anderen Anschlusses des Kondensators an eine Referenzspannung vorgesehen sind und daß eine Schaltersteuereinrichtung (27) zum abwechselnden Betätigen der ersten Schalter (21, 22) und der zweiten Schalter (24, 25) vorgesehen ist.

11. Digital/Analog (D/A)-Wandler nach Anspruch 1, dadurch gekennzeichnet, daß die Schaltersteuereinrichtung (27) einen Decoder (4) Decodieren jedes der digitalen Signale enthält, um entsprechende Schaltersteuersignale zum Betätigen eines vorbestimmten Schalters in dem ersten Satz der Schalter und zum Betätigen eines vorbestimmten Schalters in dem zweiten Satz der Schalter als eine Funktion des decodierten digitalen Signals erzeugen zu können.

12. Schaltungsanordnung zur Verwendung eines Digital/Analog-Wandlers nach einem der vorhergehenden Ansprüche in einem Analog/ Digital-Wandler, gekennzeichnet durch
einen Eingang (36) zum Zuführen eines analogen Eingangssignals (V_in),
Mittel (31, 32) zum aufeinanderfolgenden Anlegen von progressiv anwachsenden digitalen Mehrbitsignale (B₀, B1, B₂) an den Digital/Analog-Wandler,
eine Vergleicherschaltung (39, 40, 41) zum Vergleichen der diesen digitalen Mehrbitsignals (B₀, B₁, B₂) entsprechenden analogen Ausgangssignale des Digital/Analog-Wandlers mit dem analogen Eingangssignal (V_in)
und Auswahlmittel (42 bis 44) zum Auswählen desjenigen digitalen Mehrbitsignals (B₀, B₁, B₂), das am Ausgang des Digital/Analog-Wandlers ein analoges Ausgangssignal erzeugt, das mit dem analogen Eingangssignal (V_in) an dem genannten Eingang (36) übereinstimmt.

13. Schaltungsanordnung nach Anspruch 12, dadurch gekennzeichnet, daß die Vergleicherschaltung einen Kondensator (35) aufweist, daß ein erster Schalter (33) vorgesehen ist, der an diesen Kondensator (35) das Potential anlegt, das gebildet wird, wenn ein Schalter aus dem ersten Satz von Schaltern (S_0a, S_1a, S_1b, S_2a, S_2b, S_3a, S_3b S_4c) betätigt wird, daß ein zweiter Schalter (34) vorgesehen ist, an den genannten Kondensator (35) das Potential anlegt, das gebildet wird, wenn ein Schalter aus dem zweiten Satz von Schaltern (S_4a, S_4b, S_5a, S_5b, S_7a, S_7b) betätigt wird, und daß eine Schaltersteuereinrichtung (27) zum abwechselnden Betätigen des ersten und des zweiten Schalters (33 bzw. 34) vorgesehen ist.

14. Schaltungsanordnung nach Anspruch 13, gekennzeichnet durch eine Komparatorschaltung mit einem weiteren Kondensator (39), ferner einen dritten Schalter (38), der im wesentlichen gleichzeitig mit dem ersten Schalter (33) zum Anlegen des analogen Signals an den weiteren Kondensator (39) betätigbar ist, und einen vierten Schalter (37), der im wesentlichen gleichzeitig mit dem zweiten Schalter (34) zum Anlegen einer Referenzspannung an den weiteren Kondensator (39) betätigbar ist, wobei der erstgenannte Kondensator (35) und der weitere Kondensator (39) mit jeweils einem ihrer Anschlüsse einen gemeinsamen Verbindungspunkt bilden, der mit einem Verstärker (40) verbunden ist, der ein Vergleichersignal erzeugt, wenn die Spannung an dem Verbindungspunkt im wesentlichen einem vorbestimmten Spannungspegel entspricht.

15. Schaltungsanordnung nach Anspruch 14, dadurch gekennzeichnet, daß die Auswahlmittel Halteschaltungen (42, 43, 44) enthalten, die an die den Digital/Analog-Wandler speisende Quelle für digitale Signale angeschlossen sind und von dem von dem Verstärker (40) erzeugten Vergleichersignal derart steuerbar sind, daß die das digitale Signal speichern, das in dem betreffenden Zeitpunkt von der Quelle erzeugt wird.