-
Schaltungsanordnung für einen Analog-Digital-Umwandler
-
Die Erfindung bezieht sich auf eine Schaltungsanordnung für einen
Analog-Digital-Umwandler, in dem das analoge Eingangssignal mit Schaltschwellenspannungen
verglichen wird und zeitlich nacheinander abgetastet als digitales Ausgangssignal
am Ausgang abnehmbar ist, diese Schaltschwellenspannungen mit Hilfe eines Spannungsteilers,
der zwischen zwei Bezugsspannungsquellen (U, U1) angeordnet ist, erzeugt werden,
für jede Schaltschwelle ein das Eingangssignal mit der zugehörigen Schaltschwellenspannung
vergleichender Differenzverstärker mit vor- oder nachgeschaltetem getaktetem Speicher
und danach eine Verknüpfungsschaltung angeordnet sind, an deren Ausgang das digitale
Ausgangssignal im 1-ausn-Code abnehmbar ist.
-
In einer derartigen Schaltungsanordnung, die bereits aus IEEE 1976,
S. 150, 151 bekannt war, wird ein aus einer Anzahl von Widerständen gebildeter fester
Spannungsteiler zur Einstellung der verschiedenen Schaltschwellenspannungen verwendet.
Die erforderliche Anzahl dieser Widerstände wird durch die gewünschte Auflösung
bestimmt.
-
Parallel zu diesen Widerständen sind nun im Eingang des Analog-Digital-Umwandlers
Differenzverstärker, z.B. in Form
von Operationsverstärkern, angeordnet,
deren eine Eingänge jeweils mit den Verbindungsstellen zwischen den einzelnen Widerständen
verbunden sind und deren andere Eingänge an der Eingangsklemme angeschlossen sind,
so daß eine analoge Eingangssignalspannung je nach ihrer Höhe, bedingt durch die
Schaltschwellen, nur eine gewisse Anzahl von Differenzverstärkern zum Ansprechen
bringt.
-
An den Ausgängen der Differenzverstärker sind D-E'iipFlops angeordnet,
also Flip-Flops, die einen bestimmten Speicherzustand annehmen können. Deren Takteingänge
liegen an einem Takt, und auf diese Weise ist es nunmehr möglich, das Eingangssignal
entsprechend an die Ausgänge der D-Flip-Flops durchzuschalten, wobei immer jeweils
so viele D-Flip-Flops gesetzt werden, wie es dem entsprechenden Wert des Analogsignals
in bezug auf die Schaltschwellen in dem entsprechenden Zeitaugenblick entspricht.
Ist das Eingangssignal z.B. eine Sägezahnspannung und sind z.B. 15 Schaltschwellen
mit 15 Differenzverstärkern angeordnet, so werden die D-Flip-Flops in Abhängigkeit
vom Takt, beginnend bei dem, das der niedrigsten Schaltschwelle zugeordnet ist und
endend bei dem, das der höchsten Schaltschwelle zugeordnet ist, nacheinander umgeschaltet
und wird somit in das digitale Ausgangssignal im sogenannten n-aus-15-Code umgewandelt.
-
Da jeweils zwei benachbarten Schaltschwellen zugeordneten n-Flip-Flops
ein NOR-Gatter nachgeschaltet ist, und zwar so, daß der eine Eingang des NOR-Gatters
mit dem invertierten Ausgang des zugeordneten D-Flip-Flops und der andere Eingang
des NOR-Gatters mit dem nicht invertierten Ausgang des der nächsthöheren Schaltschwelle
zugehörigen D-Flip-Flops verbunden sind, entsteht in Verbindung mit dem nicht invertierten
Ausgang des der nächsten Schaltschwellenspannung zugeordneten Flip-Flops und den
Ausgängen der NOR-Gatter der 1-aus-15-Code.
-
Dieser 1-aus-15-Code ist proportional der Höhe der Eingangssignalspannung
in
dem betreffenden Zeitaugenblick, in dem getastet wurde. Dieser i-aus-15-Code kann
z.B. in einem nachgeschalteten ROM in an sich bekannter Weise in einen Dual-Code
umgewandelt werden, der weniger Ausgangsleitungen erforderlich macht. Ein derartiges
ROM hat z.B. fünfzehn Eingangsleitungen und nur vier Ausgangsleitungen.
-
In einer derartigen aus IEEE 1976 ... bekannten Schaltungsanordnung
wird also durch die Differenzverstärker das Eingangssignal zerlegt, sein digitales
"Abbild" in den D-Flip-Flops gespeichert und dann am Ausgang des ROM in dual kodierter
Form erhalten. Daher ist das am ROM in dual kodierter Form vorliegende Ausgangssignal
ein "Abbild" des Wertes des analogen Eingangssignals zu der betreffenden Abtastzeit.
-
Damit das Ausgangs signal ein lineares Abbild des Eingangssignals
ist, muß der Spannungsteiler linear ausgebildet sein, d.h., jede Schaltschwelle
muß zur vorhergehenden den gleichen Abstand aufweisen.
-
Obenstehend wurde eine Schaltungsanordnung beschrieben, bei der der
Speicher hinter dem Differenzverstärker angeordnet ist, dann kann das analoge Eingangssignal
eine beliebige Form aufweisen. Es sind aber durchaus auch Schaltungen möglich, bei
denen der Speicher vor dem Differenzverstärker angeordnet sein kann und dann ist
das analoge Eingangs signal an dem Differenzverstärker z.B. in Form einer Treppenspannung
vorhanden. Welche Schaltungsanordnungen hier im einzelnen gewählt werden, ist von
den Anforderungen abhängig, die an den Analog-Digital-Umwandler gestellt werden
und haben nichts mit der Erfindung zu tun, weil diese erst in einer Schaltungsanordnung
einsetzt, die hinter diesen genannten angeordnet ist.
-
Häufig werden in der integrierten Schaltungstechnik Widerstände durch
Transistoren, z.B. Feldeffekttransistoren (FET) ersetzt. Bekanntlich ist es aber
schwierig, die FET für die
Spannungsteiler untereinander mit genügender
Genauigkeit herzustellen, weil nämlich jede Strecke Drain-Source, die in einem FET
im Spannungsteiler die Schaltschwellenspannungsdifferen darstellt, nicht unerheblichen
Fertigungstoleranzen unterworßen ist. Entweder können mit derartigen Fehlern behaftete
IC aussortiert werden, eine derzeit durchaus übliche Methode, oder der Fachmann
schlägt beim Entwurf größere Flächen für jeden FET vor, um einen größeren Abstand
zu den Fertigungstoleranzen zu bekommen. Durch diese Maßnahmen lassen sich jedoch
Fehler nie ganz vermeiden, weil die Abhilfe im analogen Bereich der Schaltung eingreift,
ganz abgesehen davon, daß dadurch keine Vorkehrungen gegen Temperatureinflüsse getroffen
sind.
-
Die Aufgabe der Erfindung bestand also darin, diesem Mangel abzuhelfen,
und zwar unter Beibehaltung der mindestens erforderlichen Fläche für jeden Spannungsteiler-FET
und Bekämpfung der unterschiedlichen Werte in den Spannungsteilern auf andere Weise.
-
Zur Lösung dieser Aufgabe werden bei einer Schaltungsanordnung der
eingangs genannten nach der Erfindung zur Berichtigung falsch liegender Schaltschwellenspannungen
eine Erkennschaltungsanordnung und im Signalweg hinter dieser eine Auswerteschaltungsanordnung
angeordnet, deren Ausgangssignale als Steuersignale dem für mindestens eine Schaltschwellenspannung
einstellbar ausgebildeten Spannungsteiler zugeführt werden.
-
An sich genügt diese Schaltmaßnahme schon für den einfachsten Fall
mit nur einem fehlerhaften Schaltschwellenspannungswert, denn es ist meßtechnisch
festzustellen, ob der digitale Ausgangswert tatsächlich ein getreues Abbild des
analogen Eingangssignals ist. Ist dieses nämlich nicht der Fall, dann kann mit Hilfe
des Steuersignals die betreffende Schaltschwellenspannung in Richtung einer der
beiden Be-
zugsspannungsquellen verschoben werden. Es kann nämlich
z.B. in einer recht einfachen Schaltungsanordnung, in der nur wenige Spannungsteiler-FET
eingesetzt sind, aus herstellungstechnischen Gründen nur ein FET immer mangelhaft
sein und vielleicht ist es schwierig, diesen einen FET nun besonders anzupassen.
Ist dies bekannt, so genügt es dann, an diesem einen FET ein Steuersignal einstellbar
anzulegen und damit; den Fehler in diesem FET auszugleichen.
-
Wirkungsvoller wird der Einsatz der Erfindung dann, wenn nach der
Erfindung der Spannungsteiler für jede Schaltschwellenspannung durch je ein Steuersignal
einstellbar ausgebildet ist. Wenn also z.B., wie eingangs erwähnt, 15 Schaltschwellenspannungen
vorhanden sind, also 16 6 FET im Spannungsteiler angeordnet sind, so kann mit dem
Anlegen je einer Steuerspannung an die Steuereingänge der FET im Spannungsteiler
jede der Schaltschwellenspannungen verschoben werden.
-
Es ist sicherlich nur im Labor möglich, eine derartige Schaltschwelle
dann auszumessen und zu verschieben. In einer fertigen integrierten Schaltungsanordnung
muß diese aber nach der Erfindung derart ausgebildet sein, daß das Steuersignal
in seiner Größe in Abhängigkeit von dem Fehler im zugeordneten Digitalsignal in
Stufen einstellbar ist, dann nämlich ist die Korrektur des Fehlers im Spannungsteiler
vollautomatisch möglich.
-
In weiterer Ausgestaltung der Erfindung kann jeder Abgriff für eine
Schaltschwellenspannung am Spannungsteiler auf je einen Eingang eines Differenzverstärkers
führen, dessen anderen Eingang das analoge Eingangs signal von der Eingangsklemme
her zugeführt wird, jedem Differenzverstärker ein Speicher in Form eines D-Flip-Flops
nachgeschaltet ist, der Dateneingang jedes D-Flip-Flops mit dem Ausgang des zugehörigen
Differenzverstärkers und der Takteingang des D-
Flip-Flops mit
einem Taktgeber verbunden sind, die Verknüpfungsschaltung aus NOR-Gattern besteht,
wobei der eine Eingang jedes NOR-Gatters mit dem invertierten Ausgang der zugehörigen
D-Flip-Flops und der andere Eingang jedes NOR-Gatters mit dem nicht invertierten
Ausgang des D-Flip-Flops, das der nächsthöheren Schaltschwellenspannung zugeordnet
ist, verbunden sind.
-
Weiterhin kann der Spannungsteiler für jede Schaltschwellenspannung
einen Feldeffekttransitor (FET) vom selbstleitenden Typ aufweisen, dessen Gateanschluß
der Steueranschluß ist, dessen Sourceanschluß mit der einen Bezugsspannungsquelle
oder mit dem Drainanschluß des FET, der der nächstniedrigeren Schaltschwellenspannung
zugeordnet ist und der Verbindungspunkt zwischen jeweils zwei derartigen FET einen
Spannungsteilerabgriff darstellend mit dem einen Eingang des Differenzverstärkers
verbunden ist, wobei der der höchsten Schaltschwellenspannung zugeordnete FET mit
seinem Drainanschluß an der anderen Bezugsspannungsquelle angeschlossen ist.
-
In Ausgestaltung der Erfindung kann die Erkennschaltungsanordnung
aus FET vom selbstsperrenden Typ bestehen, deren Gateanschlüsse mit den Ausgängen
der zugehörigen NOR-Gatter bzw. mit dem nicht invertierten Ausgang des der höchsten
Schaltschwellenspannung zugeordneten D-Flip-Flops, deren Drainanschlüsse an den
zugehörigen Spannungsteilerabgriffen und deren Sourceanschlüsse über eine gemeinsame
Verbindungsleitung mit dem einen Eingang eines ersten Operationsverstärkers verbunden
sind, dessen anderer Eingang über eine erste Verzögerungsschaltung mit der Eingangsklemme
und dessen Ausgang mit dem einen Eingang eines zweiten Operationsverstärkers verbunden
ist, dessen anderer Eingang an der oberen Bezugsspannungsquelle liegt und dessen
Ausgang an den Dateneingang eines D-Flip-Flops führt, dessen Takteingang über eine
zweite Verzögerungsschaltung am gemeinsamen Takteingang angeschlossen ist und der
nicht inver-
tierte Ausgang des D-Flip-Flops mit einer Ausgangsklemme
der Erkennschaltungsanordnung verbunden ist.
-
Außerdem kann nach der Erfindung jeder Ausgang eines NOR-Gatters bzw.
der nicht invertierte Ausgang des der höchsten Schaltschwellenspannung und der invertierte
Ausgang des der niedrigsten Schaltschwellenspannung zugeordneten D-Flip-Flops an
dem einen Eingang eines dei Auswerteschaltungsanordnung zugeordneten AND-Gatters
angeschlossen sein, dessen zweiter Eingang mit dem zugehörigen Ausgang eines durch
einen zusätzlichen Taktgeber gesteuerten Schieberegisters verbunden ist, der dritte
Eingang jedes AND-Gattrs mit der Ausgangsklemme der Erkennschaltungsanordnung, der
Ausgang jedes AND-Gatters mit dem Eingang zum Aufwärtszählen eines zugeordneten
Schieberegisters verbunden ist, jeder Eingang zum Abwärtszählen der Schieberegister
mit dem zugehörigen Ausgang des gesteuerten Schieberegisters verbunden ist, ferner
jedes Schieberegister mit seinem Resetanschluß an einer gemeinsamen Einschaltresetanordnung
angeschlossen ist und weiterhin die Ausgänge jedes Schieberegisters an steuerbare
Schalter geführt sind, die zur automatischen fehlerabhängigen Fehlerkorrektur die
Spannungsteilerabgriffe an die Steuersignaleingangsklemmen schalten.
-
Auf diese Art und Weise ist es also möglich, mit einem gewissen Aufwand
einen Fehler im Ausgangs signal zu erkennen und den Spannungsteiler entsprechend
zu steuern. An sich ist aber die Schaltungsanordnung immer im Betrieb, denn die
Widerstände der FET im Spannungsteiler können sich infolge von Temperaturschwankungen
andern, und daher ist es nicht sinnvoll, nur einmal eine Korrektur des Spannungsteilers
vorzunehmen, sondern diese muß auch während des Betriebes erhalten bleiben. Die
Anordnung nach der Erfindung hat den Vorteil, eine fehirhafte "Abbildung" des analogen
Eingangssignals im digitalen Ausgangs signal zu erkennen und auch zu korrigieren.
-
Ein Ausfüiirungsbeispiel der Erfindung ist in den Zeichnungen dargestellt
und wird im folgenden näher beschrieben. Es zeigen Fig. 1 einen Analog-Digital-Umwandler,
Fig. 2 die Fehlerkorrekturschaltung zur Steuerung des Spannungsteilers nach Fig.
1, Fig. 3 d fehlerhafte Diagramm, also mit einem fehlerhaften digitalen Ausgangs
signal und Fig. 4 das Diagramm des digitalen Ausgangssignals wie es sein soll, also
in der korrigierten Fassung.
-
Die Fig. 1 zeigt einen Auszug aus einer Schaltungsanordnung eines
Analog-Digital-Umwandlers, bei der die Schaltschwellen des Spannungsteilers durch
zwischen Masse und die Betriebsspannung U geschaltete FET vom selbstleitenden Typ
mit den Bezeichnungen TS1 mit T516 erzeugt werden. Jeweils an der Verbindungsstelle
zwischen den Drain- und Sourceanschlüssen zwischen zwei derartigen Spannungsteiler-FET
TS1 und TS2 bzw. TS2 und TS3 entsteht die Spannungsteilerspannung, bezeichnet mit
U2, U3, U4 bis U16. Diese Spannungsteilerspannungen sind an die einen Eingänge von
zum Spannungsteiler praktisch parallelgeschalteten Differenzverstärkern geführt,
wobei diese Differenzverstärker als Operationsverstärker ausgeführt sein können.
Sie tragen die Bezeichnungen K1 bis K15.
-
Die anderen Eingänge jedes Differenzverstärkers sind mit der Eingangsklemme
E verbunden und an diese Eingangsklemme E gegen Masse wird das analoge Eingangssignal
angelegt. Wenn z.B. die Spannung zwischen Masse und der Referenzspannung U 16 V
beträgt und z.B. an jedem Spannungsteilertransistor TS1, TS2, TS3 usw. eine Spannung
von 1 V abfällt, dann sind, wenn die analoge Eingangsspannung z.B. 3,5 V beträgt,
die Differenzverstärker Kl, K2 und K3 angesprochen, weil an diesen eine positive
Differenz feststellbar ist. Die Ausgangsspannungen dieser Differenzverstärker werden
nun an den
Dateneingang jeweils eines D-Flip-Flops zugeführt, die
in Fig. 1 mit F1 bis F15 bezeichnet sind. Die Takteingänge dieser D-Flip-Flops F1
bis F15 sind mit einem Taktgeber TAl verbunden und im Takte, d.h. mit der Frequenz
dieses Taktgebers, werden die D-Flip-Flops dann gesetzt bzw. gelöscht, wenn an ihrem
Dateneingang von den betreffenden Ausgängen der Differenzverstärker ein entsprechendes
Signal anliegt.
-
Um bei oben genanntem Beispiel zu bleiben, werden also bei 3,5 V nur
die Flip-Flops F1, F2, F3 gesetzt und daher die invertierten Ausgänge dieser D-Flip-Flops
F1, F2 und F3 auf "logisch 0" geschaltet und an die einen Eingänge der entsprechenden
NOR-Gatter G1, G2 und G3 gegeben, während deren andere Eingänge an den nicht invertierten
Ausgängen der D-FlipFlops der nächsthöheren Schaltungsstufe liegen.
-
So wird also bei 3,5 V Eingangsspannung nur das NOR-Gatter G3 durchgeschaltet
und an dessen Ausgang steht "logisch 1" als digitales Abbild im 1-aus-15-Code.
-
Da das gewählte Beispiel nach Fig. 1 fünfzehn Differenzverstärker
zeigt, kodieren die NOR-Gatter G1 bis G14 den sogenannten n-aus-fUnfzehn-Code in
den 1-aus-fUnfzehn-Code um.
-
In dem nachgeschalteten ROM wird dann aus diesem Code ein sogenannter
Dual-Code gebildet, wie an sich bekannt und hier nicht weiter beschrieben werden
soll. Diese Umkodierung ergibt eine Verringerung der notwendigen Signalleitungen
von in diesem Beispiel fünfzehn auf vier ohne Verlust an Information.
-
Neben dem ROM sind den NOR-Gattern G1 bis G14 sowie dem nicht invertierten
Ausgang A15 des Flip-Flops F15 je ein FET vom selbstsperrenden Typ T1 bis T15 nachgeschaltet,
die mit ihrem Drain jeweils an der zugehörigen Spannungsteilerspannung U2 bis U16
und mit ihrer Source alle gemeinsam an dem nicht invertierenden Eingang D des Operationsverstärkers
OPI angeschlossen sind. Dadurch wird nur eine der Spannungsteilerspannungen U2 bis
U16,und zwar gerade die jenige, welche dem
höchsten angesprochenen
Komparator K1 bis K15 zugeordnet ist, auf den invertierenden Eingang D des Operationsverstärkers
OPI durchgeschaltet und auf diese Weise die Funktion einer D/A-Wandlerschaltung
realisiert.
-
An dem nvertierenden Eingang des Operationsverstärkers OP1 liegt das
über die Zeitverzögerungsschaltung tl zeitlich verzögerte analoge Eingangssignal
an der Eingangsklemme E.
-
Der Operationsverstärker 3P1 bildet die Differenzsparuiuilg zwischen
den an seinen beiden Eingängen und verstärkt diese.
-
Dadurch wird das analog/digital und anschließend wieder digital/analog
gewandelte Eingangs signal an der Eingangsklemme E mit dem gleichen, nur um die
Laufzeiten des Analog-Digital-Wandlers und des Digital-Analog-Wandlers zeitlich
verzögerten Eingangssignals an der Eingangsklemme E verglichen und so bei Uberschreitung
einer gewissen Abweichung beider Signale an dem Ausgang Nl des Operationsverstärkers
OP1 eine Spannung eingestellt, die den nachfolgend als Komparator geschalteten Operationsverstärker
OP2 ansprechen läßt. Der Operationsverstärker OP2 setzt das Flip-Flop F16, an dessen
Ausgang A mit der ebenfalls mit A bezeichneten Eingangsklemme in Fig. 2 verbunden
ist.
-
Bei dem bekannten Stand der Technik waren die Spannungsteiler-FET
mit ihren Gateanschlüssen jeweils mit den Drainanschlüssen verbunden, es war also
ein fester Spannungsteiler vorhanden. Dies ist nach der Erfindung geändert. Die
Gateanschlüsse S1, S2 bis S16 der Spannungsteiler-FET TS1 bis TS16 sind besonders
ausgeführt. An diesen könnte z.B.
-
eine zusätzliche Steuerschaltungsanordnung angeschlossen werden. -Dies
kann aber in weiterer Ausgestaltung der Erfindung bereits im IC selbst geschehen,
wie die Fig. 2 näher zeigt.
-
Diese Fig. 2 zeigt auf der rechten Seite wieder die Steuereingänge
S1 bis S15, die über entsprechende Schalter X1.1
bis X16.16 mit
den Spannungen Ul bis U16 verbunden werden können. Diese Schalter X1.1 bis X16.16
sind steuerbar durch die Ausgänge der Schieberegister SR1 bis SIR16 und, um den
Schieberegisterinhalt aufwärts oder abwärts bzw. ziffermäßig gesehen nach rechts
oder links schieben zu können, sind zwei Eingänge r und 1 an jedem Schieberegister
SR1 bis SR16 vorhanden, wobei der r-Eingang an die Ausgänge von AND-Gattern G41
bis G56 führt und der Eingang an den zugeordneten Ausgang eines Schieberegisters
SRO. Die Schieberegister SR1 bis SR1o weisen weiterhin einen Resetanschluß R auf,
der zu einer gemeinsamen Einschaltresetschaltungsan ordnung führt.
-
Die AND-Gatter G41 bis G55 weisen mehrere Eingänge auf, deren jeweils
erster mit dem zugehörigen Ausgang oben genannter NOR-Gatter verbunden ist, an denen
also das Signal im 1-aus-15-Code vorliegt, während an dem jeweils zweiten Eingang
ein Ausgangs signal aus dem Schieberegister SRO angelegt wird, das mit einem besonderen
zusätzlichen Takt TA2 gesteuert wird.
-
In Fig. 3 sind die wesentlichen Signale eines fehlerbehafteten Analog-Digital-Umwandlers
als Funktion der Zeit dargestellt. Als analoges Eingangssignal an der E;gangsklemme
E wird eine stetig mit der Zeit sich ändernde Spannung angenommen (E). Die Treppenkurve
D zeigt den zugehörigen Verlauf an dem in Fig. 1 mit D bezeichneten Knotenpunkt
und damit den Verlauf der analog/digital und anschließend wieder digital/analog
gewandelten Eingangsspannung. Dabei ist angenommen, daß die Schaltschwellenspannung
U5 (Fig. 1) zu klein und die Schaltschwellenspannung U9 (Fig. 1) z.B. durch Fertigungstoleranzen
zu groß eingestellt sind. Die sägezahnförmige Kurve N7 zeigt die zugehörige Spannung
an dem in Fig. 1 mit N1 bezeichneten Ausgang des Operationsverstärkers OP1 und läßt
erkennen, daß im Falle einer fehlerhaften Abweichung der Schaltschwellen-
spannungen,
wie bei U5 und U9 gezeigt, diese am Ausgang N1 des Operationsverstärkers OP1 anliegende
Spannung die Referenzspannung U übersteigt und so an dem Ausgang A des Flip-Flops
F16 (Fig. 1) ein zur Fehlerkorrektur geeignetes Signal abnehmbar wird. Der Spannungsverlauf
dieses Ausgangs A ist zusammen mit den Ausgängen b4, b5, b6 und b7 des ROM 15 x
4 (Fig. 1) dargestellt.
-
Fig. 4 zeigt den zeitlichen Verlauf der Spannungen an den gleichen
Knotenpunkten,wie Fig. 3 unter den gleichen Annahmen nach der Wirkung der erfindungsgemäßen
Schaltungsanordnung. Nunmehr sind alle Schaltschwellenspannungen U1 bis U16 entsprechend
ihrem Sollwert richtig eingestellt, so daß auch die an dem Knotenpunkt N1 anliegende
Spannung zu keiner Zeit die Referenzspannung U überschreitet und daher an dem Ausgang
A kein Fehlerkorrektursignal mehr erscheint.