DE2905116A1

DE2905116A1 - Zweifach-digital/analog-wandleranordnung

Info

Publication number: DE2905116A1
Application number: DE19792905116
Authority: DE
Inventors: Jun Joseph J Connolly; Thomas M Frederiksen; Thomas P Redfern
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1978-02-21
Filing date: 1979-02-10
Publication date: 1979-08-30
Also published as: DE2905116C2

Description

BEZEICHNUNG: Zweifach-Digital/Analog-Wandleranordnung
Die Erfindung betrifft eine ZweifachDigital/Analog Wandleranordnung mit Eingangsanschlüssen zur Aufnahme einer Bezugsspannungsquelle und zur Aufnahme von Signalen, die die Bits eines digitalen Wortes darstellen, sowie mit einem Ausgang zur Abgabe einer das genannte digitale Wort wiedergebenden Analogspannung.
Der grundsätzliche Schal tungsaufb au einer Digital/Analog-Wandlerschaltung, auch als Digital/Analog-Wandlergrundschaltung im Sinne der Erfindung ist in der US-Anmeldung Serial-No. 777 235, eingereicht am 11.3.1977 (Erfinder Adib R. Hamade und Sam S. Ochi) offenbart. Diese geht auf die US-Anmeldung Serial-NoO 608 873, eingereicht am 29.8.
1975, zurück. Dort wird eine Widerstandskette und ein zugeordnetes Schalterverzweigungsnetzwerk für die Anwendung in der Digital/Analog- und in der Analog/Digital-Umwandlung gezeigt. Ein Ausführungsbeispiel in MOS-Schaltungs technik wird dort ebenfalls offenbart.
Die Widerstandskette und das zugehörige Schalterverzweigungsnetzwerk haben sich als sehr zweckmäßig und geeignet zur Herstellung integrierter Schaltungen unter Einsatz moderner, hochintegrierter (LSI) Schaltungstechniken erwiesen. Die Widerstandsketten sind in der Borm von diffundierten Widerständen, ionenimplantierten Widerständen und niedergeschlagenen Metallschichtwiderständen hergestellt worden.
Die Schalter in dem Schalterverzweigungsnetzwerk können in PMOS- oder NMOS-Schaltungstechnik ausgeführte Schalter sein, oder in der Form von CMOS-Signalübertragungsgattern. Auf einem einzelnen Schaltungsplättchen ausgeführte 8-Bit-Digital/Analogwandler, die das Prinzip des Registers für sukzessive Annäherung zum Einsatz bringen, sind im Handel preisgünstig verfügbar geworden.
Das Hauptproblem bei 8-Bit-Wandlerschaltungen und Schaltungen höherer Bitzahl liegt in der hohen Anzahl von von Widerständen und Schaltern, die verwendet werden müssen, und folglich in dem großen, dafür erforderlichen Platzbedarf auf dem LSI-Schaltungsplättchen. Die hohe Anzahl von Bauelementen erhöht nicht nur die Größe des Halbleiterplättchens, sondern mindert auch den Ausstoß in der Herstellung und die Zuverlässigkeit.
Daher ist es Aufgabe der Erfindung, die Anzahl der erforderlichen Bauelemente, und damit die Größe der Digital/Analogwandlerschaltungsanordnungen, zu verringern, sowie die Genauigkeit dieser Schaltungsanordnung zu erhöhen, so daß eine Herstellung ohne Trimmung jedes einzelnen Exemplars erfolgen kann.
Die zur Lösung der gestellten Aufgabe vorgeschlagene, erfindungsgemäße Zweifach-Digital/Analog-Wandleranordnung ist dadurch gekennzeichnet, daß sie einen ersten Schaltungsteil mit einer Viezhal zueinander in Reihe geschalteter Widerstände gleichen wertes zur Bildung einer ersten Widerstandskette und mit einem ersten Schalterverzweigungsnetzwerk mit einem ersten Ausgangsanschluß umfaßt, das eine hinreichende Anzahl von Schalterelementen enthält, um zu ermöglichen, daß der genannte erste Ausgangs anschluß an irgendeinen beliebigen einzelnen Anzapfpunkt der Widerstandskette schaltbar ist, ansprechend auf die Aufschaltung einer ersten Gruppe von Bits ("AB") des genannten digitalen Wortes ("ABCD"), und diese erste Gruppe das Bit ("A") vom. höchsten Stellenwert des genannten digitalen Wortes (ABCD) einschließt, daß ein zweiter Schaltungsteil der genannten Zweifach-Digital/ Analog-Wandleranordnung eine Vielzahl zueinander in Reihe geschalteter Widerstände gleichen Wertes zur Bildung einer zweiten Widerstandskette und ein zweites Schalterverzweigungsnetzwerk umfaßt, das einen zweiten Ausgangsanschluß und eine hinreichende Anzahl von Schalterelementen besitzt, um zu ermöglichendaß der genannte zweite Ausgangsanschluß an irgendeinen beliebigen Anzapfpunkt der zweiten Widerstandskette schaltbar ist, ansprechend auf die Aufschaltung der restlichen Bits (HCD'') in dem genannten digitalen Wort (ABCD'I), und diese restlichen Bits das BitBit ("D") vom niedrigsten Stellenwert in dem genannten digitalen Wort einschließen, daß Mittel zur Anlegung der Bezugsspannung an den genannten ersten und zweiten Schaltungsteil vorgesehen sind, sowie Mittel zur Aufteilung der Bezugsspannung zwischen dem ersten und zweiten Schaltungsteil, derart, daß ein Anteil der Bezugsspannung an dem ersten Schaltungsteil erscheint und dieser Anteil durch die dem Rest des genannten digitalen Wortes zugeordnete Gewichtung bestimmt ist, unddaß Mittel zur Kombination der Misgangsspannungen des ersten und zweiten Schalterverzweigungsnetzwerkes vorgesehen sind, derart, daß eine mit dem genannten digitalen Wort und der genannten Bezugsspannung in Beziehung stehende Analog-Ausgangsspannung verfügbar wird.
Diese und andere Vorteile und Nerkmale der Erfindung werden in der folgenden Weise verwirklicht: Durch Kombination von zwei Digital/Analog-Wandlergrundschaltungen, von denen jede aus einer Widerstandskette und einem Schalterverzweigungsnetzwerk gebildet ist, wird eine einzige Digital/Analog-Wandleranordnung geschaffen. Eine Bezugsspannung wird an die zueinander in Reihe liegenden Widerstandsketten gelegt. Das digitale Wort wird in zwei Teile zerlegt, die getrennt auf die Schalterverzweigungsnetzwerke geschaltet werden. Die größte Einsparung an Bauelementen wird dann erreicht, wenn die beiden Digital/Analogwandlerschaltungen dieselbe Bitkapazität haben, und wenn das digitale Wort eine gerade Anzahl Bits aufweist, die in gleicher Anzahl zwischen den beiden Digital/Analog-Wandlergrund die schaltungen aufgeteilt werden. Die / Bits niedrigsten Stellenwertes empfangende Digital/Analog-Wandlergrundschaltung erfährt eine Gewichtung, derart, daß sie einem Bit in der anderen Digital/Analog-Wandlergrundschaltung entspricht, die die Bits vom höheren Stellenwert empfängt. Bei der bevorzugten Ausführungsform wird eine Digital/Analog-Wandlergrundschaltung in invertiertem Betrieb gegenüber der anderen Digital/Analog-Wandlergrundschaltung betrieben, und die Ausgänge der Schalterverzweigungsnetzwerke werden subtraktiv kombiniert. Das Ausgangssignal der erfindungsgemäßen Zweifach-Digital/Analog-Wandleranordnung ist dem Ausgangssignal der vorbekannten Wandlerschaltung gleichwertig, doch bei einer stark verminderten Anzahl von Bauelementen.
Die erfindungsgemäße Zweifach-Digital/Analog-Wandleranordnung kann in einer verdoppelten Anordnung eingesetzt werden.
Hierbei wird jede Widerstandskette auf zwei voneinander getrennte Schalterverzweigungsnetzwerke geschaltet und gestattet damit die Verwendung von zwei nicht miteinander in Beziehung stehenden digitalen Worten.
Im weiteren wird die Erfindung beispielsweise und anhand der beigefügten Zeichnungen ausführlich erläutert. Es zeigen: Fig. 1: die Schaltung einer Widerstandskette und eines Schalterverzweigungsnetzwerkes für eine 4-Bit-Digital/Analog-Wandlerschaltung nach dem vorbekannten Stande der Technik, Fig. Ia: ein zur Darstellung der Schaltung nach Fig. 1 vorgeschlagenes Schaltsymbol, Fig. 2: ein Blockschaltbild zur Darstellung der vorbekannten Digital/Analog-Wandlerschaltung nach Fig. 1 in einer vollständigen Digital/Analog-Wandlersc haltungsanordnung, Fig. 3: ein Blockschaltbild zur Darstellung der vorbekannten Digital/Analog-Wandlerschaltung nach Fig. 1 in einer Analog/Digital-Wandlerschaltungsanordnung, Fig. 4: das Schaltbild der erfindungsgemäßen Zweifach-Digital/Analog-Wandleranordnung, Fig. 4a: das für die Schaltung nach Fig. 4 vorgeschlagene Schaltsymbol, Fig0 5: ein Blockschaltbild einer Wandleranordnung mit der erfindungsgemäßen Zweifach-Digital/Analogwandleranordnung, Fig. 6: ein Blockschaltbild einer doppelten Digital/Analog-Zweifachanordnung gemäß der Erfindung, und Fig. 7: ein Blockschaltbild eines 12-Bit-Analog/Digitalwandlers unter Einsatz von zwei Zweifach-Digital/ Analogwandleranordnungen nach der Erfindung, von denen jede zwei 3-Bit-Digital/Analog-Wandlergrundschaltungen in Einsatz bringt.
Fig. 1 ist ein Schaltbild einer Digital/Analog-Wandlerschaltung mit einer Kapazität von 4 Bits. Sechzehn Widerstände, 10...25, sind zwischen den Anschluß 26 für eine Bezugsspannung (VREF) und Massepotential geschaltet. Die Widerstände 1 ...24 weisen allesamt denselben Wert R auf, Der Widerstand 25 hat den Wert R/2, und der Widerstand 10 einen Wert von 3R/2, dies ergibt für die Widerstandskette einen Gesamtwert von 16R.
Ein Schalterverzweigungsnetzwerk, das aus 30 Schaltern, 27...56, besteht, ist derart angeordnet, daß es jeden beliebigen der Anzapfpunkte der Widerstandskette auf einen Ausgangsanschluß 57 schaltet. Von einem mit "ABCD" bezeichneten digitalen 4-Bit-Wort ist das Bit "D" des niedritten Stellenwerts auf die Schalter 27...34 geschaltet, und sein logisches Komplement "U" auf die Schalter 35...42.
Das Bit "C" vom nächsthöheren Stellenwert ist auf die Schalter 43q..46 geschaltet, und sein logisches Komplement "C" auf die Schalter 47...50. Das Bit "A" vom höchsten Stellenwert betätigt den Schalter 55, und sein logisches Komplement sXtt den Schalter 56. Das Bit "B" vom nächstniedrigeren Stellenwert betätigt die Schalter 51 und 52, und sein logisches omplement "B" die Schalter 53 und 54.
In den folgenden Erläuterungen wird angenommen, da, wenn ein Bit als digitales Zeichenelement, vom logischen Spannungswert "1" einem Schalter zugeführt wird, dieser Schalter durchgeschaltet wird, und das Koplement eines digitalen Zeichenelementes, vorn logischen Spannungswert "1", den Schalter jeweils snerrt.
Bei dem Schalterverzweigungsnetzwerk nach Fig. 1 schaltet das Wort "ABCD" den Ausgangsanschluß 57 auf die oberste Widerstandsanzapfung. Das Wort "ABCD" schaltet den husgangsanschluß 57 auf Massepotential. Wenn eine Bezugsspannung von 16 V angelegt wird, so ergibt das Wort "ABCD" eine Ausgangsspannung von 0,5 V, das Wort "ABCD" eine solche von 1,5 V, und das Wort "ABCD" eine solche von 2,5 V. Diese Folge setzt sich in Schritten von 1 V durch die verschiedenen Kombinationen von ABCD fort, bis sich 14,5 V ergeben. Somit wird jedes digitale Wort durch eine andere Ausgangsspannung in analoger Form wiedergegeben.
In Fig. 2 wird die vorbekannte Digital/Analog-Wandlerschaltungd nach Fig. 1 in einer Wandlerschaltungsanordnung gezeigt.
Aus einem Register 58 wird diese Digital/Analog-Wandlerschaltungsanordnung mit digitalen Worten gespeist, die die digitale Eingabe bilden. Der Ausgangsanschluß 57 ist mit einem Pufferverstärker 59 verbunden, der die analoge Ausgangs~ funktion oder die Analog-Ausgnagsspannung liefert0 Der Pufferverstärker 59 wird verwendet, um eine Belastung der Digital/Analog-Wandlerschaltung zu vermeiden. Da im wesentlichen nur kapazitiver Ladestrorn im Schalterverzweigungsnetzwerk (Schalter 27.. .56) fließt, ist die Größe der Schalter maSgebend für die Ansprechzeit der Vergleicherschaltung.
Fig. 3 zeigt die vorbekannte Digital/Analog-Handlerschaltung nach Fig. 1 in einer vorbekannten Analog/Digital-Wandleranordnung. Der AusgangsanschluS 57 der Digital/Analog-Wandlerschaltung ist mit dem umkehrenden Eingang einer Vergleicherschaltung 58 verbunden, die gleichzeitig als Pufferverstärker wirkt. Das digitale Eingangssignal wird von einer Steuerlogik 59 her geliefert. Am Anschluß 60 ist der nichtumkehrende Eingang der Vergleicherschaltung 58 mit einer Analogspannungsquelle als Eingabe verbunden.
wird ein Startsignal an einen Starteingang 61 gelegt, so durchläuft die Steuerlogik 59 eine digitale Wortfolge, bis das dem Analog-Eingabesignal am nächsten angenäherte Wort erreicht wird. Bei diesem Wort, das das digitale Ausgangs~ signal bei 62 darstellt, setzt der Ablauf dann aus.
Bei einer oft verwendeten Ablauffolge ist das erste aufzuschaltende Binärwort "ABCD", das die Anzapfpunkte zwischen den Widerständen 17 und 18 nach Fig. 1 durchschaltet, d.h. die Anzapfung für 7,5 V. Weist die Ausgangsspannung der Vergleicherschaltung 58 ihren höheren Wert auf, so ist die Analogspannung höher als 7,5 V. Dann wird das digitale Wort "ABCD" aufgeschaltet. Wenn die Ausganges spannung der Vergleicherschaltung 58 noch ihren höheren Wert aufweist, so wird das Wort "AB Dw aufgeschaltet. Ist die Ausgangsspannung der Vergleicherschaltung noch hoch, so wird das Wort "ABCD aufgeschaltet. Somit bewirkt eine hohe Ausgangsspannung an der Vergleicherschaltung 58, daß das Wort zu höheren Binärwerten hin weitergeschaltet wird.
Eine niedrige Ausgangsspannung bewirkt, daß das Wort zu niedrigeren Binärwerten weitergeschaltet wird0 Diese Programm läuft in 0,5-V-Schritten, bis die dem Analogsignal am nächsten kommende Widerstandsanzapfung gefunden worden ist.
Diese vorbekannte Schaltung und die ausführliche Erläuterung des obigen Ablaufs sind aus der US--Anmeldung Serial-No 777235 vom 11. März 1977 desselben Anmelders entnehmbar.
Nunmehr erfolgt die Beschreibung des Erfindungsgegenstandes.
Die Zweifach-Digital/Analog-Wandleranordnung nach der Erfindung ist in Fig, 4 veranschaulicht, die sieben zwischen den Bezugsspannungsanschluß bei 77 und Massepotential geschaltete Widerstände 70...76, zeigt. Der obere Schaltungsteil bringt die Widerstände 70...72 zum Einsatz, die eine 2-Bit--Widerstandskette für eine 2-Bit-Digital/Analog-Wandlergrundschaltung umfaßt, die ie Schalter 78...83 in einem Schalterverzweigungsnetzwerk zu einem Ausgangsanschluß 84 hin zum Einsatz bringt.
In dem unteren Schaltungsteil werden die Widerstände 73...76 verwendet, die eine zweite Widerstandskette für eine zweite 2-Bit-Digital/Analog-Wandlergrundschaltung bilden, die die Schalter 85...90 in einem zum Ausgangsanschluß 91 führenden Schalterverzweigungsnetzwerk zum Einsatz bringt.
Das obere Schalterverzweigungsnetzwerk wird mit den beiden Bits "AB" des höchsten Stellenwertes aus einem binären oder digitalen 4-Bit-Wort "ABCD" gespeist. Die beiden Bits vom vom niedrigsten Stellenwert dieses digitalen Wortes werden, wie gezeigt, dem unteren Schalterverzweigungsnetzwerk zugeführt. Die untere Widerstandskette ist derart skaliert, daß sie gegenüber der oberen Widerstandskette eine Gewichtung im Werte von einem Bit schafft. Da beide Schaltungsteile oder Digital/Analog-Wandlergrundschaltungen zwei Bits aufweisen, haben die unteren vier Widerstände 73.. .76 einen Wert von jeweils R/4. Das Bit vom niedrigsten Stellenwert "D" des digitalen Wortes "ABCDt' wird den Schaltern 87 und 88, und sein logisches Komplement "D" den Schaltern 85 und 86 zugeleitet. Das Bit 11011 vom nächsthöheren Stellenwert wird dem Schalter 90 zugeführt, und sein logisches Komplement C dem Schalter 89. Das Bit "Alt vom höchsten Stellenwert des Wortes wird dem Schalter 82, und sein logisches Komplement "A" dem Schalter 83 zugeführt. Das Bit 'tB't vom nächstniedrigeren Stellenwert wird den Schaltern 78 und 79, und sein logisches Komplement 'tB" den Schaltern 80 und 81 zugeleitet.
Fig. 4a zeigt ein für die erfindungsgemäße Zweifach-Digital/ Analog-Wandleranordnung vorgeschlagenes Schaltsymbol.
Fig. 5 zeigt einen Digital/Analogwandler> der die erfindungsgemäße Zweifach-Digital/Analog-Wandleranordnung nach Fig. 4 zum Einsatz bringt. Hierbei liefert ein Register 92 ein digitales 4-Bit-Wort an die Zweifach-Digital/Analog-Wandleranordnung (jeweils zwei Bits an jede Digital/Analog-Wandlergrundschaltung bzw. jeden Schaltungsteil). Die Ausgänge 84 und 91 sind mit dem nichtumkehrenden bzw, dmkehrenden Eingang einer Pufferschaltung 93 verbunden. Somit wird das Signal auf dem einen Wandlerausgang 91 von dem Signal auf dem anderen Wandlerausgang 84 abgezogen. Der wesentliche Grund für diese Kombination liegt darin, daß die untere Digital/Analog-Wandlergrundschaltung in bezug auf die obere invertiert ist.
Die nachfolgende Tabelle I zeigt die logischen Zustände bzw. Analogsspannungswerte der Wandleranordnung nach Fig. 5.
Auch hier wird die oben für die Schalter getroffene Ubereinkunft, die bei Fig. 1 beschrieben wurde, angewendet. Zur Vereinfachung der Zahlenwerte wird eine Bezugsspannung VREF von 4 V eingesetzt. Die verschiedenen Zustände der Ausgangsspannung werden für die verschiedenen Bitkombinationen des digitalen 4-Bit-Wortes "ABCD" dargestellt.
Tabelle I zeigt, daß die Ausgangsspannungsschritte von 0 bis 3,75 V in Stufen von jeweils 0,25 V ansteigen. Diese globale Wirkungsweise der Schaltung ist der Wirkungsweise der Schaltung nach Fig. 1 gleichwertig. Während jedoch die Tabelle 1 Wort Spannung an 84 Spannung an 91 Analog-Ausgangsspg.
ABCD 4 V 0,25 V 3,75 V ABCD 4 V 0,50 V 3,50 V ABCD 4 V 0,75 V 3,25 V ABCD 4 V 1,00 V 3,00 V ABCD 3 V 0,25 V 2,75 V ABCr 3 V 0,50 V 2,50 V ABCD 3 v 0,75 V 2,25 V ABCD 3 3 V 1,00 V 2,00 V ABCD 2 V 0,25 V 1,75 V ABCD 2 V 0,50 V 1,50 V ABCD 2 V 0,75 V 1,25 V ÃB5 2 V 1,00 V 1,00 V ABCD 1 V 0,25 V 0,75 V ABCr 1 V 0,50 V 0,50 V ABCD 1 1 V 0,75 V 0,25 V ABCD 1 1 V 1,00 V 0,00 V vorbekannte Schaltung nach Fig. 1 16 Widerstände und 30 Schalter in Einsatz bringt, werden für die Zweifach-Digital/ Analog-Wandleranordnung gemäß der Erfindung nach Fig. 4 nur sieben Widerstände und zwölf Schalter verwendet, also weniger als die Hälfte an Bauelementen. Zwei derartige Digital/Analog-Wandleranordnungen, die 14 Widerstände und 24 Schalter zum Einsatz bringen, führen eine 8-Bit-Wandlerfunktion aus, für die die Schaltungsanordnung nach dem vorbekannten Stande der Technik 256 Widerstände und 510 Schalter benötigen würde. Das Problem der Gewichtung oder Stellenwertverschiebung um ein halbes Bit vom niedrigsten Stellenwert in allen Binärcodes wird zur besseren Klarheit bei der Entwicklung des Erfindungsgedankens oder -prinzips nicht in Fig. 4 od-er tabelle I gezeigt, kann jedoch innerhalb der Widerstandskette berücksichtigt werden, oder durch Einführung einer festen Stellenwertverschiebung innerhalb der Vergleicherschaltung um ein halbes Bit vom niedrigsten Stellenwert.
Während die oben beschriebene erfindungsgemäße Zweifach-Digital/Analog-Wandleranordnung ein Paar von 2-Bit-Digital/ Analog-Wandlergrundschaltungen zum Einsatz bringt, sind auch andere Schaltungskonfigurationen mit einer gewissen Einbuße bei der Bauteil einsparung möglich. So kann beispielsweise eine Kombination der Grundschaltung in der Aufteilung der zugeordneten Bitzahl gemäß 3 - 1, 4 - 1, 5 - 2, 5 - 3 oder andere Kombinationen für 4- bzw. 5-, 7- und 8-Bit-Worte verwendet werden. Es ist lediglich notwendig, die Bits der Binärworte nach der Kapazität der jeweiligen Digital/Analogwandleranordnung aufzuteilen, und die Digital/Analoggrund Wandle schaltung, die die Bits vom niedrigsten Stellenwert aufnimmt, im richtigen Verhältnis zu der Digital/Analog-Wandlergrundschaltung für die Bits vom höchsten Stellenwert einer Gewichtung (Bitwertverschiebung) zu unterziehen.
Fig. 6 zeigt eine Erweiterung des erfindungsgemäßen KOnzepts der Zweifach-Digital/Analog-Wandleranordnung zu einer doppelten Zweifach-Digital/Analog-Wandleranordnung.
Hierbei weist ein einziges Paar von zueinander in Reihe geschalteten Widerstandsketten zwei mit jeder der Ketten verbundene Schalterverzweigungsnetzwerke auf. Die auf der rechten Seite liegenden Teile der Schaltung der Schaltungsteile (Digital/Analogwandleranordnungen ) 95 und 96 empfangen ein digitales Wort aus einem Register 97, und ihre Ausgangsspannungen werden auf einen Pufferverstärker 98 geschaltet. In entsprechender Weise empfangen die auf der linken Seite liegenden Teile der Schaltungsteile 95 und 96 ein digitales Wort aus einem Register 99, und ihre Ausgangsspannungen werden auf einen Pufferverstärker 100 geschaltet. Jedes digitale Wort aus den beiden registern 97 und 99 wird unabhängig von dem anderen in seinen analogen Gegenwert umgewandelt. Dies kann geschehen, weil die Spannungs t eilernetzwerke (Schalterverzweigungsnetzwerke) keinen Strom schalten. Daher beeinflußt der Schaltzustand eines jeden der vier Schalterverzweigungsnetzwerke nicht die Spannungsteilung in den Widerstandsketten. Somit kann ein Paar von Zweifach-Digital/Analog-Wandleranordnungen unter Verwendung einer einzigen Widerstandskettenanordnung ausgeführt sein, und damit kann eine noch größere Einsparung an Bauelementen in der integrierten Schaltung erzielt werden.
Die doppelseitige Konfiguration des Schalterverzweigungsnetz werkes eignet sich leicht zur Auslegung einer integrierten Schaltung, bei welcher eine Widerstandskette auf jeder Seite von einer Schalteranordnung flankiert ist.
Theoretisch können noch mehr Verzweigungsnetzwerke auf jede Widerstandskette geschaltet werden, um dreifache und noch weiter gehende Vielfachkonfigurationen von Zweifach- D ital/Analog Wandleranordnungen zu erzielen. Dies rAlft jedoch Probleme bei der Auslegung der integrierten Schaltungen und Probleme bei der Erstellung der Verbindungen zu den Schaltern hervor, die nicht leicht zu lösen sind.
Wenn auch die Ausführungsform nach Fi. 6 zwei Ausgänge zeigt, so können die beiden Pufferverstärker 98, 100 dergestalt kombiniert werden, das sie eine einzige Aus-£angsspannung erzeugen. In diesem Fall kann eine Vergleicher~ schaltung mit vier Eingängen verwendet werden, u.a die Ausgänge aus den beiden Zweifach-Digital/Analog-Wandleranordnungen aufzunehmen.
Fig. 7 zeigt, wie das erfindungsgemäße Konzept der Zweifach-Digital/Analog-Wandleranrodnung darauf verwendet werden kann, einen 12-Bit-Analog/Digital-Wandler herzustellen. Es werden zwei Zweifach-Digital/Analog-Wandleranordnungen 105 und 106, von denen eine jede eine Kapazität von 6 Bit besitzt, zum Einsatz gdracht und ohne Schwierigkeiten zusammengebaut.
Jede Zweifach-Digital/Analog-Wandleranordnung wird auf ein Eingangspaar einer Vergleicherschaltung 107 mit einer Vielzahl von Eingängen geschaltet. Eine solche Schaltung wie diese Vergleicherschaltung wird in einer anderen Anmeldung (Aktz. ) desselben Anmelders mit der Bezeichnung WPrecision Plural Input Voltage Amplifier and Comparatorl (Spannungsverstärker- und Vergleicherschaltung hoher Genauigkeit mit einer Vielzahl von Eingängen) offenbart und beansprucht.
Die erfindungsgemäSenzweifach-Digital/Anal Og- Wandleranordnungen 105 und 106 werden jeweils mit Paaren von drei Bits eines 12-Bit-Wertes gespeist, das in einer Steuerlogikeinheit 108 generiert wird. Die Bits des höchsten Stellenwertes werden dem oberen Schaltungsteil, der Zweifach-Digital/Analog-Wandleranordnung 105, und die Bits vom niedrigsten Stellenwert dem unteren Schaltungsteil, der Zweifach-Digital/Analog-Wandleranordnung 106, unter den in Verbindung mit Fig. 4 beschriebenen Bedingungen zugeführt. Da die bevorzugte Vergleicherschaltung 107 taktgesteuert ist, liefert die Steuerlogikeinheit 108 auf einer Leitung 109 Taktimpulse. Die Vergleicherschaltung 107 ist mit vier Paaren von Eingängen 110. .113 dargestellt, von denen jedes Paar einen umkehrenden und einen nichtumkehrenden Eingang umfaßt, die gemeinsam mit der jeweiligen Bezugsziffer versehen sind, wobei die Vergleicherschaltung 107 auf eine gemeinsame Ausgangsleitung 114 arbeitet.
Eine Analog-Eingangsspannung wird mit der gezeigten Polarität den Anschlüssen 115 und 116 zugeführt. Wenn gewünscht, kann die Analog-Eingangsspannung durch Anlegung der Spannung mit der richtigen Polarität an den richtigen Eingangs an schluß und durch Verbindung des anderen Anschlusses mit Massepotential auf dieses letztere bezogen werden. Außerdem kann eine selbsttätige Steuerung der Polarität (Polaritätswechsel) bei der Vergleicherschaltung 107 eingesetzt werden, wie es in der oben genannten Anmeldung (Aktz.
) desselben Anmelders gelehrt wird. Die Eingangsleitungen 110 urid 112 der Vergleicherschaltung 1Q7 werden auf denselben Wert gewichtet, während die Zingangsleitunven 111 derart gewichtet werden, daß sie einen Wert von 1/8 des Wertes für das Bit vom niedrigsten Stellenwert , d.h.
wie in der Klammer dargestellt, aufweisen. Dies steht in Übereinstimmung mit der Gewichtung, die darauf verwendet wird, die 3-Bit-Elemente der Zweifach~Digital/AnalogB andleranordnungen gemäß der Erfindung zu berücksichtigen. Die Eingabe der Bezugsspannung VREF auf der Leitung 117 wird direkt der Zweifach-Digital/Analog-Wandleranordnung 105 zugeführt, und der Wert von 1/8 der Bezugsspannung VREF wird der Zweifach-Digital/Analog- Wandleranordnung 106 zugeleitet, beispielsweise unter Verwendung eines einfachen Widerstandsspannungsteilers, mit den Widerständen 118 und 119.
Die Eingangsleitungen 113 der Vergleicherschaltung 107 werden zur Trimmung (Abgleich) der Gleichspannungsverschiebung der gesamten Wandlerschaltung benutzt. Dieses Eingangsanschluß paar wird einer Gewichtung mit 1/20 unterzogen, wie es in den Klammern dargestellt ist. Diese Gewichtung schafft eine geeignete Kompensation für den Wert des Bits vom niedrigsten Stellenwert in der unteren Zweifach-Digital/Analog-Wandleranordnung oder dem Schaltungsteil 106. Die Trimmvorrichtung ist in der Form von zwei Potentiometern 120 und 121 dargestellt, die über die Bezugsspannung VREF parallelgeschaltet sind. In der Praxis können die Potentiometer durch vier Widerstände mit festen Werten ersetzt werden, von denen einer oder mehrere durch einen Laserstrahl nach der Fertigstellung getrimmt werden können. Diese rimmung-gleicht die Spannungsabweichung des 12-Bit-Wandlers vollständig aus.
Außerdem kann einer der Eingangsanschl(1sse 113 an einen getrennten Anschluß für die Spannungsabweichung 122 gelegt werden, wenn dies gewünscht wird, wie es durch die gestrichelte Leitungsführung dargestellt ist. Dies gestattet dem Benutzer des Analog/Digital-Wandlers, die Spannungsabweichung am Eingang zu korrigieren, wenn der geplante Betrieb der Schaltung eine Änderung in der Bezugsspannung erfordert.
Eine solche Anwendung liegt beispielsweise beim Betrieb in einem Analogspannungsbereich vor, der nicht eindeutig bis auf Massepotential herunter und bis zum zulässigen höchstwert hinauf ausgelenkt oder ausgesteuert wird. Für diesen Anwendungszweck kann der Mindestwert des Spannungs bereichs an den negativen Analogspannungseinang (-> bei 116 gelegt werden, und die Bezugsspannung VREF bei 117 kann gleich der Aussteuerungsdifferenz (zwischen maximaler und minimaler Analog-Eingangsspannung) gemacht werden.
Für eine starke Verminderung im Betrag der Bezugsspannung VREF muß möglicherweise die Spannungsabweichung auf einen näher bei null liegenden Wert abgeglichen werden.
Die Arbeitsweise der Schaltung nach Fig. 7 ist der Arbeitsweise der Schaltung nach Fig. 3 ganz ähnlich. Beim Empfang eines Steuersignals vom Startanschluß 123 erzeugt die Steuerlogikeinheit 108 eine Folge von digitalen 12-Bit-Worten, die der oberen und der unteren (Zweifach-Digital/Analog- Wandleranordnung 105 und 106 zugeführt werden. Jedes Wort wird in der Vergleicherschaltung 107 mit der Analog-Eingangsspannung an den Anschlüssen 115, 116 verglichen. Die aufeinanderfolgenden Binärworte und die zur Festlegung des nächsten Wertes in einer Folge verwendete Logikschaltung ist von herkömmlicher, vorbekannter Ausführung. Ist einmal die logische Folge durchlaufen worden, so wird das der Analogspannung am nächsten kommende digitale Wort am Ausgang bei 124 verfügbar.
Im Hinblick auf die durch die erfindungsgemkäße Schaltung nach Fig. 7 erreichte Einspanung an Bauelementen bringt eine 6-Bit-Zweifach-Digital/Analog-Wandleranordnung, bei der9 wie gezeigte zwei 3-Bit-Digital/Analog-Wandlergrundschaltungen eingesetzt werden 15 Widerstände und 28 Schalter zur Anwendung. Ein 12-Bit-Digital/Analogwandler, der den vorbekannten Stand der Technik in Einsatz bringt, erfordert 4096 Widerstände und 8192 Schalter.
Damit ist die Erfindung beschrieben, und ihr Einsatz bei Digital/Analog- und bei Analog/Digitalwandlern ausführlich dargestellt worden. Es ist selbstverstädnlich, daß der Fachmann beim Lesen der obigen Beschreibung Abwandlungen und gleichwertige Anordnungen erkennen wird. Während beispielsweise die bevorzugte Vergleicherschaltung 107 von taktgesteuertem Aufbau ist, so könnte sie aus einer Zusammenscheltung herkömmlicher Vergleicherstufen gebildet sein, deren Ausgänge zusan-engeschaltet und, wie gewünscht, einer Gewichtung unterzogen worden sind. Daher ist es beabsichtigt, den Rahmen der Erfindung nur durch die beigefügten Patentansprüche zu begrenzen.

Claims

Pat entansprüc h e 1. Zweifach-Digital/Analog-Wandleranordnung mit Eingangsanschlüssen zur Aufnahme einer Bezugsspannungsquelle und- zur Aufnahme von Signalen, die die Bits eines digitalen Wortes darstellen, sowie mit einem Ausgang zur Abgabe einer das genannte digitale Wort wiedergebenden Analogspannung, dadurch gekennzeichnet, daß die genannte Zweifach-Digital/Analog Wandleranordnung einen ersten Schaltung steil mit einer Vielzahl zueinander in Reihe geschalteter Widerstände (70-72) gleichen Wertes zur Bildung einer ersten Widerstandskette und mit einem ersten Schalterverzweigungsnetzwerk (-78-83) mit einem ersten Ausgangsanschluß (84) umfaßt, das eine hinreichende Anzahl von Schalterelementen enthält, um zu ermöglichen, daß der genannte erste Ausgangsanschluß (84) an irgendeinen beliebigen einzelnen Anzapfpunkt der Widerstandskette schaltbar ist, ansprechend auf die Aufschaltung einer ersten Gruppe von Bits ("AB") des genannten digitalen Wortes ("ABCD"), und diese erste Gruppe das Bit (A") vom höchsten Stellenwert des genannten digitalen Wortes (t'ABCDI') einschlieSt, daß ein zweiter Schaltungsteil der genannten Zweifach-Digital/Analog-Wandleranordnung eine Vielzahl zueinander in Reihe geschalteter Widerstände (73-76) gleichen Wertes zur Bildung einer zweiten Widerstandskette und ein zweites Schalterverzweigungsnetzwerk (85-90) umfaßt, das einen zweiten Ausgangsanschluß (91) und eine hinreichende Anzahl von Schalterelementen besitzt, um zu ermöglichen, daß der genannte zweite Ausgangsanschluß (91) an irgendeinen beliebigen Anzapf punkt der zweiten Widerstandskette schaltbar ist, ansprechend auf die Aufschaltung der restlichen Bits ("CDt') in dem genannten digitalen Wort (llABODt), und diese restlichen Bits das Bit ("D") vom niedrigsten Stellenwert in dem genannten digitalen Wort (ttABCD8) einschließen, daß Mittel zur Anlegung der Bezugsspannung (VREF) an den genannten ersten und zweiten Schaltungsteil vorgesehen sind, sowie Mittel zur Aufteilung der Bezugsspannung (VREF) zwischen dem ersten und zweiten Schaltungsteil, derart, daß ein Anteil der Bezugsspannung (VREF) an dem ersten Schaltungsteil erscheint und dieser Anteil durch die dem Rest des genannten digitalen Wortes ("ABCD") zugeordnete Gewichtung bestimmt ist, und daß Mittel (93) zur Kombination der Ausgangsspannungen des ersten und zweiten Schalterverzweigungsnetzwerks (75-83; 85-90) vorgesehen sind, derart, daß eine mit dem genannten digitalen Wort ("ABCD") und der genannten Bezugsspannung (VRE1?) in Beziehung stehende Analog-Ausgangsspannung verfügbar wird.
2. Wandleranordnung nach Anspruch 1, dadurch gekennzeichnet, daß der genannte erste und zweite Schaltungsteil (70-72,77, 78-83, 84; 73-76, 85-90, 91) dieselbe Anzahl von Bits aufweisen und jeweils die Hälfte der Bits aus dem genannten digitalen Wort ("ABCD") empfangen.
3. Wandleranordnung nach Anspruch 2, dadurch gekennzeichnet, daß die genannte zweite Widerstandskette (73-76) einen Gesamtwiderstandswert (R) aufweist, der gleich dem Widerstandswert eines jeden Widerstandselenentes (70-72) der genannten ersten Widerstandskette ist.
4. Wandleranorctnung nach Anspruch 3, dadurch gekennzeichnet, daß die Mittel (93) zur Kombination Mittel zur Subtraktion der Spannung am Ausgangsanschluß (91) des genannten zweiten Schaltungsteils (73-76, 85-90, 91) von der Spannung am Ausgangsanschluß (84) des genannten ersten Schaltungsteils (70-72, 77, 78-83, 84) umfassen,
5. Wandleranordnung nach Anspruch 4, dadurch gekennzeichnet, daß sie mit einer zweiten Wandleranordnung vom gleichen Aufbau kombiniert ist, und Mittel (108) zur Aufteilung des genannten digitalen Wortee in vier Gruppen von Bits vorgesehen sind, und die Gruppe der Bits mit dem höchsten Stellenwert, sowie die Gruppe der Bits vom nächstniedrigeren Stellenwert dem ersten bzw. zweiten Schaltungsteil (105, 106) der genannten Wandleranordnung zuführbar ist, und die Gruppe der Bits mit dem niedrigsten Stellenwert und die Gruppe der Bits vom nächsthöheren Stellenwert dem zweiten, bzw. ersten Schaltungsteil (106, 105) der genannten Wandleranordnung zuführbar ist, daß Mittel zur Anlegung eines Anteils (118, 119) der genannten Bezugsspannung (VREF) an dem zweiten Schaltungsteil (106) vorgesehen sind, und der genannte Anteil gleich dem Verhältnis der Widerstände in den Widerstandsketten des ersten bzw. zweiten Schaltungsteils (105, 106) ist, und daß Mittel~(107) vorgesehen sind, um die Ausgangsspannungen des genannten zweiten Schaltungsteils (106) subtraktiv zu kombinieren, und zur Addition eines Bruchteils dieser Ausgangsspannungen zu den kombinierten Ausgangsspanungen des genannten ersten Schaltungsteils (105), und der genannte Bruchteil der kombinierten Ausgangsspannungen des genannten zweiten Schaltungsteils (106) gleich dem genannten Anteil nach dem Verhältnis der Widerstände in der genannten ersten und zweiten Widerstandskette ist, derart, daß sich die Bitkapazitäten eines jeden Schalterverzweigungsnetzwerks in den Schaltungsteilen (105, 106) additiv kombinieren zur Schaffung der Gesamt-Bitkapazität der genannten Wandleranordnung.
6. Wandlerkombination nach Anspruch 5, dadurch gekennzeichnet, daß aie genannten Ausgangsspannungen in einer taktgesteuerten Vergleicherschaltung (107) miteinander kombiniert werden, die eine Vielzahl von Eingangsanschluß paaren (110-113) aufweist, und der genannte Anteil den Gewichtungsfaktor des einen Eingangsanschlußpaares (112) darstellt.
7. Wandlerkombination nach Anspruch 6, dadurch gekennzeichnet, daß die genannte taktgesteuerte Vergleicherschaltung (107) ein zusätzliches Eingangsanschlußpaar (110) aufweist, das eine Gewichtung im Werte von eins aufweist und zum Anschluß an eine Analogspannung an einem Eingang (115, 116) ausgelegt ist, gegenüber welcher die genannte Wandlerkombination verglichen wird.
8. Wandlerkombination nach Anspruch 7, dadurch gekennzeichnet, daß die taktgesteuerte Vergleicherschaltung (107) ein zusätzliches Eingangsanschlußpaar (113) aufweist, an das Schaltungsmittel (120, 121) zur Anlegung einer abgleichbaren Spannung zum Abgleich der Spannungsabweichung anschließbar ist.
9. Wandlerkombination nach Anspruch 8, dadurch gekennzeichnet, daß das Eingangsanschlußpaar (113) für die abgleichbare Spannung zum Abgleich der Spannungsabweichung einer Gewichtung in der Größe von angenähert dem Wert des Bits vom niedrigsten Stellenwert des genannten digitalen Wortes unterzogen ist.
10. Doppelte Zweifach-Digital/Analogwandleranordnung mit Eingangsanschlüssen zur Anlegung einer Bezugsspannungsquelle und zur Anlegung von Signalen, die die Bits eines ersten und eines zweiten, getrennten digitalen Wortes darstellen, sowie mit einem ersten und einem zweiten Ausgang zur Abgabe einer ersten und einer zweiten Analogspannung, die dem ersten bzw. zweiten digitalen Wort entspricht, dadurch gekennzeichnet, daß die genannte Digital/Analo-Wandleranordnung einen ersten Schaltungsteil (95) mit einer Vielzahl von zueinander in Reihe geschalteten Widerständen gleichen Wertes zur Bildung einer ersten Widerstandskette und mit einem ersten und einem zweiten Schalterverzweigungsnetzwerx umfaßt, von denen ein jedes einen Ausgangsanschluß und eine hinreichende Anzahl von Schalterelementen aufweist, um zu ermöglichen, daß der jeweilige Ausgangsan schluß auf jeden beliebigen einzelnen Anzapfpunkt auf der genannten ersten Widerstandskette schaltbar ist, daß das genannte erste Schalterverzweigungsnetzwerk auf die Anlegung einer ersten Gruppe von Bits aus dem genannten ersten digitalen Wort, und das genannte zweite Schalterverzweigungsnetzwerk auf die Anlegung einer ersten Gruppe von Bits- aus dem genannten zweiten digitalen Wort anspricht, und die beiden ersten Gruppen von Bits die Bits mit dem höchsten Stellenwert des genannten ersten und zweiten digitalen Wortes einschließen, daß die genannte Digital/Analog-Wandleranordnung einen zweiten Schaltungsteil (96) mit einer Vielzahl von zueinander in Reihe geschalteten Widerständen gleichen Wertes zur Bildung einer zweiten Widerstandskette und ein drittes und viertes Schalterverzweigungsnetzwerk umfaßt, von denen ein jedes einen Ausgangsanschluß und eine hinreichende Anzahl von Schalterelementen aufweist, um zu ermöglichen, daß der jeweilige Ausgan,sanschluS mit jeden beliebigen einzelnen it'nzapfpunkt auf der genannten zweiten Widerstandskette verbindbar ist, daß das genannte dritte Schalterverzweigungsnetzwerk auf die übrigen Bits in dem genannten ersten digitalen Wort anspricht, und das genannte vierte Schalterverzweigungsnetzwerk auf die übrigen Bits in dem genannten zweiten digitalen Wort anspricht, und die genannten übrigen Bits des ersten und zweiten digitalen Wortes die jeweiligen Bits vom niedrigsten Stellenwert des ersten und zweiten digitalen Wortes einschließen, daß Mittel zur Anlegung der genannten Bezugsspanung (VptEF) an den genannten ersten und zweiten Schaltungsteil (95, 96) vorgesehen sind, sowie Mittel zur Aufteilung der genannten Bezugsspannung (VREF) zwischen dem genannten ersten und zweiten Schaltungsteil (95 bzw. 96), derart, daß ein Anteil der Bezugsspannung (VREF) an dem zweiten Schaltungsteil (96) erscheint und durch die dem Rest des genannten ersten und zweiten digitalen Wortes zugeordnete Gewichtung bestimmt ist, daß Schaltungsmittel (100) zur Kombination der Ausgangsspannungen aus den genannten ersten und und dritten Schalterverzweigungsnetzwerk vorgesehen sind, derart, daß eine mit dem genannten ersten digitalen Wort und der genannten Bezugsspannung (VREF) in Beziehung stehende Analog-Ausgangsspannung verfügbar wird, und daß Schaltungsmittel (98) zur Kombination der Ausgangsspannungen aus dem genannten zweiten und vierten Schalterverzweigungsnetzwerk vorgesehen sind, derart, daß eine mit dem genannten zweiten digitalen Wort und der genannten Bezugsspannung (VREF) in Beziehung stehende Analog-Ausgangsspannung verfügbar wird.
11. Doppelte Zweifach-Digital/Analogwandleranordnung nach Anspruch 10, dadurch gekennzeichnet, daß jedes der genannten digitalen Worte eine geradzahlige Anzahl von Bits aufweist, und daß eine gleiche Anzahl von Bits aus jedem digitalen Wort jedem der genannten Schaltungsteile (95, 96) zuführbar ist.
12. Doppelte Zweifach-Digital/Analogwandleranordnung nach Anspruch 11, dadurch gekennzeichnet, daß die genannten Schaltungsmittel (98, 100) zur Kombination der Ausgänge der Schaltungsteile (95, 96) Schaltungsmittel zur Subtraktion der Ausgangsspannung des genannten dritten Schalterverzweigungsnetzwerks von der Ausgangsspannung des genannten ersten Schalterverzweigungsnetzwerks und Schaltungsmittel zur Subtraktion der Ausgangsspannung des genannten vierten Schalterverzweigungsnetzwerks von der Ausgangsspannung des genannten zweiten Schalterverzweigungsnetzwerkes einschließt.