DE60022294T2

DE60022294T2 - Analog-Digital-Wandleranordnung

Info

Publication number: DE60022294T2
Application number: DE60022294T
Authority: DE
Inventors: Hirokazu Kawasaki-shi Okada; Tachio Kawasaki-shi Yuasa
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 1999-11-08
Filing date: 2000-11-03
Publication date: 2006-05-11
Anticipated expiration: 2020-11-04
Also published as: JP4299419B2; EP1098443A2; JP2001136069A; US6486817B1; EP1098443B1; EP1098443A3; DE60022294D1

Description

Die vorliegende Erfindung betrifft eine Digital-Analog-Wandler-Schaltung, die ein digitales Signal in ein analoges Signal umwandelt.
In tragbaren Vorrichtungen wie beispielsweise tragbaren Telefonen ist eine Digital-Analog-Wandler-Schaltung in einer integrierten Halbleiterschaltung wie etwa einer Funk-IC integriert. In den letzten Jahren sind die Prozesse von integrierten Schaltungen feiner geworden. Demzufolge hat sich auch die Energiezufuhrspannung verringert, die in den integrierten Schaltungen verwendet wird. Deshalb werden Digital-Analog-Schaltungen verlangt, die mit einer niedrigen Energiezufuhrspannung arbeiten können.
Digital-Analog-Wandler-Schaltungen, die durch das Kombinieren eines Widerstandsketten-Digital-Analog-Wandlers und gewichteter Widerstände erhalten werden, sind bekannt (siehe zum Beispiel die japanische offengelegte Patentanmeldungsveröffentlichung Nr. 62-227224). 1 ist ein Diagramm, das eine herkömmliche Digital-Analog-Wandler-Schaltung (für 8 Bits) zeigt, die in der japanischen offengelegten Patentanmeldungsveröffentlichung Nr. 62-227224 offenbart ist.
Diese Digital-Analog-Wandler-Schaltung enthält eine Widerstandsketten-Digital-Analog-Wandler-Sektion 11 und eine Binärwichtungsschaltung 12 mit Widerstandsgruppen, die Widerstände mit gewichtetem Wert und Schaltergruppen umfassen, die mit den Widerständen mit gewichtetem Wert verbunden sind. Die Digital-Analog-Wandler-Sektion 11 empfängt n höherwertige Bits (zum Beispiel D4,..., D7) eines digitalen Eingangswertes und gibt eine dementsprechende analoge Spannung aus.
Eine Widerstandsgruppe und eine Schaltergruppe der Binärwichtungsschaltung 12 sind zwischen der Seite einer positiven Energiezufuhr einer Widerstandskette, die in der Digital-Analog-Wandler-Sektion 11 enthalten ist, und einer positiven Energiezufuhr (Vr(+)) eingefügt. Eine Widerstandsgruppe und eine Schaltergruppe der Binärwichtungsschaltung 12 sind auch zwischen der Seite einer negativen Energiezufuhr und einer negativen Energiezufuhr (Vr(–)) einer Widerstandskette eingefügt. Jeder der widerstände mit gewichtetem Wert der Widerstandsgruppe wird durch eine Schaltergruppe eingefügt oder entfernt. Die Schalter S11 bis S14 und S21 bis S24 der Schaltergruppen sind zum Beispiel MOS-Transistoren.
Die Binärwichtungsschaltung 12 empfängt m niederwertige Bits (zum Beispiel D0,..., D3) des digitalen Eingangswertes. Gemäß dem Einfügen und Entfernen der Widerstände mit gewichtetem Wert, das durch die Schaltergruppen erfolgt, gibt die Binärwichtungsschaltung 12 ein Potential aus, das erhalten wird, indem eine Spannung entsprechend einer Stufe der Digital-Analog-Wandler-Sektion 11 durch 1/2^m geteilt wird. In der in 1 gezeigten Digital-Analog-Wandler-Schaltung werden deshalb 2^m+n Stufen erhalten.
In der oben beschriebenen herkömmlichen Digital-Analog-Wandler-Schaltung sind die Schaltergruppen der Binärwichtungsschaltung 12 seriell mit der Widerstandskette verbunden, die in der Digital-Analog-Wandler-Sektion 11 enthalten ist. Eine Spannungsveränderung entsprechend den niederwertigen Bits des digitalen Eingangswertes wird durch Umschalten der Schalter S11 bis S14 und S21 bis S24 der Schaltergruppen eingestellt. Deshalb wird die Wandlungspräzision dieser Digital-Analog-Wandler-Schaltung durch die Ein-Widerstandswerte der Schalter S11 bis S14 und S21 bis S24 beeinflusst.
Deshalb ist das Problem vorhanden, dass der Schaltungsbereich zum Aktivieren der oben beschriebenen herkömmlichen Digital-Analog-Wandler-Schaltung mit einer niedrigen Energiezufuhrspannung vergrößert werden muss. Der Grund dafür ist wie folgt. Falls die Energiezufuhrspannung niedrig wird, wird die Spannung eines Steuersignals zum Einschalten von Gates von MOS-Transistoren verringert, die die Schalter bilden. Zum Herabdrücken des maximalen Ein-Widerstandes auf solch ein Niveau, um keinen ernsthaften Einfluss auf die Digital-Analog-Wandlungspräzision auszuüben, muss deshalb der Gate-Bereich vergrößert werden.
Eine Aufgabe der vorliegenden Erfindung ist das Vorsehen einer Digital-Analog-Wandler-Schaltung, die eine Vergrößerung des Schaltungsbereiches auch dann unterdrücken kann, wenn sie mit einer niedrigen Energiezufuhrspannung aktiviert wird.
Eine Digital-Analog-Wandler-Schaltung gemäß der vorliegenden Erfindung ist in dem beigefügten Anspruch 1 angegeben und hat solch eine Konfiguration, dass ein Potential an einem beliebigen Knoten in einer Widerstandskette verändert wird, indem Potentiale beider Enden verändert werden, während eine Potentialdifferenz in der Widerstandskette konstant gehalten wird.
2 ist ein Schaltungsdiagramm, das das Prinzip einer Digital-Analog-Wandler-Schaltung gemäß der vorliegenden Erfindung beschreibt. Diese Digital-Analog-Wandler-Schaltung enthält Widerstandsketten RS1, RS2 und RS3, einen ersten Controller (Controller 1) 21, einen zweiten Controller (Controller 2) 22, eine Schaltergruppe SW, eine erste variable Spannungsquelle VH, eine zweite variable Spannungsquelle VL, einen Puffer 23, Eingangsanschlüsse 24 und 25 und einen Ausgangsanschluss 26. Bezugszeichen N1, N2, N3, N4 und N5 bezeichnen jeweilig Knoten.
Die erste Widerstandskette RS1 ist seriell zwischen dem Knoten N1 und dem Knoten N2 verbunden. Die zweite Widerstandskette RS2 ist seriell zwischen dem Knoten N3 und dem Knoten N4 verbunden. Die dritte Widerstandskette RS3 ist seriell zwischen dem Knoten N2 und dem Knoten N3 verbunden. Deshalb sind die drei Widerstandsketten RS1, RS2 und RS3 seriell verbunden.
Dem ersten Eingangsanschluss 24 werden m höherwertige Bits (zum Beispiel Dn+m–1,..., Dn+1, Dn) eines digitalen Eingangssignals zugeführt. Dem zweiten Eingangsanschluss 25 werden n niederwertige Bits (zum Beispiel Dn–1,..., D1, D0) des digitalen Eingangssignals zugeführt.
Der erste Controller 21 steuert das Umschalten der Schaltergruppe SW gemäß den m höherwertigen Bits des Eingangssignals. Die Widerstandsketten RS1, RS2 und RS3, der erste Controller 21 und die Schaltergruppe SW bilden eine Digital-Analog-Wandler-Schaltung des Widerstandskettentyps. Unter Verwendung der Digital-Analog-Wandler-Schaltung des Widerstandskettentyps wird eine analoge Ausgabe entsprechend m höherwertigen Bits des digitalen Eingangssignals erhalten.
Der zweite Controller 22 steuert Potentiale von zwei variablen Spannungsquellen VH und VL, um die Potentialdifferenz zwischen dem Knoten N1 und dem Knoten N4 immer konstant zu halten. Hier wendet die erste variable Spannungsquelle VH ein Potential mit relativ hohem Pegel auf den Knoten N1 an. Die zweite variable Spannungsquelle VL wendet ein Potential mit relativ niedrigem Pegel auf den Knoten N4 an.
Als Resultat der Veränderung der Potentiale der zwei variablen Spannungsquellen VH und VL, die durch den zweiten Controller 22 gesteuert werden, wird eine analoge Ausgabe entsprechend den n niederwertigen Bits des digitalen Eingangssignals erhalten. Das analoge Signal entsprechend dem digitalen Eingangssignal wird durch den Knoten N5 und den Puffer 23 an den Ausgangsanschluss 26 ausgegeben.
3 ist ein Schaltungsdiagramm, das das Prinzip der Digital-Analog-Wandler-Schaltung gemäß der vorliegenden Erfindung eingehender zeigt. 3 zeigt die variablen Spannungsquellen VH und VL der Digital-Analog-Wandler-Schaltung von 2 detaillierter. In dieser Figur sind Komponenten, die denen in 2 entsprechen, mit denselben Bezugszeichen versehen, und die Beschreibung derselben wird weggelassen.
Bei dem in 3 gezeigten Beispiel enthält die variable Spannungsquelle VH (siehe 2) eine erste konstante Spannungsquelle VRH, eine zweite konstante Spannungsquelle VRHH, einen ersten Differenzverstärker 27, einen ersten Transistor Tr1 und eine erste Schaltergruppe S1. Der erste Transistor Tr1 ist zwischen dem Knoten N1 und der ersten konstanten Spannungsquelle VRH verbunden. Der erste Transistor Tr1 arbeitet auf der Basis eines Ausgangssignals des ersten Differenzverstärkers 27.
Ein Eingangsanschluss des ersten Differenzverstärkers 27 ist mit der zweiten konstanten Spannungsquelle VRHH verbunden. Der andere Eingangsanschluss des ersten Differenzverstärkers 27 ist mit einer geeigneten Stelle der ersten Widerstandskette RS1 durch die erste Schaltergruppe S1 verbunden. Die Umschaltoperation der ersten Schaltergruppe S1 wird durch den zweiten Controller 22 gesteuert.
N7 ist ein Knoten, der über die erste Schaltergruppe S1 mit der ersten Widerstandskette RS1 verbunden ist. Ein Potential am Knoten N7 unterliegt einer Rückführungssteuerung durch den ersten Differenzverstärker 27, um einem Potential der zweiten konstanten Spannungsquelle VRHH gleich zu sein, durch eine Noratoraktion des ersten Transistors Tr1.
Bei dem in 3 gezeigten Beispiel enthält die variable Spannungsquelle VL (siehe 2) eine dritte konstante Spannungsquelle VRL, eine vierte konstante Spannungsquelle VRLL, einen zweiten Differenzverstärker 28, einen zweiten Transistor Tr2 und eine zweite Schaltergruppe S2. Der zweite Transistor Tr2 ist zwischen dem Knoten N4 und der dritten konstanten Spannungsquelle VRL verbunden. Der zweite Transistor Tr2 arbeitet auf der Basis eines Ausgangssignals des zweiten Differenzverstärkers 28.
Ein Eingangsanschluss des zweiten Differenzverstärkers 28 ist mit der vierten konstanten Spannungsquelle VRLL verbunden. Der andere Eingangsanschluss des zweiten Differenzverstärkers 28 ist mit einer geeigneten Stelle der zweiten Widerstandskette RS2 durch die zweite Schaltergruppe S2 verbunden. Die Umschaltoperation der zweiten Schaltergruppe S2 wird durch den zweiten Controller 22 gesteuert.
N8 ist ein Knoten, der über die zweite Schaltergruppe S2 mit der zweiten Widerstandskette RS2 verbunden ist. Ein Potential am Knoten N8 unterliegt einer Rückführungssteuerung durch den zweiten Differenzverstärker 28, um einem Potential an der vierten konstanten Spannungsquelle VRLL gleich zu sein, durch eine Noratoraktion des zweiten Transistors Tr2.
Auf Grund solch einer Konfiguration ergibt eine Potentialdifferenz zwischen dem geeigneten Knoten der ersten Widerstandskette RS1, die mit dem Knoten N7 durch die erste Schaltergruppe S1 verbunden ist, und dem geeigneten Knoten der zweiten Widerstandskette RS2, die mit dem Knoten N8 durch die zweite Schaltergruppe S2 verbunden ist, immer einen konstanten Wert V7–8.
Hier hat der zweite Controller 22 solch eine Konfiguration, um die Umschaltoperation der ersten und zweiten Schaltergruppen S1 und S2 zu steuern, damit der widerstand zwischen dem geeigneten Knoten der ersten Widerstandskette RS1, die mit dem Knoten N7 verbunden ist, und dem geeigneten Knoten der zweiten Widerstandskette RS2, die mit dem Knoten N8 verbunden ist, immer einen konstanten Wert R7–8 ergibt.
Deshalb wird ein Strom I, der durch die drei Widerstandsketten RS1, RS2 und RS3 fließt, die seriell verbunden sind, immer ein konstanter Wert sein, und er wird durch die folgende Gleichung 1 dargestellt. I = V7–8/R7–8 (1)
Wenn ferner angenommen wird, dass der widerstandswert zwischen dem Knoten N1 und dem Knoten N4, die an beiden Enden der drei Widerstandsketten RS1, RS2 und RS3 angeordnet sind, R1–4 ist, wird die Potentialdifferenz V1–4 zwischen dem Knoten N1 und dem Knoten N4 immer ein konstanter Wert sein, und er wird dargestellt durch die folgende Gleichung 2. V1–4 = V7–8 × R1–4/R7–8 (2)
In der in 3 gezeigten Digital-Analog-Wandler-Schaltung können das Potential des Knotens N1 und das Potential des Knotens N4 durch die oben beschriebene Aktion verändert werden, während die Potentialdifferenz zwischen Enden (Knoten N1 und Knoten N4) der Widerstandsketten RS1, RS2 und RS3 konstant gehalten wird.
Unter Verwendung der Widerstandsketten-Digital-Analog-Wandler-Schaltung, die die Widerstandsketten RS1, RS2 und RS3, den ersten Controller 21 und die Schaltergruppe SW enthält, wird eine analoge Ausgabe entsprechend den m höherwertigen Bits des digitalen Eingangssignals erhalten. Ferner wird eine analoge Ausgabe entsprechend den n niederwertigen Bits des digitalen Eingangssignals durch Veränderungen des Potentials des Knotens N1 und des Potentials des Knotens N4 bestimmt.
Deshalb ist es nicht erforderlich, eine Schaltergruppe zum Erhalten der analogen Ausgabe entsprechend den n niederwertigen Bits des digitalen Eingangssignals seriell mit der Widerstandskette vorzusehen, anders als bei der herkömmlichen Technik. Deshalb kann eine Vergrößerung des Schaltungsbereiches, die ein Problem in dem Fall darstellt, wenn die herkömmliche Digital-Analog-Wandler-Schaltung mit einer niedrigen Energiezufuhrspannung aktiviert wird, unterdrückt werden.
Andere Merkmale von Ausführungsformen dieser Erfindung gehen aus der folgenden Beschreibung unter Bezugnahme auf die beiliegenden Zeichnungen hervor, in denen:
1 ein Schaltungsdiagramm ist, das eine herkömmliche Digital-Analog-Wandler-Schaltung zeigt;
2 ein Schaltungsdiagramm ist, das das Prinzip einer Digital-Analog-Wandler-Schaltung gemäß der vorliegenden Erfindung zeigt;
3 ein Schaltungsdiagramm ist, das das Prinzip einer Digital-Analog-Wandler-Schaltung gemäß der vorliegenden Erfindung zeigt;
4 ein Schaltungsdiagramm ist, das eine Ausführungsform einer Digital-Analog-Wandler-Schaltung gemäß der vorliegenden Erfindung zeigt;
5 ein schematisches Diagramm ist, das ein Beispiel für einen Selektor in der Digital-Analog-Wandler-Schaltung von 4 zeigt;
6 ein schematisches Diagramm ist, das ein Beispiel für eine Potentialerzeugungsschaltung in der Digital-Analog-Wandler-Schaltung von 4 zeigt.
Im folgenden wird unter Bezugnahme auf die Zeichnungen ein Beispiel eingehend beschrieben, bei dem die vorliegende Erfindung auf eine 8-Bit-Digital-Analog-Wandler-Schaltung angewendet wird. 4 ist ein Schaltungsdiagramm, das eine Ausführungsform einer Digital-Analog-Wandler-Schaltung gemäß der vorliegenden Erfindung zeigt.
Diese Digital-Analog-Wandler-Schaltung enthält drei Widerstandsketten RS1, RS2 und RS3, einen ersten Selektor 31, einen zweiten Selektor 32, einen dritten Selektor 33, einen ersten Differenzverstärker 27, einen ersten Transistor Tr1, der zum Beispiel aus einem PMOS gebildet ist, einen zweiten Differenzverstärker 28, einen zweiten Transistor Tr2, der zum Beispiel aus einem NMOS gebildet ist, einen Puffer 23 und einen Ausgangsanschluss 26.
Ferner enthält diese Digital-Analog-Wandler-Schaltung einen Eingangsanschluss, dem höherwertige Bits (zum Beispiel D7, D6, D5 und D4) eines digitalen Signals zugeführt werden, und einen Eingangsanschluss, dem niederwertige Bits (zum Beispiel D3, D2, D1 und D0) zugeführt werden. In 4 sind jene Eingangsanschlüsse (Anschlüsse, die in 3 mit den Bezugszeichen 24 und 25 bezeichnet sind) jedoch weggelassen und nicht gezeigt. Die Komponenten, die dieselben oder ähnliche wie jene von 3 sind, sind mit denselben Bezugszeichen versehen, und eine doppelte Beschreibung wird weggelassen.
In dieser Ausführungsform entspricht der erste Selektor 31 dem zweiten Controller 22 (siehe 3) und der ersten Schaltergruppe S1 (siehe 3). Der zweite Selektor 32 entspricht dem zweiten Controller 22 (siehe 3) und der zweiten Schaltergruppe S2 (siehe 3). Der dritte Selektor 33 entspricht dem ersten Controller 21 (siehe 3) und der Schaltergruppe SW (siehe 3).
Die erste Widerstandskette RS1 hat solch eine Konfiguration, dass 16 Widerstände, die jeweils einen widerstandswert von (1/16)R haben, zwischen dem Knoten N1 und dem Knoten N2 seriell verbunden sind. Ein Anschluss eines Widerstandes, der auf der Seite des höchsten Potentials von jenen 16 Widerständen angeordnet ist, ist mit einem Drain des ersten Transistors Tr1 verbunden. Ein Energiezufuhrpotential Vref wird auf eine Source des ersten Transistors Tr1 angewendet. Ein Ausgangssignal des ersten Differenzverstärkers 27 wird einem Gate des ersten Transistors Tr1 eingegeben.
Hier ist ein Abgriff T0 des ersten Selektors 31 mit einem Verbindungspunkt verbunden, der einem Anschluss eines Widerstandes entspricht, der auf der Seite des höchsten Potentials (Seite des Knotens N1) in der ersten Widerstandskette RS1 angeordnet ist, d. h., mit einem Verbindungspunkt, der dem Knoten N1 entspricht. Ein Abgriff T1 des Selektors 31 ist mit einem Verbindungspunkt zwischen diesem Widerstand und seinem benachbarten Widerstand verbunden. Nachfolgend sind Abgriffe des Selektors 31 mit Verbindungspunkten mit jeweiligen benachbarten Widerständen verbunden. Und ein Abgriff T15 des Selektors 31 ist mit einem Verbindungspunkt zwischen dem Widerstand, der auf der Seite des niedrigsten Potentials (Seite des Knotens N2) in der ersten Widerstandskette RS1 angeordnet ist, und einem unmittelbar vorhergehenden Widerstand verbunden. Ein Abgriff TA des Selektors 31 ist mit einem nichtinvertierenden Eingangsanschluss (Knoten N7) des ersten Differenzverstärkers 27 verbunden.
Der erste Selektor 31 hat solch eine Konfiguration, um den Abgriff TA auf einen der Abgriffe T0 bis T15 gemäß den niederwertigen Bits (zum Beispiel D3, D2, D1 und D0) des digitalen Eingangssignals umzuschalten. Einem invertierenden Eingangsanschluss des ersten Differenzverstärkers 27 wird ein Potential zugeführt, das 15/16 des Energiezufuhrpotentials Vref entspricht, d. h., (15/16)·Vref.
Die zweite Widerstandskette RS2 hat solch eine Konfiguration, dass 16 Widerstände, die jeweils einen Widerstandswert von (1/16)·R haben, zwischen dem Knoten N3 und dem Knoten N4 seriell verbunden sind. Ein Anschluss eines Widerstandes, der auf der Seite des niedrigsten Potentials von jenen 16 Widerständen angeordnet ist, ist mit einem Drain des zweiten Transistors Tr2 verbunden. Eine Source des zweiten Transistors Tr2 ist geerdet. Ein Ausgangssignal des zweiten Differenzverstärkers 28 wird einem Gate des zweiten Transistors Tr2 eingegeben.
Auch in dem zweiten Selektor 32 ist ein Abgriff T0 mit einem Verbindungspunkt entsprechend einem Anschluss eines Widerstandes verbunden, der auf der Seite des höchsten Potentials (Seite des Knotens N3) in der zweiten Widerstandskette RS2 angeordnet ist, d. h., mit einem Verbindungspunkt entsprechend dem Knoten N3, genauso wie in dem ersten Selektor 31. Nachfolgend sind Abgriffe des Selektors 32 mit Verbindungspunkten mit jeweiligen benachbarten Widerständen verbunden. Ein Abgriff TA des Selektors 32 ist mit einem nichtinvertierenden Eingangsanschluss (Knoten N8) des zweiten Differenzverstärkers 28 verbunden.
Der zweite Selektor 32 hat solch eine Konfiguration, um den Abgriff TA auf einen der Abgriffe T0 bis T15 gemäß den niederwertigen Bits (zum Beispiel D3, D2, D1 und D0) des digitalen Eingangssignals umzuschalten. Einem invertierenden Eingangsanschluss des zweiten Differenzverstärkers 28 wird ein Potential zugeführt, das 1/16 des Energiezufuhrpotentials Vref entspricht, d. h., (1/16)·Vref.
Der erste Selektor 31 und der zweite Selektor 32 führen eine Umschaltoperation aus, um einen Widerstandswert zwischen dem Knoten N7 und N8 auf 14R zu halten.
Wenn zum Beispiel der nichtinvertierende Eingangsanschluss des ersten Differenzverstärkers 27 mit dem Verbindungspunkt T6 der ersten Widerstandskette RS1 durch den Knoten N7 verbunden ist, wird der nichtinvertierende Eingangsanschluss des zweiten Differenzverstärkers 28 mit dem Verbindungspunkt T6 der zweiten Widerstandskette RS2 durch den Knoten N8 verbunden.
Die dritte Widerstandskette RS3 hat solch eine Konfiguration, dass 13 Widerstände, die jeweils einen Widerstandswert R haben, zwischen dem Knoten N2 und dem Knoten N3 seriell verbunden sind. Ein Abgriff T0 des dritten Selektors 33 ist mit dem Knoten N4 verbunden. Ein Abgriff T1 des Selektors 33 ist mit einem Verbindungspunkt entsprechend einem Anschluss eines Widerstandes verbunden, der auf der Seite des niedrigsten Potentials (der Seite des Knotens N3) in der dritten Widerstandskette RS3 angeordnet ist, d. h., mit einem Verbindungspunkt entsprechend dem Knoten N3.
Nachfolgend sind Abgriffe des Selektors 33 mit Verbindungspunkten mit jeweiligen benachbarten Widerständen verbunden. Ein Abgriff T15 des Selektors 33 ist mit dem Knoten N1 verbunden. Ein Abgriff TA des Selektors 33 ist mit einem Knoten N5 verbunden, der mit dem Ausgangsanschluss 25 über den Puffer 23 verbunden ist.
Der dritte Selektor 33 hat solch eine Konfiguration, um den Abgriff TA auf einen der Abgriffe T0 bis T15 gemäß den höherwertigen Bits (zum Beispiel D7, D6, D5 und D4) des digitalen Eingangssignals umzuschalten.
5 ist ein schematisches Diagramm, das ein Beispiel für den ersten Selektor 31 oder den zweiten Selektor 32 zeigt. Der erste Selektor 31 oder der zweite Selektor 32 enthält einen analogen Selektor zum Umschalten der Ordnung nach auf "0" oder "1", von einer höherwertigen Bitseite von niederwertigen Bits, wie etwa "D3, D2, D1 und D0", des digitalen Eingangssignals.
Wenn das digitale Signal D3, D2, D1 und D0 1111 lautet, wird ein Abgriff TA mit dem Abgriff T15 verbunden. Wenn der digitale Signalwert kleiner wird, wird ein Verbindungspunkt mit dem Abgriff TA sukzessive umgeschaltet auf T14, T13,..., T1. Wenn das digitale Signal D3, D2, D1 und D0 0000 lautet, wird der Abgriff TA mit dem Abgriff T0 verbunden.
Der dritte Selektor 33 hat eine Konfiguration, die der in 5 gezeigten Konfiguration ähnlich ist. Der dritte Selektor 33 enthält einen analogen Selektor zum Umschalten der Ordnung nach auf "0" oder "1", von einer höherwertigen Bitseite von höherwertigen Bits, wie etwa D7, D6, D5 und D4, des digitalen Eingangssignals.
Wenn das digitale Signal D7, D6, D5 und D4 1111 lautet, wird ein Abgriff TA mit dem Abgriff T15 verbunden. Wenn der digitale Signalwert kleiner wird, wird ein Verbindungspunkt mit dem Abgriff TA sukzessive auf T14, T13,..., T1 umgeschaltet. Wenn das digitale Signal D7, D6, D5 und D4 0000 lautet, wird der Abgriff TA mit dem Abgriff T0 verbunden.
6 ist ein schematisches Diagramm, das ein Beispiel für eine Potentialerzeugungsschaltung zeigt, um zu bewirken, dass die Digital-Analog-Wandler-Schaltung, die in 4 gezeigt ist, das Energiezufuhrpotential Vref, das Potential entsprechend 15/16 des Potentials Vref und das Potential entsprechend 1/16 des Energiezufuhrpotentials Vref erzeugt. In dieser Potentialerzeugungsschaltung sind 16 Widerstände, die jeweils denselben Widerstandswert R haben, seriell verbunden, wird einem Ende dieser Serie das Energiezufuhrpotential Vref zugeführt und ist das andere Ende geerdet.
In dieser Potentialerzeugungsschaltung ist ein Potential, das um einen Spannungsabfall von einem Widerstand niedriger als die Seite des hohen Potentials ist, das Potential (15/16)·Vref, das auf den invertierenden Eingangsanschluss des ersten Differenzverstärkers 27 angewendet wird. Ferner ist ein Potential, das um einen Spannungsabfall von einem Widerstand höher als die Seite des niedrigen Potentials ist, das Potential (1/16)·Vref, das auf den invertierenden Eingangsanschluss des zweiten Differenzverstärkers 28 angewendet wird.
Das in 4 gezeigte Beispiel zeigt den Fall, wenn das digitale Eingangssignal 10010110(2) lautet, obwohl keine diesbezügliche Einschränkung besteht. Mit anderen Worten, D7 = 1, D6 = 0, D5 = 0, D4 = 1, D3 = 0, D2 = 1, D1 = 1, D0 = 0. Dieser wert ist gleich 150(10). Hier bedeuten (2) und (10), dass der Wert ein Binärwert bzw. ein Dezimalwert ist.
Ferner wird in der vorliegenden Ausführungsform ein digitales 8-Bit-Eingangssignal in 4 höherwertige Bits und 4 niederwertige Bits geteilt. Danach wird als Begründung dafür ein Bitteilungsverfahren beschrieben, das auf die Digital-Analog-Wandler-Schaltung gemäß der vorliegenden Erfindung angewendet wird.
Nun wird angenommen, dass ein digitales N-Bit-Signal in m höherwertige Bits und n niederwertige Bits geteilt wird und dass der Bereich des Widerstandselementes entsprechend 1 LSB Sr ist. In diesem Fall wird der Gesamtbereich der Widerstandselemente ΣSr durch die folgende Gleichung 3 dargestellt. ΣSr = 2n·(2m – 1)·Sr (3)
Hierbei ist n ≤ N–2.
Wenn weiterhin angenommen wird, dass der Bereich pro Schalterelement, das in dem Selektor von 5 verwendet wird, Ss ist, wird der Gesamtbereich ΣSs der Schalterelemente durch die folgende Gleichung 4 dargestellt. ΣSs = (2m + 2n+1 – 3)·Ss (4)
Wenn nun angenommen wird, dass Sr ungefähr gleich Ss und N gleich 8 ist, wird der Gesamtbereich der Widerstände und der Schalterelemente minimal, wenn m = n = 4 ist. Werte von m und n können auch dann auf dieselbe Weise abgeleitet werden, wenn N nicht gleich 8 ist. Ferner können Werte von m und n auch dann auf dieselbe Weise abgeleitet werden, wenn Sr und Ss einander nicht gleich sind.
Nun wird die Operation dieser Schaltung beschrieben, wobei der Fall berücksichtigt wird, wenn der Wert des digitalen Eingangssignals beispielsweise 10010110(2) beträgt (siehe 4). Da die niederwertigen Bits 0110 sind, wird der Knoten N7 mit dem Verbindungspunkt von T6 der ersten Widerstandskette RS1 durch den ersten Selektor 31 verbunden. Deshalb wird das Potential des Knotens N7 einem Potential VRS1-T6 des Verbindungspunktes T6 der ersten Widerstandskette RS1 gleich.
In dem ersten Differenzverstärker 27 wird eine Differenz zwischen dem Potential VRS1-T6 des Knotens N7 und einem Potential entsprechend 15/16 des Energiezufuhrpotentials Vref, d. h., (15/16)·Vref, verstärkt. Und ein Potential entsprechend der Differenz wird auf das Gate des ersten Transistors Tr1 als Ausgangssignal des ersten Differenzverstärkers 27 angewendet.
Falls zu jener Zeit das Potential VRS1-T6 des Knotens N7 höher als (15/16)·Vref ist, steigt dann das Potential an, das auf das Gate des ersten Transistors Tr angewendet wird, und demzufolge wird die Potentialdifferenz zwischen Source und Drain des ersten Transistors Tr1 groß. Als Resultat wird das Potential VRS1-T6 des Knotens N7 niedrig und erreicht (15/16)·Vref.
Falls andererseits das Potential VRS1-T6 des Knotens N7 niedriger als (15/16)·Vref ist, fällt dann das Potential ab, das auf das Gate des ersten Transistors Tr1 angewendet wird, und demzufolge wird die Potentialdifferenz zwischen Source und Drain des ersten Transistors Tr1 klein. Als Resultat wird das Potential VRS1-T6 des Knotens N7 hoch und nähert sich (15/16)·Vref. Durch solch eine Rückführungssteuerung wird das Potential VRS1-T6 des Knotens N7 gleich (15/16)·Vref.
Auf dieselbe Weise wird der Knoten N8 mit dem Verbindungspunkt von T6 der zweiten Widerstandskette RS2 durch den zweiten Selektor 32 verbunden. Als Resultat wird das Potential des Knotens N8 einem Potential VRS2-T6 des Verbindungspunktes T6 der Widerstandskette RS2 gleich. Durch dieselbe Rückführungssteuerung wie jene des ersten Selektors 31 wird das Potential VRS2-T6 des Knotens N8 gleich (1/16)·Vref.
Ferner führen der erste Selektor 31 und der zweite Selektor 32 eine Umschaltoperation von jeweiligen Verbindungspunkten aus, um einen Widerstandswert eines Weges, der sich von dem Knoten N7 zu dem Knoten N8 durch die ersten bis dritten Widerstandsketten RS1, RS2 und RS3 erstreckt, immer auf 14R zu halten.
Eine Potentialdifferenz zwischen dem Knoten N7 und N8 entspricht 14/16 des Energiezufuhrpotentials Vref, d. h., (14/16)·Vref. Deshalb fließt ein konstanter Strom Vref/(16·R) von dem Knoten N1 zu dem Knoten N4.
Da die höherwertigen Bits 1001 lauten, wird der Knoten N5 durch den dritten Selektor 33 mit dem Verbindungspunkt von T9 der dritten Widerstandskette RS3 verbunden. Deshalb wird ein Potential des Knotens N5 einem Potential VRS3-T9 des Verbindungspunktes T9 der dritten Widerstandskette RS3 gleich.
Der Widerstandswert zwischen dem Verbindungspunkt T9 der dritten Widerstandskette RS3 und dem Verbindungspunkt T6 der zweiten Widerstandskette RS2 beträgt 134/16 von R (d. h. (134/16)·R). Und ein Strom, der hindurch fließt, beträgt Vref/(16·R), wie oben beschrieben.
Deshalb beträgt eine Potentialdifferenz zwischen dem Verbindungspunkt T9 der dritten Widerstandskette RS3 und dem Verbindungspunkt T6 der zweiten Widerstandskette RS2 134/256 des Energiezufuhrpotentials Vref, d. h. (134/256)·Vref.
Ferner beträgt das Potential VRS2-T6 des Verbindungspunktes T6 der zweiten Widerstandskette RS2 (1/16)·Vref, wie oben beschrieben.
Deshalb beträgt ein Potential an dem Verbindungspunkt T9 der dritten Widerstandskette RS3, das die Ausgabe der Digital-Analog-Wandler-Schaltung der vorliegenden Ausführungsform bildet, 150/256 des Energiezufuhrpotentials Vref, d. h. (150/256)·Vref. Mit anderen Worten, es wird eine analoge Ausgabe erhalten, die einem Wert von 150(10) des digitalen Eingangssignals entspricht.
In dieser Ausführungsform können Potentiale des Knotens N1 und des Knotens N4 verändert werden, während die Potentialdifferenz zwischen Enden (dem Knoten N1 und dem Knoten N4) der Widerstandsketten RS1, RS2 und RS3 konstant gehalten wird.
Und die analoge Ausgabe entsprechend den m höherwertigen Bits des digitalen Eingangssignals wird unter Verwendung der Widerstandsketten-Digital-Analog-Wandler-Schaltung mit den Widerstandsketten RS1, RS2 und RS3 und des dritten Selektors 33 erhalten. Ferner wird die analoge Ausgabe entsprechend den n niederwertigen Bits des digitalen Eingangssignals durch die Veränderungen der Potentiale des Knotens N1 und des Knotens N4 bestimmt.
Anders als bei der herkömmlichen Technik ist es deshalb nicht erforderlich, die Schaltergruppe zum Erhalten der analogen Ausgabe entsprechend den n niederwertigen Bits des digitalen Eingangssignals vorzusehen, die mit der Widerstandskette seriell verbunden ist. Als Resultat kann die Vergrößerung des Schaltungsbereiches unterdrückt werden, die ein Problem in dem Fall darstellt, wenn die herkömmliche Digital-Analog-Wandler-Schaltung mit einer niedrigen Energiezufuhrspannung aktiviert wird.
Nun wird ein Resultat des Vergleichs des Bereiches der in 4 gezeigten Digital-Analog-Wandler-Schaltung und der in 1 gezeigten herkömmlichen Digital-Analog-Wandler-Schaltung beschrieben. Hierbei wird angenommen, dass der Bereich der gesamten herkömmlichen Digital-Analog-Wandler-Schaltung 100 % darstellt. In der herkömmlichen Schaltung beläuft sich der Bereich, der durch die Schalterelemente (MOS-Transistoren) zum Umwandeln der n niederwertigen Bits des digitalen Eingangssignals in ein analoges Signal belegt wird, auf 90 %. In der Schaltung der vorliegenden Ausführungsform beträgt er jedoch ungefähr 17 %.
Ferner sind in der Schaltung der vorliegenden Ausführungsform die ersten und zweiten Differenzverstärker 27 und 28 neu vorgesehen. Der Bereich, der durch diese Differenzverstärker 27 und 28 belegt wird, beläuft sich jedoch ungefähr auf 26 % des Bereiches der gesamten herkömmlichen Digital-Analog-Wandler-Schaltung. Insgesamt beläuft sich deshalb der Bereich der Digital-Analog-Wandler-Schaltung der vorliegenden Ausführungsform ungefähr auf 53 (= 100 – 90 + 17 + 26) % der herkömmlichen Schaltung. Mit anderen Worten, die Digital-Analog-Wandler-Schaltung der vorliegenden Ausführungsform ist verglichen mit der herkömmlichen Digital-Analog-Wandler-Schaltung ungefähr halb so groß.
Oben wird erwähnt, dass der erste Transistor Tr1 und der zweite Transistor Tr2 PMOS bzw. NMOS sind. Der erste Transistor Tr1 und der zweite Transistor Tr2 können jedoch NMOS bzw. PMOS sein. In diesem Fall müssen Eingangscharakteristiken der ersten und zweiten Differenzverstärker 27 und 28 invertiert werden.
Ferner wird oben erwähnt, dass der erste Transistor Tr1 und der zweite Transistor Tr2 beide MOS-Transistoren sind. Natürlich sind jedoch der erste Transistor Tr1 und der zweite Transistor Tr2 nicht darauf begrenzt.
Des weiteren ist die vorliegende Erfindung nicht auf eine Digital-Analog-Wandler-Schaltung für 8 Bits begrenzt, sondern sie kann auf Digital-Analog-Wandler-Schaltungen für verschiedenste Anzahlen von Bits angewendet werden. Wenn das digitale Eingangssignal in m höherwertige Bits und n niederwertige Bits geteilt wird, hat eine jede der ersten und zweiten Widerstandsketten RS1 und RS2 solch eine Konfiguration, dass 2ⁿ Widerstände, die jeweils einen Widerstandswert von R/2ⁿ haben, seriell verbunden sind. Die dritte Widerstandskette RS3 hat solch eine Konfiguration, dass 2^m – 3 Widerstände, die jeweils einen Widerstandswert von R haben, seriell verbunden sind, wobei m ≥ 2 ist.
Zusätzlich werden invertierenden Eingangsanschlüssen des ersten Differenzverstärkers 27 und des zweiten Differenzverstärkers 28 ein Potential von Vref – Vref/2^m und ein Potential von Vref/2^m zugeführt. Des weiteren müssen der erste Selektor 31 und der zweite Selektor 32 so selektiert werden, damit der Widerstandswert der Widerstandsketten RS1, RS2 und RS3 zwischen dem Knoten N7 und dem Knoten N8 immer einen konstanten Wert (2^m – 2)·R ergibt.
Anders als bei der herkömmlichen Technik ist es bei der vorliegenden Erfindung nicht erforderlich, eine Schaltergruppe zum Erhalten einer analogen Ausgabe entsprechend den n niederwertigen Bits des digitalen Eingangssignals vorzusehen, die mit der Widerstandskette seriell verbunden ist. Demzufolge kann auch dann, wenn die Digital-Analog-Schaltung mit einer niedrigen Energiezufuhrspannung aktiviert wird, eine Vergrößerung des Schaltungsbereiches unterdrückt werden.

Claims

Digital-Analog-Wandler-Schaltung mit: einer ersten Widerstandskette (RS1); einer zweiten Widerstandskette (RS2); und einer dritten Widerstandskette (RS3), welche in Reihe zwischen einem Ende (N2) der ersten Widerstandskette (RS1) und einem Ende (N3) der zweiten Widerstandskette verbunden ist; gekennzeichnet durch: einen ersten Selektor (31), welcher einen von einer Vielzahl von Verbindungsknoten (T) der ersten Widerstandskette (RS1) mit einem ersten Ausgangsanschluss (N7) verbindet; einen zweiten Selektor (32), welcher einen von einer Vielzahl von Verbindungsknoten (T) der zweiten Widerstandskette (RS2) mit einem zweiten Ausgangsanschluss (N8) verbindet; einen dritten Selektor (33), welcher einen von einer Vielzahl von Verbindungsknoten (T) der dritten Widerstandskette (RS3) mit einem dritten Ausgangsanschluss (N5) verbindet; eine erste variable Spannungsquelle (VH), welche das andere Ende (N1) der ersten Widerstandskette (RS1) mit einem Potential versorgt, das dem Verbindungsknoten (T) entspricht, der durch den ersten Selektor (31) mit dem ersten Ausgangsanschluss (N7) verbunden ist; eine zweite variable Spannungsquelle (VL), welche das andere Ende (N4) der zweiten Widerstandskette (RS2) mit einem Potential versorgt, das dem Verbindungsknoten (T) entspricht, der durch den ersten Selektor (32) mit dem ersten Ausgangsanschluss (N8) verbunden ist; eine erste Steuerung (1), welche den dritten Selektor (33) als Antwort auf höherwertige Bits eines digitalen Eingangssignals steuert; und eine zweite Steuerung (2), welche den ersten Selektor (31) und den zweiten Selektor (32) als Antwort auf verbleibende niederwertige Bits eines digitalen Eingangssignals steuert, um eine Potentialdifferenz zwischen einem Ausgang der ersten variablen Spannungsquelle (VH) und einem Ausgang der zweiten variablen Spannungsquelle (VL) konstant zu halten, und um den Ausgang der ersten variablen Spannungsquelle (VH) und den Ausgang der zweiten variablen Spannungsquelle (VL) entspechend den niederwertigen Bits zu ändern.
Digital-Analog-Wandler-Schaltung nach Anspruch 1, in welcher die erste variable Spannungsquelle (VH) umfasst: eine erste konstante Spannungsquelle (VRH); eine erste Referenzspannungsquelle (VRHH); einen ersten Differentialverstärker (27), welcher eine Spannung ausgibt, die einer Differenz zwischen einem Ausgang des ersten Ausgangsanschluss (N7) und einem Ausgang der ersten Referenzspannungsquelle (VRHH) entspricht; und einen ersten Transistor (Tr1), welcher seinen Widerstandswert in Antwort auf einen Ausgang des ersten Differentialverstärkers (27) ändert, um den Ausgang des ersten Ausgangsanschluss (N7) dem Ausgang der ersten Referenzspannungsquelle (VRHH) gleichzumachen; und in welcher die zweite variable Spannungsquelle (VL) umfasst: eine zweite konstante Spannungsquelle (VRL); eine zweite Referenzspannungsquelle (VRLL); einen zweiten Differentialverstärker (28), welcher eine Spannung ausgibt, die einer Differenz zwischen einem Ausgang des zweiten Ausgangsanschluss (N8) und einem Ausgang der zweiten Referenzspannungsquelle (VRLL) entspricht; und einen zweiten Transistor (Tr2), welcher seinen Widerstandswert in Antwort auf einen Ausgang des zweiten Differentialverstärkers (28) ändert, um den Ausgang des zweiten Ausgangsanschluss (N8) dem Ausgang der zweiten Referenzspannungsquelle (VRLL) gleichzumachen.
Digital-Analog-Wandler-Schaltung nach Anspruch 2, in welcher der erste Transistor (Tr1) ein MOS-Transistor ist, wobei eine von einer Source und einer Drain des ersten Transistors (Tr1) mit der ersten konstanten Spannungsquelle (VRH) verbunden ist, die andere mit dem anderen Ende (N1) der ersten Widerstandskette (RS1) verbunden ist, und ein Gate des ersten Transistors (Tr1) mit dem Ausgang des ersten Differentialverstärkers (27) gespeist wird; und der zweite Transistor (Tr2) ein MOS-Transistor ist, wobei eine von einer Source und einer Drain des zweiten Transistors (Tr2) mit der zweiten konstanten Spannungsquelle (VRL) verbunden ist, die andere mit dem anderen Ende (N4) der zweiten Widerstandskette (RS2) verbunden ist, und ein Gate des zweiten Transistors (Tr2) mit dem Ausgang des zweiten Differentialverstärkers (28) gespeist wird;
Digital-Analog-Wandler-Schaltung nach Anspruch 3, in welcher ein beliebiger der Transistoren bestehend aus erstem Transistor (Tr1) und zweitem Transistors (Tr2) ein NMOS Transistor und der andere ein PMOS Transistor ist.