JP3439515B2 - ディジタル／アナログ変換器 - Google Patents
ディジタル／アナログ変換器Info
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- 239000004065 semiconductor Substances 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/687—Segmented, i.e. the more significant bit converter being of the unary decoded type and the less significant bit converter being of the binary weighted type
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- H03M1/74—Simultaneous conversion
- H03M1/80—Simultaneous conversion using weighted impedances
- H03M1/808—Simultaneous conversion using weighted impedances using resistors
Description
【０００１】
【産業上の利用分野】本発明はディジタル／アナログ変
換器（Ｄ／Ａコンバータ）に関し、特に、入力電圧をＶ
in, ディジタル入力をＸ, ディジタル入力のビット数を
ｎとしたとき、出力電圧Ｖout が、Ｖout ＝Ｖin・Ｘ／
２n と示されるＤ／Ａコンバータに関する。
換器（Ｄ／Ａコンバータ）に関し、特に、入力電圧をＶ
in, ディジタル入力をＸ, ディジタル入力のビット数を
ｎとしたとき、出力電圧Ｖout が、Ｖout ＝Ｖin・Ｘ／
２n と示されるＤ／Ａコンバータに関する。
【０００２】近年、ディジタル技術の進歩に伴って、様
々な分野でＤ／Ａコンバータが利用されている。そし
て、近年の半導体集積回路の小型化に伴って、このよう
なＤ／Ａコンバータが占有する面積を小さくすることが
要望されている。具体的に、例えば、入力電圧をＶin,
ディジタル入力をＸ, ディジタル入力のビット数をｎと
したとき、出力電圧Ｖout が、Ｖout ＝Ｖin・Ｘ／２n
と示されるＤ／Ａコンバータにおいても、スイッチング
素子としてのトランジスタ（ＦＥＴ）のサイズを小型化
してＤ／Ａコンバータの占有面積を小さくすることが要
望されている。
々な分野でＤ／Ａコンバータが利用されている。そし
て、近年の半導体集積回路の小型化に伴って、このよう
なＤ／Ａコンバータが占有する面積を小さくすることが
要望されている。具体的に、例えば、入力電圧をＶin,
ディジタル入力をＸ, ディジタル入力のビット数をｎと
したとき、出力電圧Ｖout が、Ｖout ＝Ｖin・Ｘ／２n
と示されるＤ／Ａコンバータにおいても、スイッチング
素子としてのトランジスタ（ＦＥＴ）のサイズを小型化
してＤ／Ａコンバータの占有面積を小さくすることが要
望されている。
【０００３】
【従来の技術】図１２は従来のディジタル／アナログ変
換器の一例を示す回路図であり、入力電圧をＶin, ディ
ジタル入力をＸ, ディジタル入力のビット数をｎとした
とき、出力電圧Ｖout が、Ｖout ＝Ｖin・Ｘ／２n と示
されるＤ／Ａコンバータの一例を示している。ここで、
同図(a) はＤ／Ａコンバータの全体構成を示す回路図で
あり、また、同図(b) および(c) はＤ／Ａコンバータの
各スイッチを制御する制御信号発生回路を概念的に示す
図である。
換器の一例を示す回路図であり、入力電圧をＶin, ディ
ジタル入力をＸ, ディジタル入力のビット数をｎとした
とき、出力電圧Ｖout が、Ｖout ＝Ｖin・Ｘ／２n と示
されるＤ／Ａコンバータの一例を示している。ここで、
同図(a) はＤ／Ａコンバータの全体構成を示す回路図で
あり、また、同図(b) および(c) はＤ／Ａコンバータの
各スイッチを制御する制御信号発生回路を概念的に示す
図である。
【０００４】図１２(a) において、参照符号ＮＴ１，Ｎ
Ｔ２，ＮＴ３は、それぞれ第１，第２，第３の部分回路
を示している。第１の部分回路ＮＴ１は、抵抗器ＲN を
介して第２の部分回路ＮＴ２に接続されると共に、直接
第３の部分回路ＮＴ３に接続され、また、第２の部分回
路ＮＴ２および第３の部分回路ＮＴ３との接続個所から
出力Ｖout が取り出されるようになっている。
Ｔ２，ＮＴ３は、それぞれ第１，第２，第３の部分回路
を示している。第１の部分回路ＮＴ１は、抵抗器ＲN を
介して第２の部分回路ＮＴ２に接続されると共に、直接
第３の部分回路ＮＴ３に接続され、また、第２の部分回
路ＮＴ２および第３の部分回路ＮＴ３との接続個所から
出力Ｖout が取り出されるようになっている。
【０００５】第１の部分回路ＮＴ１は、抵抗値の等しい
Ｋ個の抵抗器Ｒ１１〜Ｒ１Ｋから構成される第１の抵抗
器列、および、該各抵抗器Ｒ１１〜Ｒ１Ｋにそれぞれ設
けられたスイッチ群Ｓ１１〜Ｓ１Ｋ，Ｓ２１〜Ｓ２Ｋ，
Ｓ３１〜Ｓ３Ｋを備えている。第２の部分回路ＮＴ２
は、Ｌ個の抵抗器Ｒ２１〜Ｒ２Ｌから構成される第２の
抵抗器列、および、該各抵抗器Ｒ２１〜Ｒ２Ｌにそれぞ
れ設けられたスイッチ群Ｓ４１〜４Ｌを備えている。第
３の部分回路ＮＴ３は、Ｌ個の抵抗器Ｒ３１〜Ｒ３Ｌか
ら構成される第３の抵抗器列、および、該各抵抗器Ｒ３
１〜Ｒ３Ｌにそれぞれ設けられたスイッチ群Ｓ５１〜Ｓ
５Ｌを備えている。
Ｋ個の抵抗器Ｒ１１〜Ｒ１Ｋから構成される第１の抵抗
器列、および、該各抵抗器Ｒ１１〜Ｒ１Ｋにそれぞれ設
けられたスイッチ群Ｓ１１〜Ｓ１Ｋ，Ｓ２１〜Ｓ２Ｋ，
Ｓ３１〜Ｓ３Ｋを備えている。第２の部分回路ＮＴ２
は、Ｌ個の抵抗器Ｒ２１〜Ｒ２Ｌから構成される第２の
抵抗器列、および、該各抵抗器Ｒ２１〜Ｒ２Ｌにそれぞ
れ設けられたスイッチ群Ｓ４１〜４Ｌを備えている。第
３の部分回路ＮＴ３は、Ｌ個の抵抗器Ｒ３１〜Ｒ３Ｌか
ら構成される第３の抵抗器列、および、該各抵抗器Ｒ３
１〜Ｒ３Ｌにそれぞれ設けられたスイッチ群Ｓ５１〜Ｓ
５Ｌを備えている。
【０００６】第２の部分回路ＮＴ２において、各スイッ
チＳ４１〜Ｓ４Ｌは、それぞれ対応する抵抗器Ｒ２１〜
Ｒ２Ｌに対して並列に接続されている。さらに、第３の
部分回路ＮＴ３において、各スイッチＳ５１〜Ｓ５Ｌ
は、それぞれ対応する抵抗器Ｒ３１〜Ｒ３Ｌに対して並
列に接続されている。図１２(c) に示されるように、ス
イッチ群Ｓ４１〜Ｓ４ＬおよびＳ５１〜Ｓ５Ｌは、ディ
ジタル入力信号Ｄ1 〜ＤL に従って選択的に第２の抵抗
器列の抵抗器Ｒ２１〜Ｒ２Ｌおよび第３の抵抗器列の抵
抗器Ｒ３１〜Ｒ３Ｌを短絡するようになっている。ま
た、スイッチ群Ｓ１１〜Ｓ１Ｋ，Ｓ２１〜Ｓ２Ｋ，Ｓ３
１〜Ｓ３Ｋは、ディジタル入力信号ＤL+1 〜Ｄn に従っ
て前記Ｋ個の抵抗器Ｒ１１〜Ｒ１Ｋの内の〔Ｋ−１〕個
を選択し、この〔Ｋ−１〕個の抵抗器と、抵抗器ＲN,第
２の抵抗器列（Ｒ２１〜Ｒ２Ｌ),および, 第３の抵抗器
列（Ｒ３１〜Ｒ３Ｌ）とを直列に接続するようになって
いる。
チＳ４１〜Ｓ４Ｌは、それぞれ対応する抵抗器Ｒ２１〜
Ｒ２Ｌに対して並列に接続されている。さらに、第３の
部分回路ＮＴ３において、各スイッチＳ５１〜Ｓ５Ｌ
は、それぞれ対応する抵抗器Ｒ３１〜Ｒ３Ｌに対して並
列に接続されている。図１２(c) に示されるように、ス
イッチ群Ｓ４１〜Ｓ４ＬおよびＳ５１〜Ｓ５Ｌは、ディ
ジタル入力信号Ｄ1 〜ＤL に従って選択的に第２の抵抗
器列の抵抗器Ｒ２１〜Ｒ２Ｌおよび第３の抵抗器列の抵
抗器Ｒ３１〜Ｒ３Ｌを短絡するようになっている。ま
た、スイッチ群Ｓ１１〜Ｓ１Ｋ，Ｓ２１〜Ｓ２Ｋ，Ｓ３
１〜Ｓ３Ｋは、ディジタル入力信号ＤL+1 〜Ｄn に従っ
て前記Ｋ個の抵抗器Ｒ１１〜Ｒ１Ｋの内の〔Ｋ−１〕個
を選択し、この〔Ｋ−１〕個の抵抗器と、抵抗器ＲN,第
２の抵抗器列（Ｒ２１〜Ｒ２Ｌ),および, 第３の抵抗器
列（Ｒ３１〜Ｒ３Ｌ）とを直列に接続するようになって
いる。
【０００７】ここで、参照符号ＶＲＰは正の基準電圧
（正基準電圧入力）を示し，ＶＲＮは負の基準電圧（負
基準電圧入力）を示し，そして，Ｖout は全体のアナロ
グ出力を示している。また、Ｄ／Ａコンバータのビット
数をｎとすると、Ｋ・２L ＝２ n （ｎは自然数）なる関
係が成立する。次に、上述した回路（Ｄ／Ａコンバー
タ）の動作を説明する。
（正基準電圧入力）を示し，ＶＲＮは負の基準電圧（負
基準電圧入力）を示し，そして，Ｖout は全体のアナロ
グ出力を示している。また、Ｄ／Ａコンバータのビット
数をｎとすると、Ｋ・２L ＝２ n （ｎは自然数）なる関
係が成立する。次に、上述した回路（Ｄ／Ａコンバー
タ）の動作を説明する。
【０００８】図１２(b) に示されるように、デコーダＤ
Ｄは、ｎビットのディジタル入力信号Ｄ1 〜Ｄn におけ
る上位ビットＤL+1 〜Ｄn をデコードしてスイッチ制御
信号を出力し、この制御信号でスイッチＳ１１〜Ｓ１
Ｋ，Ｓ２１〜Ｓ２Ｋ，Ｓ３１〜Ｓ３Ｋを制御するように
なっている。ここで、スイッチＳ３１〜Ｓ３Ｋを制御す
る信号は、スイッチＳ１１〜Ｓ１Ｋ（Ｓ２１〜Ｓ２Ｋ）
を制御する信号をインバータで反転したものとなってい
る。また、図１２(c) に示されるように、スイッチＳ５
１〜Ｓ５Ｌを制御する信号は、スイッチＳ４１〜Ｓ４Ｌ
を制御する信号をインバータで反転したものとなってい
る。
Ｄは、ｎビットのディジタル入力信号Ｄ1 〜Ｄn におけ
る上位ビットＤL+1 〜Ｄn をデコードしてスイッチ制御
信号を出力し、この制御信号でスイッチＳ１１〜Ｓ１
Ｋ，Ｓ２１〜Ｓ２Ｋ，Ｓ３１〜Ｓ３Ｋを制御するように
なっている。ここで、スイッチＳ３１〜Ｓ３Ｋを制御す
る信号は、スイッチＳ１１〜Ｓ１Ｋ（Ｓ２１〜Ｓ２Ｋ）
を制御する信号をインバータで反転したものとなってい
る。また、図１２(c) に示されるように、スイッチＳ５
１〜Ｓ５Ｌを制御する信号は、スイッチＳ４１〜Ｓ４Ｌ
を制御する信号をインバータで反転したものとなってい
る。
【０００９】以上により、上位ビット側回路（第１の部
分回路ＮＴ１）における出力電圧を取り出す個所を選択
され、そして、上位ビット側の出力電圧Ｖ１およびＶ２
は、次の式（１）により表される。
分回路ＮＴ１）における出力電圧を取り出す個所を選択
され、そして、上位ビット側の出力電圧Ｖ１およびＶ２
は、次の式（１）により表される。
【００１０】
【数１】
【００１１】ここで、電圧Ｖ１およびＶ２は、下位ビッ
ト側回路（第２および第３の部分回路ＮＴ２およびＮＴ
３）の入力となる。ディジタル入力信号の下位ビットＤ
1 〜ＤL は、直接および反転させてスイッチＳ４１〜Ｓ
４ＬおよびＳ５１〜Ｓ５Ｌを制御するスイッチ制御信号
を生成し、２Ｌ個のスイッチのうちＬ個のスイッチを選
択し、開放または短絡する。すなわち、スイッチＳ４＃
を開放するときはスイッチＳ５＃を短絡し、逆に、スイ
ッチＳ４＃を短絡するときはスイッチＳ５＃を開放する
ことになる。なお、参照符号＃は、１〜Ｌの自然数を示
す。
ト側回路（第２および第３の部分回路ＮＴ２およびＮＴ
３）の入力となる。ディジタル入力信号の下位ビットＤ
1 〜ＤL は、直接および反転させてスイッチＳ４１〜Ｓ
４ＬおよびＳ５１〜Ｓ５Ｌを制御するスイッチ制御信号
を生成し、２Ｌ個のスイッチのうちＬ個のスイッチを選
択し、開放または短絡する。すなわち、スイッチＳ４＃
を開放するときはスイッチＳ５＃を短絡し、逆に、スイ
ッチＳ４＃を短絡するときはスイッチＳ５＃を開放する
ことになる。なお、参照符号＃は、１〜Ｌの自然数を示
す。
【００１２】抵抗器Ｒ１１〜Ｒ１Ｋの抵抗値をＲK と
し、第２および第３の抵抗器列の抵抗値を各々Ｒ２＃お
よびＲ３＃とすると、抵抗値Ｒ２＃，Ｒ３＃は、 Ｒ２＃，Ｒ３＃＝ＲK ／２# （２） となる。また、抵抗器ＲN の抵抗値をＲN とすると、 ＲN ＝ＲK ／２L （３） となる。この式（３）は、１ＬＳＢ分の抵抗値である。
従って、スイッチＳ４＃およびＳ５＃が短絡および開放
動作を行った後の、部分回路ＮＴ２およびＮＴ３の全抵
抗値はＲK に等しくなる。従って、アナログ出力Ｖout
は、
し、第２および第３の抵抗器列の抵抗値を各々Ｒ２＃お
よびＲ３＃とすると、抵抗値Ｒ２＃，Ｒ３＃は、 Ｒ２＃，Ｒ３＃＝ＲK ／２# （２） となる。また、抵抗器ＲN の抵抗値をＲN とすると、 ＲN ＝ＲK ／２L （３） となる。この式（３）は、１ＬＳＢ分の抵抗値である。
従って、スイッチＳ４＃およびＳ５＃が短絡および開放
動作を行った後の、部分回路ＮＴ２およびＮＴ３の全抵
抗値はＲK に等しくなる。従って、アナログ出力Ｖout
は、
【００１３】
【数２】
【００１４】となる。ここで、上記の式（４）に式
（１）を代入すると、次の式（５）が得られる。
（１）を代入すると、次の式（５）が得られる。
【００１５】
【数３】
【００１６】そして、Ｘ＝（Ｙ−１）２L ＋Ｚ−１とす
ると、Ｋ・２L ＝２n となるので、Ｘは、 ０≦Ｘ≦２n −１ （６） となる値を取るディジタル入力である。従って、上記の
回路は、次の式（７）の通りディジタル入力Ｘからアナ
ログ出力Ｖout を得るｎビットのＤ／Ａコンバータとし
て動作することになる。
ると、Ｋ・２L ＝２n となるので、Ｘは、 ０≦Ｘ≦２n −１ （６） となる値を取るディジタル入力である。従って、上記の
回路は、次の式（７）の通りディジタル入力Ｘからアナ
ログ出力Ｖout を得るｎビットのＤ／Ａコンバータとし
て動作することになる。
【００１７】
【数４】
【００１８】ここで、スイッチＳ４＃またはＳ５＃が短
絡状態となっているときの抵抗、つまりオン抵抗の値を
ｒとすると、 ｒ＜＜Ｒ４＃，Ｒ５＃ （８） であることが望ましい。これを集積回路（ＬＳＩ）上で
アナログスイッチとして実現するためには、スイッチを
構成するトランジスタ（ＦＥＴ）のサイズを大きくする
必要がある。
絡状態となっているときの抵抗、つまりオン抵抗の値を
ｒとすると、 ｒ＜＜Ｒ４＃，Ｒ５＃ （８） であることが望ましい。これを集積回路（ＬＳＩ）上で
アナログスイッチとして実現するためには、スイッチを
構成するトランジスタ（ＦＥＴ）のサイズを大きくする
必要がある。
【００１９】
【発明が解決しようとする課題】上述したように、例え
ば、図１２に示すディジタル／アナログ変換器におい
て、スイッチＳ４＃またはＳ５＃が短絡状態となってい
るときの抵抗値ｒは、ｒ＜＜Ｒ４＃，Ｒ５＃であること
が望ましい。そのため、２Ｌ個のスイッチ（Ｓ４１〜Ｓ
４Ｌ，Ｓ５１〜Ｓ５Ｌ）を構成するＦＥＴのサイズを大
きくしなければならず、ディジタル／アナログ変換器が
占有する面積が大きくなっていた。このことは、１枚の
ウエハから作ることのできるチップ（Ｄ／Ａコンバー
タ）の数の低減を意味し、その結果、製品の価格を押し
上げることにもなっていた。
ば、図１２に示すディジタル／アナログ変換器におい
て、スイッチＳ４＃またはＳ５＃が短絡状態となってい
るときの抵抗値ｒは、ｒ＜＜Ｒ４＃，Ｒ５＃であること
が望ましい。そのため、２Ｌ個のスイッチ（Ｓ４１〜Ｓ
４Ｌ，Ｓ５１〜Ｓ５Ｌ）を構成するＦＥＴのサイズを大
きくしなければならず、ディジタル／アナログ変換器が
占有する面積が大きくなっていた。このことは、１枚の
ウエハから作ることのできるチップ（Ｄ／Ａコンバー
タ）の数の低減を意味し、その結果、製品の価格を押し
上げることにもなっていた。
【００２０】本発明は、上述した従来のディジタル／ア
ナログ変換器が有する課題に鑑み、スイッチを構成する
ＦＥＴのサイズを小さくして、占有面積の小さいディジ
タル／アナログ変換器の提供を目的とする。
ナログ変換器が有する課題に鑑み、スイッチを構成する
ＦＥＴのサイズを小さくして、占有面積の小さいディジ
タル／アナログ変換器の提供を目的とする。
【００２１】
【課題を解決するための手段】本発明によれば、第１の
基準電圧用入力端子ＶＲＰと第２の基準電圧用入力端子
ＶＲＮとの間に設けられた第１の部分回路ＮＴ１、およ
び、該第１の部分回路に接続された第２および第３の部
分回路ＮＴ２，ＮＴ３を具備し、入力されたディジタル
入力信号Ｘ，Ｄ1 〜Ｄn に応じたアナログ出力Ｖout を
出力するディジタル／アナログ変換器であって、前記第
１の部分回路ＮＴ１は、抵抗値の等しいＫ個の抵抗器Ｒ
１１〜Ｒ１Ｋから構成される第１の抵抗器列、および、
該各抵抗器Ｒ１１〜Ｒ１Ｋにそれぞれ設けられ、該Ｋ個
の抵抗器のうちＫ−１個を選択し、該Ｋ−１個の抵抗器
を前記第２および第３の部分回路ＮＴ２，ＮＴ３に直列
に接続するスイッチ群Ｓ１１〜１Ｋ，Ｓ２１〜Ｓ２Ｋ，
Ｓ３１〜Ｓ３Ｋを有し、前記第２の部分回路ＮＴ２は、
Ｌ個の抵抗器Ｒ２１〜Ｒ２Ｌから構成される第２の抵抗
器列、該各抵抗器Ｒ２１〜Ｒ２Ｌに対してそれぞれ直列
に接続された第１のスイッチ群Ｓ６１〜Ｓ６Ｌ、およ
び、該直列接続された第２の抵抗器列および第１のスイ
ッチ群に対してそれぞれ並列に接続された第２のスイッ
チ群Ｓ４１〜Ｓ４Ｌを有し、そして、前記第３の部分回
路ＮＴ３は、Ｌ個の抵抗器Ｒ３１〜Ｒ３Ｌから構成され
る第３の抵抗器列、該各抵抗器Ｒ３１〜Ｒ３Ｌに対して
それぞれ直列に接続された第３のスイッチ群Ｓ７１〜Ｓ
７Ｌ、および、該直列接続された第３の抵抗器列および
第３のスイッチ群に対してそれぞれ並列に接続された第
４のスイッチ群Ｓ５１〜Ｓ５Ｌを有し、前記第１の部分
回路ＮＴ１のスイッチ群Ｓ１１〜１Ｋ，Ｓ２１〜Ｓ２
Ｋ，Ｓ３１〜Ｓ３Ｋは、該各抵抗器Ｒ１１〜Ｒ１Ｋに対
してそれぞれ直列に接続された第５のスイッチ群Ｓ３１
〜Ｓ３Ｋと、該第１の抵抗器列および第５のスイッチ群
における、各々の直列接続された抵抗器およびスイッチ
の組の一端と該第２の部分回路ＮＴ２の一端とをそれぞ
れ接続する第６のスイッチ群Ｓ２１〜Ｓ２Ｋと、該各々
の直列接続された抵抗器およびスイッチの組の他端と該
第３の部分回路ＮＴ３の一端とをそれぞれ接続する第７
のスイッチ群Ｓ１１〜１Ｋとを含み、前記第１の部分回
路ＮＴ１における前記第６のスイッチ群Ｓ２１〜Ｓ２Ｋ
と前記第２の部分回路ＮＴ２の一端が直接接続され、前
記第２および第３の部分回路ＮＴ２，ＮＴ３における各
々のスイッチが、前記第２ の部分回路ＮＴ２における前
記第１および第２のスイッチ群Ｓ６１〜Ｓ６Ｌ，Ｓ４１
〜Ｓ４ＬのうちオンされたＬ個のスイッチと、前記第３
の部分回路ＮＴ３における前記第３および第４のスイッ
チ群Ｓ７１〜Ｓ７Ｌ，Ｓ５１〜Ｓ５Ｌのうちオンされた
Ｌ個のスイッチとからなる２Ｌ個のスイッチの合成オン
抵抗値が前記ディジタル入力信号Ｄ 1 〜Ｄ n の最下位ビ
ットＤ 1 に対応する抵抗値と実質的に等しくなるような
オン抵抗値を有することを特徴とするディジタル／アナ
ログ変換器が提供される。
基準電圧用入力端子ＶＲＰと第２の基準電圧用入力端子
ＶＲＮとの間に設けられた第１の部分回路ＮＴ１、およ
び、該第１の部分回路に接続された第２および第３の部
分回路ＮＴ２，ＮＴ３を具備し、入力されたディジタル
入力信号Ｘ，Ｄ1 〜Ｄn に応じたアナログ出力Ｖout を
出力するディジタル／アナログ変換器であって、前記第
１の部分回路ＮＴ１は、抵抗値の等しいＫ個の抵抗器Ｒ
１１〜Ｒ１Ｋから構成される第１の抵抗器列、および、
該各抵抗器Ｒ１１〜Ｒ１Ｋにそれぞれ設けられ、該Ｋ個
の抵抗器のうちＫ−１個を選択し、該Ｋ−１個の抵抗器
を前記第２および第３の部分回路ＮＴ２，ＮＴ３に直列
に接続するスイッチ群Ｓ１１〜１Ｋ，Ｓ２１〜Ｓ２Ｋ，
Ｓ３１〜Ｓ３Ｋを有し、前記第２の部分回路ＮＴ２は、
Ｌ個の抵抗器Ｒ２１〜Ｒ２Ｌから構成される第２の抵抗
器列、該各抵抗器Ｒ２１〜Ｒ２Ｌに対してそれぞれ直列
に接続された第１のスイッチ群Ｓ６１〜Ｓ６Ｌ、およ
び、該直列接続された第２の抵抗器列および第１のスイ
ッチ群に対してそれぞれ並列に接続された第２のスイッ
チ群Ｓ４１〜Ｓ４Ｌを有し、そして、前記第３の部分回
路ＮＴ３は、Ｌ個の抵抗器Ｒ３１〜Ｒ３Ｌから構成され
る第３の抵抗器列、該各抵抗器Ｒ３１〜Ｒ３Ｌに対して
それぞれ直列に接続された第３のスイッチ群Ｓ７１〜Ｓ
７Ｌ、および、該直列接続された第３の抵抗器列および
第３のスイッチ群に対してそれぞれ並列に接続された第
４のスイッチ群Ｓ５１〜Ｓ５Ｌを有し、前記第１の部分
回路ＮＴ１のスイッチ群Ｓ１１〜１Ｋ，Ｓ２１〜Ｓ２
Ｋ，Ｓ３１〜Ｓ３Ｋは、該各抵抗器Ｒ１１〜Ｒ１Ｋに対
してそれぞれ直列に接続された第５のスイッチ群Ｓ３１
〜Ｓ３Ｋと、該第１の抵抗器列および第５のスイッチ群
における、各々の直列接続された抵抗器およびスイッチ
の組の一端と該第２の部分回路ＮＴ２の一端とをそれぞ
れ接続する第６のスイッチ群Ｓ２１〜Ｓ２Ｋと、該各々
の直列接続された抵抗器およびスイッチの組の他端と該
第３の部分回路ＮＴ３の一端とをそれぞれ接続する第７
のスイッチ群Ｓ１１〜１Ｋとを含み、前記第１の部分回
路ＮＴ１における前記第６のスイッチ群Ｓ２１〜Ｓ２Ｋ
と前記第２の部分回路ＮＴ２の一端が直接接続され、前
記第２および第３の部分回路ＮＴ２，ＮＴ３における各
々のスイッチが、前記第２ の部分回路ＮＴ２における前
記第１および第２のスイッチ群Ｓ６１〜Ｓ６Ｌ，Ｓ４１
〜Ｓ４ＬのうちオンされたＬ個のスイッチと、前記第３
の部分回路ＮＴ３における前記第３および第４のスイッ
チ群Ｓ７１〜Ｓ７Ｌ，Ｓ５１〜Ｓ５Ｌのうちオンされた
Ｌ個のスイッチとからなる２Ｌ個のスイッチの合成オン
抵抗値が前記ディジタル入力信号Ｄ 1 〜Ｄ n の最下位ビ
ットＤ 1 に対応する抵抗値と実質的に等しくなるような
オン抵抗値を有することを特徴とするディジタル／アナ
ログ変換器が提供される。
【００２２】
【作用】本発明のディジタル／アナログ変換器によれ
ば、第２の部分回路ＮＴ２は、各抵抗器Ｒ２１〜Ｒ２Ｌ
に対してそれぞれ直列に接続された第１のスイッチ群Ｓ
６１〜Ｓ６Ｌを有し、また、第３の部分回路ＮＴ３は、
各抵抗器Ｒ３１〜Ｒ３Ｌに対してそれぞれ直列に接続さ
れた第３のスイッチ群Ｓ７１〜Ｓ７Ｌを有している。第
１の部分回路ＮＴ１のスイッチ群Ｓ１１〜１Ｋ，Ｓ２１
〜Ｓ２Ｋ，Ｓ３１〜Ｓ３Ｋは、各抵抗器Ｒ１１〜Ｒ１Ｋ
に対してそれぞれ直列に接続された第５のスイッチ群Ｓ
３１〜Ｓ３Ｋと、第１の抵抗器列および第５のスイッチ
群における、各々の直列接続された抵抗器およびスイッ
チの組の一端と第２の部分回路ＮＴ２の一端とをそれぞ
れ接続する第６のスイッチ群Ｓ２１〜Ｓ２Ｋと、各々の
直列接続された抵抗器およびスイッチの組の他端と第３
の部分回路ＮＴ３の一端とをそれぞれ接続する第７のス
イッチ群Ｓ１１〜１Ｋとを含む。第１の部分回路ＮＴ１
における第６のスイッチ群Ｓ２１〜Ｓ２Ｋと第２の部分
回路ＮＴ２の一端は、直接接続される。また、第２およ
び第３の部分回路ＮＴ２，ＮＴ３における各々のスイッ
チは、第２の部分回路ＮＴ２における第１および第２の
スイッチ群Ｓ６１〜Ｓ６Ｌ，Ｓ４１〜Ｓ４Ｌのうちオン
されたＬ個のスイッチと第３の部分回路ＮＴ３における
第３および第４のスイッチ群Ｓ７１〜Ｓ７Ｌ，Ｓ５１〜
Ｓ５ＬのうちオンされたＬ個のスイッチとからなる２Ｌ
個のスイッチの合成オン抵抗値がディジタル入力信号Ｄ
1 〜Ｄ n の最下位ビットＤ 1 に対応する抵抗値と実質的
に等しくなるようなオン抵抗値を有している。これら第
１のスイッチ群Ｓ６１〜Ｓ６Ｌのスイッチングを制御す
る信号は、第２のスイッチ群Ｓ４１〜Ｓ４Ｌのスイッチ
ングを制御する信号とは逆のレベルの信号とされ、同様
に、第３のスイッチ群Ｓ７１〜Ｓ７Ｌのスイッチングを
制御する信号は、第４のスイッチ群Ｓ５１〜Ｓ５Ｌのス
イッチングを制御する信号とは逆のレベルの信号とされ
ている。また、第１のスイッチ群Ｓ６１〜Ｓ６Ｌのスイ
ッチングを制御する信号は、第３のスイッチ群Ｓ７１〜
Ｓ７Ｌのスイッチングを制御する信号とは逆のレベルの
信号とされている。なお、第５のスイッチ群Ｓ３１〜Ｓ
３Ｋを制御する信号は、第７のスイッチ群Ｓ１１〜１Ｋ
（第６のスイッチ群Ｓ２１〜Ｓ２Ｋ）とは逆のレベルの
信号とされている。
ば、第２の部分回路ＮＴ２は、各抵抗器Ｒ２１〜Ｒ２Ｌ
に対してそれぞれ直列に接続された第１のスイッチ群Ｓ
６１〜Ｓ６Ｌを有し、また、第３の部分回路ＮＴ３は、
各抵抗器Ｒ３１〜Ｒ３Ｌに対してそれぞれ直列に接続さ
れた第３のスイッチ群Ｓ７１〜Ｓ７Ｌを有している。第
１の部分回路ＮＴ１のスイッチ群Ｓ１１〜１Ｋ，Ｓ２１
〜Ｓ２Ｋ，Ｓ３１〜Ｓ３Ｋは、各抵抗器Ｒ１１〜Ｒ１Ｋ
に対してそれぞれ直列に接続された第５のスイッチ群Ｓ
３１〜Ｓ３Ｋと、第１の抵抗器列および第５のスイッチ
群における、各々の直列接続された抵抗器およびスイッ
チの組の一端と第２の部分回路ＮＴ２の一端とをそれぞ
れ接続する第６のスイッチ群Ｓ２１〜Ｓ２Ｋと、各々の
直列接続された抵抗器およびスイッチの組の他端と第３
の部分回路ＮＴ３の一端とをそれぞれ接続する第７のス
イッチ群Ｓ１１〜１Ｋとを含む。第１の部分回路ＮＴ１
における第６のスイッチ群Ｓ２１〜Ｓ２Ｋと第２の部分
回路ＮＴ２の一端は、直接接続される。また、第２およ
び第３の部分回路ＮＴ２，ＮＴ３における各々のスイッ
チは、第２の部分回路ＮＴ２における第１および第２の
スイッチ群Ｓ６１〜Ｓ６Ｌ，Ｓ４１〜Ｓ４Ｌのうちオン
されたＬ個のスイッチと第３の部分回路ＮＴ３における
第３および第４のスイッチ群Ｓ７１〜Ｓ７Ｌ，Ｓ５１〜
Ｓ５ＬのうちオンされたＬ個のスイッチとからなる２Ｌ
個のスイッチの合成オン抵抗値がディジタル入力信号Ｄ
1 〜Ｄ n の最下位ビットＤ 1 に対応する抵抗値と実質的
に等しくなるようなオン抵抗値を有している。これら第
１のスイッチ群Ｓ６１〜Ｓ６Ｌのスイッチングを制御す
る信号は、第２のスイッチ群Ｓ４１〜Ｓ４Ｌのスイッチ
ングを制御する信号とは逆のレベルの信号とされ、同様
に、第３のスイッチ群Ｓ７１〜Ｓ７Ｌのスイッチングを
制御する信号は、第４のスイッチ群Ｓ５１〜Ｓ５Ｌのス
イッチングを制御する信号とは逆のレベルの信号とされ
ている。また、第１のスイッチ群Ｓ６１〜Ｓ６Ｌのスイ
ッチングを制御する信号は、第３のスイッチ群Ｓ７１〜
Ｓ７Ｌのスイッチングを制御する信号とは逆のレベルの
信号とされている。なお、第５のスイッチ群Ｓ３１〜Ｓ
３Ｋを制御する信号は、第７のスイッチ群Ｓ１１〜１Ｋ
（第６のスイッチ群Ｓ２１〜Ｓ２Ｋ）とは逆のレベルの
信号とされている。
【００２３】これによって、スイッチを構成するＦＥＴ
のサイズを小さくして、ディジタル／アナログ変換器の
占有面積を低減することができる。
のサイズを小さくして、ディジタル／アナログ変換器の
占有面積を低減することができる。
【００２４】
【実施例】以下、図面を参照して本発明に係るディジタ
ル／アナログ変換器の実施例を説明する。図１は本発明
に係るディジタル／アナログ変換器（Ｄ／Ａコンバー
タ）の第１実施例を示す回路図であり、入力電圧をＶi
n, ディジタル入力をＸ, ディジタル入力のビット数を
ｎとしたとき、出力電圧Ｖout が、Ｖout ＝Ｖin・Ｘ／
２n と示されるＤ／Ａコンバータの一例を示している。
ここで、同図(a) はＤ／Ａコンバータの全体構成を示す
回路図であり、また、同図(b) および(c) はＤ／Ａコン
バータの各スイッチを制御する制御信号発生回路を概念
的に示す図である。
ル／アナログ変換器の実施例を説明する。図１は本発明
に係るディジタル／アナログ変換器（Ｄ／Ａコンバー
タ）の第１実施例を示す回路図であり、入力電圧をＶi
n, ディジタル入力をＸ, ディジタル入力のビット数を
ｎとしたとき、出力電圧Ｖout が、Ｖout ＝Ｖin・Ｘ／
２n と示されるＤ／Ａコンバータの一例を示している。
ここで、同図(a) はＤ／Ａコンバータの全体構成を示す
回路図であり、また、同図(b) および(c) はＤ／Ａコン
バータの各スイッチを制御する制御信号発生回路を概念
的に示す図である。
【００２５】図１(a) において、参照符号ＮＴ１，ＮＴ
２，ＮＴ３は、それぞれ第１，第２，第３の部分回路を
示している。第１の部分回路ＮＴ１は、抵抗器ＲN を介
して第２の部分回路ＮＴ２に接続されると共に、直接第
３の部分回路ＮＴ３に接続され、また、第２の部分回路
ＮＴ２および第３の部分回路ＮＴ３との接続個所から出
力Ｖout が取り出されるようになっている。
２，ＮＴ３は、それぞれ第１，第２，第３の部分回路を
示している。第１の部分回路ＮＴ１は、抵抗器ＲN を介
して第２の部分回路ＮＴ２に接続されると共に、直接第
３の部分回路ＮＴ３に接続され、また、第２の部分回路
ＮＴ２および第３の部分回路ＮＴ３との接続個所から出
力Ｖout が取り出されるようになっている。
【００２６】第１の部分回路ＮＴ１は、抵抗値の等しい
Ｋ個の抵抗器Ｒ１１〜Ｒ１Ｋから構成される第１の抵抗
器列、および、該各抵抗器Ｒ１１〜Ｒ１Ｋにそれぞれ設
けられたスイッチ群Ｓ１１〜１Ｋ，Ｓ２１〜Ｓ２Ｋ，Ｓ
３１〜Ｓ３Ｋを備えている。第２の部分回路ＮＴ２は、
Ｌ個の抵抗器Ｒ２１〜Ｒ２Ｌから構成される第２の抵抗
器列、および、該各抵抗器Ｒ２１〜Ｒ２Ｌにそれぞれ設
けられたスイッチ群Ｓ４１〜４Ｌ，Ｓ６１〜Ｓ６Ｌを備
えている。第３の部分回路ＮＴ３は、Ｌ個の抵抗器Ｒ３
１〜Ｒ３Ｌから構成される第３の抵抗器列、および、該
各抵抗器Ｒ３１〜Ｒ３Ｌにそれぞれ設けられたスイッチ
群Ｓ５１〜５Ｌ，Ｓ７１〜Ｓ７Ｌを備えている。
Ｋ個の抵抗器Ｒ１１〜Ｒ１Ｋから構成される第１の抵抗
器列、および、該各抵抗器Ｒ１１〜Ｒ１Ｋにそれぞれ設
けられたスイッチ群Ｓ１１〜１Ｋ，Ｓ２１〜Ｓ２Ｋ，Ｓ
３１〜Ｓ３Ｋを備えている。第２の部分回路ＮＴ２は、
Ｌ個の抵抗器Ｒ２１〜Ｒ２Ｌから構成される第２の抵抗
器列、および、該各抵抗器Ｒ２１〜Ｒ２Ｌにそれぞれ設
けられたスイッチ群Ｓ４１〜４Ｌ，Ｓ６１〜Ｓ６Ｌを備
えている。第３の部分回路ＮＴ３は、Ｌ個の抵抗器Ｒ３
１〜Ｒ３Ｌから構成される第３の抵抗器列、および、該
各抵抗器Ｒ３１〜Ｒ３Ｌにそれぞれ設けられたスイッチ
群Ｓ５１〜５Ｌ，Ｓ７１〜Ｓ７Ｌを備えている。
【００２７】第２の部分回路ＮＴ２において、各スイッ
チＳ６１〜Ｓ６Ｌは、それぞれ対応する抵抗器Ｒ２１〜
Ｒ２Ｌに対して直列に接続され、また、各スイッチＳ４
１〜Ｓ４Ｌは、それぞれ対応する抵抗器Ｒ２１〜Ｒ２Ｌ
およびスイッチＳ６１〜Ｓ６Ｌに対して並列に接続され
ている。さらに、第３の部分回路ＮＴ３において、各ス
イッチＳ７１〜Ｓ７Ｌは、それぞれ対応する抵抗器Ｒ３
１〜Ｒ３Ｌに対して直列に接続され、また、各スイッチ
Ｓ５１〜Ｓ５Ｌは、それぞれ対応する抵抗器Ｒ３１〜Ｒ
３ＬおよびスイッチＳ７１〜Ｓ７Ｌに対して並列に接続
されている。
チＳ６１〜Ｓ６Ｌは、それぞれ対応する抵抗器Ｒ２１〜
Ｒ２Ｌに対して直列に接続され、また、各スイッチＳ４
１〜Ｓ４Ｌは、それぞれ対応する抵抗器Ｒ２１〜Ｒ２Ｌ
およびスイッチＳ６１〜Ｓ６Ｌに対して並列に接続され
ている。さらに、第３の部分回路ＮＴ３において、各ス
イッチＳ７１〜Ｓ７Ｌは、それぞれ対応する抵抗器Ｒ３
１〜Ｒ３Ｌに対して直列に接続され、また、各スイッチ
Ｓ５１〜Ｓ５Ｌは、それぞれ対応する抵抗器Ｒ３１〜Ｒ
３ＬおよびスイッチＳ７１〜Ｓ７Ｌに対して並列に接続
されている。
【００２８】すなわち、図１(a) と図１２(a) との比較
から明らかなように、本実施例は、第２の部分回路ＮＴ
２に、抵抗器Ｒ２１〜Ｒ２Ｌに対してそれぞれ直列に接
続されたスイッチＳ６１〜Ｓ６Ｌを設け、さらに、第３
の部分回路ＮＴ３に、抵抗器Ｒ３１〜Ｒ３Ｌに対して直
列に接続されたスイッチＳ７１〜Ｓ７Ｌを設けるように
なってる。
から明らかなように、本実施例は、第２の部分回路ＮＴ
２に、抵抗器Ｒ２１〜Ｒ２Ｌに対してそれぞれ直列に接
続されたスイッチＳ６１〜Ｓ６Ｌを設け、さらに、第３
の部分回路ＮＴ３に、抵抗器Ｒ３１〜Ｒ３Ｌに対して直
列に接続されたスイッチＳ７１〜Ｓ７Ｌを設けるように
なってる。
【００２９】図１(c) に示されるように、スイッチ群Ｓ
４１〜Ｓ４Ｌ，Ｓ６１〜Ｓ６ＬおよびＳ５１〜Ｓ５Ｌ，
Ｓ７１〜Ｓ７Ｌは、ディジタル入力信号Ｄ1 〜ＤL に従
って選択的に第２の抵抗器列の抵抗器Ｒ２１〜Ｒ２Ｌお
よび第３の抵抗器列の抵抗器Ｒ３１〜Ｒ３Ｌを短絡する
ようになっている。また、スイッチ群Ｓ１１〜Ｓ１Ｋ，
Ｓ２１〜Ｓ２Ｋ，Ｓ３１〜Ｓ３Ｋは、ディジタル入力信
号ＤL+1 〜Ｄn に従って前記Ｋ個の抵抗器Ｒ１１〜Ｒ１
Ｋの内の〔Ｋ−１〕個を選択し、この〔Ｋ−１〕個の抵
抗器と、抵抗器ＲN,第２の抵抗器列（Ｒ２１〜Ｒ２Ｌ),
および, 第３の抵抗器列（Ｒ３１〜Ｒ３Ｌ）とを直列に
接続するようになっている。
４１〜Ｓ４Ｌ，Ｓ６１〜Ｓ６ＬおよびＳ５１〜Ｓ５Ｌ，
Ｓ７１〜Ｓ７Ｌは、ディジタル入力信号Ｄ1 〜ＤL に従
って選択的に第２の抵抗器列の抵抗器Ｒ２１〜Ｒ２Ｌお
よび第３の抵抗器列の抵抗器Ｒ３１〜Ｒ３Ｌを短絡する
ようになっている。また、スイッチ群Ｓ１１〜Ｓ１Ｋ，
Ｓ２１〜Ｓ２Ｋ，Ｓ３１〜Ｓ３Ｋは、ディジタル入力信
号ＤL+1 〜Ｄn に従って前記Ｋ個の抵抗器Ｒ１１〜Ｒ１
Ｋの内の〔Ｋ−１〕個を選択し、この〔Ｋ−１〕個の抵
抗器と、抵抗器ＲN,第２の抵抗器列（Ｒ２１〜Ｒ２Ｌ),
および, 第３の抵抗器列（Ｒ３１〜Ｒ３Ｌ）とを直列に
接続するようになっている。
【００３０】ここで、参照符号ＶＲＰは正の基準電圧
（正の基準電圧用入力端子）を示し，ＶＲＮは負の基準
電圧（負の基準電圧用入力端子）を示し，そして，Ｖou
t は全体のアナログ出力を示している。また、Ｄ／Ａコ
ンバータのビット数をｎとすると、Ｋ・２L ＝２n （ｎ
は自然数）なる関係が成立する。次に、上述した回路
（Ｄ／Ａコンバータ）の動作を説明する。
（正の基準電圧用入力端子）を示し，ＶＲＮは負の基準
電圧（負の基準電圧用入力端子）を示し，そして，Ｖou
t は全体のアナログ出力を示している。また、Ｄ／Ａコ
ンバータのビット数をｎとすると、Ｋ・２L ＝２n （ｎ
は自然数）なる関係が成立する。次に、上述した回路
（Ｄ／Ａコンバータ）の動作を説明する。
【００３１】図１(b) に示されるように、デコーダＤＤ
は、ｎビットのディジタル入力信号Ｄ1 〜Ｄn における
上位ビットＤL+1 〜Ｄn をデコードしてスイッチ制御信
号を出力し、この制御信号でスイッチＳ１１〜Ｓ１Ｋ，
Ｓ２１〜Ｓ２Ｋ，Ｓ３１〜Ｓ３Ｋを制御するようになっ
ている。ここで、スイッチＳ３１〜Ｓ３Ｋを制御する信
号は、スイッチＳ１１〜Ｓ１Ｋ（Ｓ２１〜Ｓ２Ｋ）を制
御する信号をインバータで反転したものとなっている。
また、図１(c) に示されるように、スイッチＳ５１〜Ｓ
５Ｌ（Ｓ６１〜Ｓ６Ｌ）を制御する信号は、スイッチＳ
４１〜Ｓ４Ｌ（Ｓ７１〜Ｓ７Ｌ）を制御する信号をイン
バータで反転したものとなっている。
は、ｎビットのディジタル入力信号Ｄ1 〜Ｄn における
上位ビットＤL+1 〜Ｄn をデコードしてスイッチ制御信
号を出力し、この制御信号でスイッチＳ１１〜Ｓ１Ｋ，
Ｓ２１〜Ｓ２Ｋ，Ｓ３１〜Ｓ３Ｋを制御するようになっ
ている。ここで、スイッチＳ３１〜Ｓ３Ｋを制御する信
号は、スイッチＳ１１〜Ｓ１Ｋ（Ｓ２１〜Ｓ２Ｋ）を制
御する信号をインバータで反転したものとなっている。
また、図１(c) に示されるように、スイッチＳ５１〜Ｓ
５Ｌ（Ｓ６１〜Ｓ６Ｌ）を制御する信号は、スイッチＳ
４１〜Ｓ４Ｌ（Ｓ７１〜Ｓ７Ｌ）を制御する信号をイン
バータで反転したものとなっている。
【００３２】すなわち、デコーダＤＤは、ディジタル入
力信号の上位ビットＤL+1 〜Ｄn をデコードしてＫ個の
スイッチ制御信号を出力し、この制御信号でスイッチＳ
１１〜Ｓ１Ｋ，Ｓ２１〜Ｓ２Ｋ，Ｓ３１〜Ｓ３Ｋを制御
する。これにより、上位ビット側回路（第１の部分回路
ＮＴ１）における出力電圧を取り出す個所が選択され、
上位ディジタル入力信号は次の表１の通りデコードされ
る。
力信号の上位ビットＤL+1 〜Ｄn をデコードしてＫ個の
スイッチ制御信号を出力し、この制御信号でスイッチＳ
１１〜Ｓ１Ｋ，Ｓ２１〜Ｓ２Ｋ，Ｓ３１〜Ｓ３Ｋを制御
する。これにより、上位ビット側回路（第１の部分回路
ＮＴ１）における出力電圧を取り出す個所が選択され、
上位ディジタル入力信号は次の表１の通りデコードされ
る。
【００３３】
【表１】
【００３４】上記の表１に示されるように、上位ディジ
タル入力信号によって、スイッチＳ１１〜Ｓ１Ｋ，Ｓ２
１〜Ｓ２Ｋは、１個所（Ｓ１＄，Ｓ２＄：＄は１〜Ｋの
自然数）のみ短絡となり、他の全てのスイッチは開放と
なる。また、スイッチＳ３１〜Ｓ３Ｋは、スイッチＳ１
１〜Ｓ１Ｋ，Ｓ２１〜Ｓ２Ｋを制御する信号の反転レベ
ルの信号により、１個所（Ｓ３＄）のみ開放となり、他
の全てのスイッチは短絡となる。この動作によって、上
位ビット側回路（部分回路ＮＴ１）における出力電圧を
取り出す個所が選択される。
タル入力信号によって、スイッチＳ１１〜Ｓ１Ｋ，Ｓ２
１〜Ｓ２Ｋは、１個所（Ｓ１＄，Ｓ２＄：＄は１〜Ｋの
自然数）のみ短絡となり、他の全てのスイッチは開放と
なる。また、スイッチＳ３１〜Ｓ３Ｋは、スイッチＳ１
１〜Ｓ１Ｋ，Ｓ２１〜Ｓ２Ｋを制御する信号の反転レベ
ルの信号により、１個所（Ｓ３＄）のみ開放となり、他
の全てのスイッチは短絡となる。この動作によって、上
位ビット側回路（部分回路ＮＴ１）における出力電圧を
取り出す個所が選択される。
【００３５】以上により、上位ビット側回路（部分回路
ＮＴ１）における出力電圧を取り出す個所を選択され、
そして、上位ビット側の出力電圧Ｖ１およびＶ２は、次
の式（９）により表される。
ＮＴ１）における出力電圧を取り出す個所を選択され、
そして、上位ビット側の出力電圧Ｖ１およびＶ２は、次
の式（９）により表される。
【００３６】
【数５】
【００３７】ここで、電圧Ｖ１およびＶ２は、下位ビッ
ト側回路（第２および第３の部分回路ＮＴ２，ＮＴ３）
の入力電圧となる。ディジタル入力信号の下位ビットＤ
1 〜ＤL は、直接および反転させてスイッチＳ４１〜Ｓ
４Ｌ，Ｓ７１〜Ｓ７ＬおよびＳ５１〜Ｓ５Ｌ，Ｓ６１〜
Ｓ６Ｌを制御するスイッチ制御信号を生成し、各スイッ
チＳ４１〜Ｓ４Ｌ，Ｓ５１〜Ｓ５Ｌ，Ｓ６１〜Ｓ６Ｌ，
Ｓ７１〜Ｓ７Ｌを次の表２の通り制御する。
ト側回路（第２および第３の部分回路ＮＴ２，ＮＴ３）
の入力電圧となる。ディジタル入力信号の下位ビットＤ
1 〜ＤL は、直接および反転させてスイッチＳ４１〜Ｓ
４Ｌ，Ｓ７１〜Ｓ７ＬおよびＳ５１〜Ｓ５Ｌ，Ｓ６１〜
Ｓ６Ｌを制御するスイッチ制御信号を生成し、各スイッ
チＳ４１〜Ｓ４Ｌ，Ｓ５１〜Ｓ５Ｌ，Ｓ６１〜Ｓ６Ｌ，
Ｓ７１〜Ｓ７Ｌを次の表２の通り制御する。
【００３８】
【表２】
【００３９】スイッチＳ４＃，Ｓ７＃は、ディジタル入
力信号で直接制御され、また、スイッチＳ５＃，Ｓ６＃
は、ディジタル入力信号を反転させた信号で制御され
る。なお、参照符号＃は、１〜Ｌの整数を示す。抵抗器
Ｒ１１〜Ｒ１Ｋの抵抗値をＲK とし、第２および第３の
抵抗器列の抵抗値を各々Ｒ２＃およびＲ３＃とすると、
次の式（１３）の関係が得られる。
力信号で直接制御され、また、スイッチＳ５＃，Ｓ６＃
は、ディジタル入力信号を反転させた信号で制御され
る。なお、参照符号＃は、１〜Ｌの整数を示す。抵抗器
Ｒ１１〜Ｒ１Ｋの抵抗値をＲK とし、第２および第３の
抵抗器列の抵抗値を各々Ｒ２＃およびＲ３＃とすると、
次の式（１３）の関係が得られる。
【００４０】
Ｒ２＃，Ｒ３＃＝ＲK ／２# ＲN ＝ＲK ／２L （１０）
ここで、ＲN は、１ＬＳＢ分の抵抗値であり、入力信号
がどのように変化しても下位ビット側回路（第２および
第３の部分回路ＮＴ２，ＮＴ３）の抵抗値はＲ K と等し
いことになる。以上のことからアナログ出力Ｖout は、
がどのように変化しても下位ビット側回路（第２および
第３の部分回路ＮＴ２，ＮＴ３）の抵抗値はＲ K と等し
いことになる。以上のことからアナログ出力Ｖout は、
【００４１】
【数６】
【００４２】となる。上記の式（１１）に式（９）を代
入すると、
入すると、
【００４３】
【数７】
【００４４】そして、Ｘ＝（Ｙ−１）２L ＋Ｚ−１とす
ると、Ｋ・２L ＝２n となるので、Ｘは、 ０≦Ｘ≦２n −１ （１３） となる値を取るディジタル入力である。従って、上記の
回路は、次の式（１７）の通りディジタル入力Ｘからア
ナログ出力Ｖout を得るｎビットのＤ／Ａコンバータと
して動作することになる。
ると、Ｋ・２L ＝２n となるので、Ｘは、 ０≦Ｘ≦２n −１ （１３） となる値を取るディジタル入力である。従って、上記の
回路は、次の式（１７）の通りディジタル入力Ｘからア
ナログ出力Ｖout を得るｎビットのＤ／Ａコンバータと
して動作することになる。
【００４５】
【数８】
【００４６】図２は図１のディジタル／アナログ変換器
の動作を説明するための図であり、図２(a) はスイッチ
Ｓ４＃を開放し，且つ，スイッチＳ６＃を短絡した状態
を示し、また、図２(b) はスイッチＳ４＃を短絡し，且
つ，スイッチＳ６＃を解放した状態を示している。前述
したように、本実施例では、例えば、部分回路ＮＴ２に
おける第２の抵抗器列の抵抗器Ｒ２１〜Ｒ２Ｌ（Ｒ２
＃）に対してスイッチＳ６１〜Ｓ６Ｌ（Ｓ６＃）が該抵
抗器（Ｒ２＃）と直列に設けられ、同様に、部分回路Ｎ
Ｔ３における第３の抵抗器列の抵抗器Ｒ３１〜Ｒ３Ｌ
（Ｒ３＃）に対してもスイッチＳ７１〜Ｓ７Ｌ（Ｓ７
＃）が該抵抗器（Ｓ７＃）と直列に設けられている。そ
して、スイッチＳ４＃が開放のときは、スイッチＳ６＃
を短絡し、また、スイッチＳ４＃が短絡のときは、スイ
ッチＳ６＃を開放とするようになっている。これによ
り、スイッチＳ４＃〜Ｓ７＃のオン抵抗を、抵抗器Ｒ２
＃に比して相対的に小さくする必要がなくなる。
の動作を説明するための図であり、図２(a) はスイッチ
Ｓ４＃を開放し，且つ，スイッチＳ６＃を短絡した状態
を示し、また、図２(b) はスイッチＳ４＃を短絡し，且
つ，スイッチＳ６＃を解放した状態を示している。前述
したように、本実施例では、例えば、部分回路ＮＴ２に
おける第２の抵抗器列の抵抗器Ｒ２１〜Ｒ２Ｌ（Ｒ２
＃）に対してスイッチＳ６１〜Ｓ６Ｌ（Ｓ６＃）が該抵
抗器（Ｒ２＃）と直列に設けられ、同様に、部分回路Ｎ
Ｔ３における第３の抵抗器列の抵抗器Ｒ３１〜Ｒ３Ｌ
（Ｒ３＃）に対してもスイッチＳ７１〜Ｓ７Ｌ（Ｓ７
＃）が該抵抗器（Ｓ７＃）と直列に設けられている。そ
して、スイッチＳ４＃が開放のときは、スイッチＳ６＃
を短絡し、また、スイッチＳ４＃が短絡のときは、スイ
ッチＳ６＃を開放とするようになっている。これによ
り、スイッチＳ４＃〜Ｓ７＃のオン抵抗を、抵抗器Ｒ２
＃に比して相対的に小さくする必要がなくなる。
【００４７】すなわち、図２(a) に示すように、スイッ
チＳ４＃を開放し，且つ，スイッチＳ６＃を短絡した場
合、合成抵抗の値ＲＯＮは、スイッチのオン抵抗をｒと
すると、 ＲＯＮ＝Ｒ４＃＋ｒ （１５） となる。
チＳ４＃を開放し，且つ，スイッチＳ６＃を短絡した場
合、合成抵抗の値ＲＯＮは、スイッチのオン抵抗をｒと
すると、 ＲＯＮ＝Ｒ４＃＋ｒ （１５） となる。
【００４８】一方、図２(b) に示すように、スイッチＳ
４＃を短絡し，且つ，スイッチＳ６＃を解放した場合、
合成抵抗の値ＲＯＦＦは、 ＲＯＦＦ＝ｒ （１６） となる。従って、 ＲＯＮ−ＲＯＦＦ＝Ｒ４＃ （１７） つまり、図２(a) の場合と図２(b) の場合の合成抵抗の
差は、オン抵抗ｒに関係なくＲ４＃となる。すなわち、
オン抵抗の値を任意に決めることができるため、スイッ
チを構成するトランジスタのサイズを小さくすることが
できる。
４＃を短絡し，且つ，スイッチＳ６＃を解放した場合、
合成抵抗の値ＲＯＦＦは、 ＲＯＦＦ＝ｒ （１６） となる。従って、 ＲＯＮ−ＲＯＦＦ＝Ｒ４＃ （１７） つまり、図２(a) の場合と図２(b) の場合の合成抵抗の
差は、オン抵抗ｒに関係なくＲ４＃となる。すなわち、
オン抵抗の値を任意に決めることができるため、スイッ
チを構成するトランジスタのサイズを小さくすることが
できる。
【００４９】上述したように、本実施例では、従来の回
路と同じ機能を実現しながらセル面積を小さくすること
ができる。従来の回路ではスイッチのオン抵抗は、スイ
ッチに並列に接続する抵抗器より相対的に十分小さな値
とするために、例えば、１／１００程度にする必要があ
るが、本実施例の回路ではスイッチのオン抵抗は大きく
てもよい。そのため、例えば、スイッチのオン抵抗を並
列接続される抵抗器の１／１０とすると、スイッチを構
成するトランジスタ（ＦＥＴ）のサイズはスイッチのオ
ン抵抗にほぼ反比例するためスイッチのサイズは従来の
１／１０程度でもよいことになる。本実施例のディジタ
ル／アナログ変換器における第２および第３の部分回路
ＮＴ２，ＮＴ３に使われるスイッチの数は従来の回路よ
りも２倍になるが、スイッチ部分のセル面積は２／１０
程度になるため全体のセル面積を小さくすることができ
る。
路と同じ機能を実現しながらセル面積を小さくすること
ができる。従来の回路ではスイッチのオン抵抗は、スイ
ッチに並列に接続する抵抗器より相対的に十分小さな値
とするために、例えば、１／１００程度にする必要があ
るが、本実施例の回路ではスイッチのオン抵抗は大きく
てもよい。そのため、例えば、スイッチのオン抵抗を並
列接続される抵抗器の１／１０とすると、スイッチを構
成するトランジスタ（ＦＥＴ）のサイズはスイッチのオ
ン抵抗にほぼ反比例するためスイッチのサイズは従来の
１／１０程度でもよいことになる。本実施例のディジタ
ル／アナログ変換器における第２および第３の部分回路
ＮＴ２，ＮＴ３に使われるスイッチの数は従来の回路よ
りも２倍になるが、スイッチ部分のセル面積は２／１０
程度になるため全体のセル面積を小さくすることができ
る。
【００５０】図３は本発明のディジタル／アナログ変換
器の第２実施例を示す回路図であり、同図(a) はＤ／Ａ
コンバータの全体構成を示す回路図、同図(b),(c) およ
び(d) はＤ／Ａコンバータの各スイッチを制御する制御
信号発生回路を概念的に示す図である。図３(a) と図１
(a) との比較から明らかなように、本第２実施例は、第
１実施例の第２および第３の部分回路ＮＴ２とＮＴ３と
の間に、新たな第４の部分回路ＮＴ４を直列に接続した
ものである。第４の部分回路ＮＴ４は、〔Ｍ−１〕個の
抵抗値の等しい抵抗器Ｒ４１〜Ｒ４（Ｍ−１）を直列に
接続した回路と、各々の抵抗器間のＭ個の端部と出力端
子を１つだけ接続するＭ個のスイッチ群Ｓ８１〜Ｓ８Ｍ
で構成されている。
器の第２実施例を示す回路図であり、同図(a) はＤ／Ａ
コンバータの全体構成を示す回路図、同図(b),(c) およ
び(d) はＤ／Ａコンバータの各スイッチを制御する制御
信号発生回路を概念的に示す図である。図３(a) と図１
(a) との比較から明らかなように、本第２実施例は、第
１実施例の第２および第３の部分回路ＮＴ２とＮＴ３と
の間に、新たな第４の部分回路ＮＴ４を直列に接続した
ものである。第４の部分回路ＮＴ４は、〔Ｍ−１〕個の
抵抗値の等しい抵抗器Ｒ４１〜Ｒ４（Ｍ−１）を直列に
接続した回路と、各々の抵抗器間のＭ個の端部と出力端
子を１つだけ接続するＭ個のスイッチ群Ｓ８１〜Ｓ８Ｍ
で構成されている。
【００５１】図３(b) に示されるように、デコーダＤＤ
１は、ｎビットのディジタル入力信号Ｄ1 〜Ｄn におけ
る上位ビットＤf+1 〜Ｄn をデコードしてスイッチ制御
信号を出力し、この制御信号でスイッチＳ１１〜Ｓ１
Ｋ，Ｓ２１〜Ｓ２Ｋ，Ｓ３１〜Ｓ３Ｋを制御するように
なっている。ここで、スイッチＳ３１〜Ｓ３Ｋを制御す
る信号は、スイッチＳ１１〜Ｓ１Ｋ，Ｓ２１〜Ｓ２Ｋを
制御する信号をインバータで反転したものとなってい
る。また、図３(c) に示されるように、デコーダＤＤ２
は、ｎビットのディジタル入力信号Ｄ1 〜Ｄn における
中位ビットＤL+1 〜Ｄf をデコードしてスイッチ制御信
号を出力し、この制御信号でスイッチＳ８１〜Ｓ８Ｍを
制御するようになっている。さらに、図３(d) に示され
るように、ｎビットのディジタル入力信号Ｄ1 〜Ｄn に
おける下位ビットＤ1 〜Ｄf は、直接およびインバータ
を介して、スイッチＳ４１〜Ｓ４Ｌ，Ｓ７１〜Ｓ７Ｌお
よびＳ５１〜Ｓ５Ｌ，Ｓ６１〜Ｓ６Ｌを制御するように
なっている。
１は、ｎビットのディジタル入力信号Ｄ1 〜Ｄn におけ
る上位ビットＤf+1 〜Ｄn をデコードしてスイッチ制御
信号を出力し、この制御信号でスイッチＳ１１〜Ｓ１
Ｋ，Ｓ２１〜Ｓ２Ｋ，Ｓ３１〜Ｓ３Ｋを制御するように
なっている。ここで、スイッチＳ３１〜Ｓ３Ｋを制御す
る信号は、スイッチＳ１１〜Ｓ１Ｋ，Ｓ２１〜Ｓ２Ｋを
制御する信号をインバータで反転したものとなってい
る。また、図３(c) に示されるように、デコーダＤＤ２
は、ｎビットのディジタル入力信号Ｄ1 〜Ｄn における
中位ビットＤL+1 〜Ｄf をデコードしてスイッチ制御信
号を出力し、この制御信号でスイッチＳ８１〜Ｓ８Ｍを
制御するようになっている。さらに、図３(d) に示され
るように、ｎビットのディジタル入力信号Ｄ1 〜Ｄn に
おける下位ビットＤ1 〜Ｄf は、直接およびインバータ
を介して、スイッチＳ４１〜Ｓ４Ｌ，Ｓ７１〜Ｓ７Ｌお
よびＳ５１〜Ｓ５Ｌ，Ｓ６１〜Ｓ６Ｌを制御するように
なっている。
【００５２】ここで、第４の部分回路ＮＴ４の抵抗器の
抵抗値をＲM とすると、 ＲM ＝ＲK ／Ｍ （１８） となる。また、第２および第３の部分回路ＮＴ２，ＮＴ
３に含まれる抵抗器の抵抗値は、 Ｒ２＃，Ｒ３＃＝ＲM ／２# （１９） となる。つまり、第１の部分回路ＮＴ１は上位ビット側
回路、第４の部分回路ＮＴ４は中位ビット側回路、そし
て、第２および第３の部分回路ＮＴ２とＮＴ３は下位ビ
ット側回路となる。このＤ／Ａコンバータの入力ビット
数をｎとすると、Ｋ・Ｍ・２L ＝２n となる。すなわ
ち、本第２実施例では、入力ビットを３分割するため、
ｎが大きい場合に好適なものとなっている。
抵抗値をＲM とすると、 ＲM ＝ＲK ／Ｍ （１８） となる。また、第２および第３の部分回路ＮＴ２，ＮＴ
３に含まれる抵抗器の抵抗値は、 Ｒ２＃，Ｒ３＃＝ＲM ／２# （１９） となる。つまり、第１の部分回路ＮＴ１は上位ビット側
回路、第４の部分回路ＮＴ４は中位ビット側回路、そし
て、第２および第３の部分回路ＮＴ２とＮＴ３は下位ビ
ット側回路となる。このＤ／Ａコンバータの入力ビット
数をｎとすると、Ｋ・Ｍ・２L ＝２n となる。すなわ
ち、本第２実施例では、入力ビットを３分割するため、
ｎが大きい場合に好適なものとなっている。
【００５３】図４は本発明のディジタル／アナログ変換
器の第３実施例を示す回路図であり、同図(a) はＤ／Ａ
コンバータの全体構成を示す回路図、同図(b) および
(c) はＤ／Ａコンバータの各スイッチを制御する制御信
号発生回路を概念的に示す図である。図４(a) と図１
(a) との比較から明らかなように、本第３実施例は、第
１実施例の第１の部分回路ＮＴ１において、直列接続さ
れた抵抗器Ｒ１１〜Ｒ１ＫおよびスイッチＳ３１〜Ｓ３
Ｋに対して抵抗器Ｒ５１〜Ｒ５Ｋを並列に接続したもの
である。すなわち、図４(a) に示されるように、抵抗器
Ｒ５１〜Ｒ５Ｋは直列に接続され、さらに、各々の抵抗
器Ｒ５＃の両端はＲ１＃とＲ３＃の直列回路の両端に接
続される。この抵抗器Ｒ５１〜Ｒ５Ｋによる直列回路の
両端には、正の基準電圧ＶＲＰおよび負の基準電圧ＶＲ
Ｎが印加される。ここで、抵抗器Ｒ５１〜Ｒ５Ｋは各々
等しい抵抗値を有し、この抵抗値はＲ１１〜Ｒ１Ｋの抵
抗値ＲK よりも十分に小さい値となっている。
器の第３実施例を示す回路図であり、同図(a) はＤ／Ａ
コンバータの全体構成を示す回路図、同図(b) および
(c) はＤ／Ａコンバータの各スイッチを制御する制御信
号発生回路を概念的に示す図である。図４(a) と図１
(a) との比較から明らかなように、本第３実施例は、第
１実施例の第１の部分回路ＮＴ１において、直列接続さ
れた抵抗器Ｒ１１〜Ｒ１ＫおよびスイッチＳ３１〜Ｓ３
Ｋに対して抵抗器Ｒ５１〜Ｒ５Ｋを並列に接続したもの
である。すなわち、図４(a) に示されるように、抵抗器
Ｒ５１〜Ｒ５Ｋは直列に接続され、さらに、各々の抵抗
器Ｒ５＃の両端はＲ１＃とＲ３＃の直列回路の両端に接
続される。この抵抗器Ｒ５１〜Ｒ５Ｋによる直列回路の
両端には、正の基準電圧ＶＲＰおよび負の基準電圧ＶＲ
Ｎが印加される。ここで、抵抗器Ｒ５１〜Ｒ５Ｋは各々
等しい抵抗値を有し、この抵抗値はＲ１１〜Ｒ１Ｋの抵
抗値ＲK よりも十分に小さい値となっている。
【００５４】本第３実施例のように、抵抗器Ｒ５１〜Ｒ
５Ｋを用いることは次の点で有利である。すなわち、現
実には、回路（Ｄ／Ａコンバータ）の各ノードには寄生
容量が結合しており、例えば、スイッチをオン・オフす
る際、或いは、Ｄ／Ａコンバータの動作を開始する際等
においては、ある寄生容量は充電され、また、ある寄生
容量は放電する。この寄生容量を充電するには一定の時
間が必要であるが、第３実施例では、電流が抵抗器Ｒ５
１〜Ｒ５Ｋを流れるため、寄生容量に迅速にチャージす
ることができ、その結果、回路全体のＲＣ時定数を小さ
くすることが可能とのなる。さらに、図４に示す第３実
施例のＤ／Ａコンバータは、正の基準電圧ＶＲＰおよび
負の基準電圧ＶＲＮの変化に対しての追従性が良い。従
って、例えば、用途によっては正の基準電圧ＶＲＰにア
ナログ入力信号、負の基準電圧ＶＲＮを接地させて使う
ことがあるが、この場合、正の基準電圧ＶＲＰが変化す
ると回路を流れる電流も変化するが、第３実施例では寄
生容量を高速に充放電できるので正の基準電圧ＶＲＰの
変化に追従が可能となる。
５Ｋを用いることは次の点で有利である。すなわち、現
実には、回路（Ｄ／Ａコンバータ）の各ノードには寄生
容量が結合しており、例えば、スイッチをオン・オフす
る際、或いは、Ｄ／Ａコンバータの動作を開始する際等
においては、ある寄生容量は充電され、また、ある寄生
容量は放電する。この寄生容量を充電するには一定の時
間が必要であるが、第３実施例では、電流が抵抗器Ｒ５
１〜Ｒ５Ｋを流れるため、寄生容量に迅速にチャージす
ることができ、その結果、回路全体のＲＣ時定数を小さ
くすることが可能とのなる。さらに、図４に示す第３実
施例のＤ／Ａコンバータは、正の基準電圧ＶＲＰおよび
負の基準電圧ＶＲＮの変化に対しての追従性が良い。従
って、例えば、用途によっては正の基準電圧ＶＲＰにア
ナログ入力信号、負の基準電圧ＶＲＮを接地させて使う
ことがあるが、この場合、正の基準電圧ＶＲＰが変化す
ると回路を流れる電流も変化するが、第３実施例では寄
生容量を高速に充放電できるので正の基準電圧ＶＲＰの
変化に追従が可能となる。
【００５５】図５は本発明のディジタル／アナログ変換
器の第４実施例を示す回路図であり、同図(a) はＤ／Ａ
コンバータの全体構成を示す回路図、同図(b),(c) およ
び(d) はＤ／Ａコンバータの各スイッチを制御する制御
信号発生回路を概念的に示す図である。図５(a) と図３
(a) および図４(a) との比較から明らかなように、本第
４実施例は、前述した第２実施例と第３実施例を組み合
わせたものである。すなわち、第２および第３の部分回
路ＮＴ２とＮＴ３との間に、新たな第４の部分回路ＮＴ
４を直列に接続し、さらに、第１実施例の第１の部分回
路ＮＴ１において、直列接続された抵抗器Ｒ１１〜Ｒ１
ＫおよびスイッチＳ３１〜Ｓ３Ｋに対して抵抗器Ｒ５１
〜Ｒ５Ｋを並列に接続したものである。
器の第４実施例を示す回路図であり、同図(a) はＤ／Ａ
コンバータの全体構成を示す回路図、同図(b),(c) およ
び(d) はＤ／Ａコンバータの各スイッチを制御する制御
信号発生回路を概念的に示す図である。図５(a) と図３
(a) および図４(a) との比較から明らかなように、本第
４実施例は、前述した第２実施例と第３実施例を組み合
わせたものである。すなわち、第２および第３の部分回
路ＮＴ２とＮＴ３との間に、新たな第４の部分回路ＮＴ
４を直列に接続し、さらに、第１実施例の第１の部分回
路ＮＴ１において、直列接続された抵抗器Ｒ１１〜Ｒ１
ＫおよびスイッチＳ３１〜Ｓ３Ｋに対して抵抗器Ｒ５１
〜Ｒ５Ｋを並列に接続したものである。
【００５６】図６は本発明のディジタル／アナログ変換
器の第５実施例を示す回路図であり、同図(a) はＤ／Ａ
コンバータの全体構成を示す回路図、同図(b) および
(c) はＤ／Ａコンバータの各スイッチを制御する制御信
号発生回路を概念的に示す図である。図６(a) と図１
(a) との比較から明らかなように、本第５実施例は、第
１実施例において、１ＬＳＢの電圧を生みだす抵抗器Ｒ
N を除いたものである。すなわち、第５実施例におい
て、第１の部分回路ＮＴ１と第２の部分回路ＮＴ２と
は、抵抗器ＲN を介さず直接に接続されている。すなわ
ち、本第５実施例では、抵抗器ＲN の代わりに、第２お
よび第３の部分回路ＮＴ２，ＮＴ３に使用しているスイ
ッチＳ４＃，Ｓ５＃のオン抵抗を利用するものであり、
抵抗器ＲN が不要となる分、占有面積をさらに低減する
ことができる。
器の第５実施例を示す回路図であり、同図(a) はＤ／Ａ
コンバータの全体構成を示す回路図、同図(b) および
(c) はＤ／Ａコンバータの各スイッチを制御する制御信
号発生回路を概念的に示す図である。図６(a) と図１
(a) との比較から明らかなように、本第５実施例は、第
１実施例において、１ＬＳＢの電圧を生みだす抵抗器Ｒ
N を除いたものである。すなわち、第５実施例におい
て、第１の部分回路ＮＴ１と第２の部分回路ＮＴ２と
は、抵抗器ＲN を介さず直接に接続されている。すなわ
ち、本第５実施例では、抵抗器ＲN の代わりに、第２お
よび第３の部分回路ＮＴ２，ＮＴ３に使用しているスイ
ッチＳ４＃，Ｓ５＃のオン抵抗を利用するものであり、
抵抗器ＲN が不要となる分、占有面積をさらに低減する
ことができる。
【００５７】次に、抵抗器ＲN の代わりに、第２および
第３の部分回路ＮＴ２，ＮＴ３に使用しているスイッチ
Ｓ４＃，Ｓ５＃のオン抵抗を利用することができる理由
を説明する。すなわち、抵抗器ＲN を取り除き、短絡し
た場合を説明する。まず、オン抵抗を零とするとき、デ
ィジタル入力信号の上位ビットが或る値Ｘで、下位ビッ
トがすべて１である場合（条件１）と、上位ビットがＸ
＋１で、下位ビットがすべて０である場合（条件２）の
出力電圧Ｖout の差は、第１の部分回路ＮＴ１の抵抗値
をＫＲK ，第２および第３の部分回路ＮＴ２，ＮＴ３の
全抵抗値をＲとすると、
第３の部分回路ＮＴ２，ＮＴ３に使用しているスイッチ
Ｓ４＃，Ｓ５＃のオン抵抗を利用することができる理由
を説明する。すなわち、抵抗器ＲN を取り除き、短絡し
た場合を説明する。まず、オン抵抗を零とするとき、デ
ィジタル入力信号の上位ビットが或る値Ｘで、下位ビッ
トがすべて１である場合（条件１）と、上位ビットがＸ
＋１で、下位ビットがすべて０である場合（条件２）の
出力電圧Ｖout の差は、第１の部分回路ＮＴ１の抵抗値
をＫＲK ，第２および第３の部分回路ＮＴ２，ＮＴ３の
全抵抗値をＲとすると、
【００５８】
【数９】
【００５９】となる。すなわち、条件１における出力電
圧Ｖout と条件２における出力電圧Ｖout との差は零で
ある。ところが、スイッチのオン抵抗（抵抗値をｒとす
る）が或る程度大きい場合、条件１および条件２におけ
る出力電圧Ｖout の電位差は次のようになる。
圧Ｖout と条件２における出力電圧Ｖout との差は零で
ある。ところが、スイッチのオン抵抗（抵抗値をｒとす
る）が或る程度大きい場合、条件１および条件２におけ
る出力電圧Ｖout の電位差は次のようになる。
【００６０】
【数１０】
【００６１】となる。従って、条件１における出力電圧
Ｖout と条件２における出力電圧Ｖout との差は抵抗値
で２Ｌｒである。つまり、 ２Ｌｒ＝ＲN （２８） となるようにスイッチを構成するトランジスタ（ＦＥ
Ｔ）のサイズを変更すればオン抵抗をＲN の代わりに使
うことができる。
Ｖout と条件２における出力電圧Ｖout との差は抵抗値
で２Ｌｒである。つまり、 ２Ｌｒ＝ＲN （２８） となるようにスイッチを構成するトランジスタ（ＦＥ
Ｔ）のサイズを変更すればオン抵抗をＲN の代わりに使
うことができる。
【００６２】図７は本発明のディジタル／アナログ変換
器の第６実施例を示す回路図であり、同図(a) はＤ／Ａ
コンバータの全体構成を示す回路図、同図(b),(c) およ
び(d) はＤ／Ａコンバータの各スイッチを制御する制御
信号発生回路を概念的に示す図である。図７(a) から明
らかなように、本第６実施例は、前述した第２実施例
（図３(a))と第５実施例（図６(a))とを組み合わせたも
のである。すなわち、第２実施例において、抵抗器ＲN
を除いたものである。これにより、第１実施例に比較し
て、入力ビットを３分割するため、ｎが大きい場合に好
適なものとすることができ、且つ、抵抗器ＲN が不要と
なるため、占有面積をさらに低減することができるとい
う効果を有している。
器の第６実施例を示す回路図であり、同図(a) はＤ／Ａ
コンバータの全体構成を示す回路図、同図(b),(c) およ
び(d) はＤ／Ａコンバータの各スイッチを制御する制御
信号発生回路を概念的に示す図である。図７(a) から明
らかなように、本第６実施例は、前述した第２実施例
（図３(a))と第５実施例（図６(a))とを組み合わせたも
のである。すなわち、第２実施例において、抵抗器ＲN
を除いたものである。これにより、第１実施例に比較し
て、入力ビットを３分割するため、ｎが大きい場合に好
適なものとすることができ、且つ、抵抗器ＲN が不要と
なるため、占有面積をさらに低減することができるとい
う効果を有している。
【００６３】図８は本発明のディジタル／アナログ変換
器の第７実施例を示す回路図であり、同図(a) はＤ／Ａ
コンバータの全体構成を示す回路図、同図(b) および
(c) はＤ／Ａコンバータの各スイッチを制御する制御信
号発生回路を概念的に示す図である。図８(a) から明ら
かなように、本第７実施例は、前述した第３実施例（図
４(a))と第５実施例（図６(a))とを組み合わせたもので
ある。すなわち、第３実施例において、抵抗器ＲN を除
いたものである。これにより、第１実施例に比較して、
寄生容量を高速に充放電できるので正の基準電圧ＶＲＰ
の変化に追従が可能となり、且つ、抵抗器ＲN が不要と
なるため、占有面積をさらに低減することができるとい
う効果を有している。
器の第７実施例を示す回路図であり、同図(a) はＤ／Ａ
コンバータの全体構成を示す回路図、同図(b) および
(c) はＤ／Ａコンバータの各スイッチを制御する制御信
号発生回路を概念的に示す図である。図８(a) から明ら
かなように、本第７実施例は、前述した第３実施例（図
４(a))と第５実施例（図６(a))とを組み合わせたもので
ある。すなわち、第３実施例において、抵抗器ＲN を除
いたものである。これにより、第１実施例に比較して、
寄生容量を高速に充放電できるので正の基準電圧ＶＲＰ
の変化に追従が可能となり、且つ、抵抗器ＲN が不要と
なるため、占有面積をさらに低減することができるとい
う効果を有している。
【００６４】図９は本発明のディジタル／アナログ変換
器の第８実施例を示す回路図であり、同図(a) はＤ／Ａ
コンバータの全体構成を示す回路図、同図(b),(c) およ
び(d) はＤ／Ａコンバータの各スイッチを制御する制御
信号発生回路を概念的に示す図である。図９(a) から明
らかなように、本第８実施例は、前述した第２実施例
（図３(a))と第７実施例（図８(a))とを組み合わせたも
のである。すなわち、第７実施例において、第２および
第３の部分回路ＮＴ２とＮＴ３との間に、新たな第４の
部分回路ＮＴ４を直列に接続したものである。これによ
り、本第８実施例は、前述した２実施例および第７実施
例の効果を有することになる。
器の第８実施例を示す回路図であり、同図(a) はＤ／Ａ
コンバータの全体構成を示す回路図、同図(b),(c) およ
び(d) はＤ／Ａコンバータの各スイッチを制御する制御
信号発生回路を概念的に示す図である。図９(a) から明
らかなように、本第８実施例は、前述した第２実施例
（図３(a))と第７実施例（図８(a))とを組み合わせたも
のである。すなわち、第７実施例において、第２および
第３の部分回路ＮＴ２とＮＴ３との間に、新たな第４の
部分回路ＮＴ４を直列に接続したものである。これによ
り、本第８実施例は、前述した２実施例および第７実施
例の効果を有することになる。
【００６５】図１０は本発明のディジタル／アナログ変
換器の第９実施例を示す回路図であり、同図(a) はＤ／
Ａコンバータの全体構成を示す回路図、同図(b),(c) お
よび(d) はＤ／Ａコンバータの各スイッチを制御する制
御信号発生回路を概念的に示す図である。図１０(a) か
ら明らかなように、本第９実施例は、前述した第６実施
例（図７(a))において、第２の部分回路ＮＴ２を取り除
いて短絡し、第２の部分回路ＮＴ２を正の基準電圧用入
力端子ＶＲＰと第１の部分回路（第１の抵抗器列）ＮＴ
１の間に直列に接続し、さらに、第３の部分回路ＮＴ３
も取り除いて短絡し、第３の部分回路ＮＴ３を負の基準
電圧用入力端ＶＲＮと抵抗器列の間に直列に接続したも
のである。このように変更するのは、１ＬＳＢを生じさ
せるスイッチのオン抵抗の変動をなるべく小さくするた
めである。
換器の第９実施例を示す回路図であり、同図(a) はＤ／
Ａコンバータの全体構成を示す回路図、同図(b),(c) お
よび(d) はＤ／Ａコンバータの各スイッチを制御する制
御信号発生回路を概念的に示す図である。図１０(a) か
ら明らかなように、本第９実施例は、前述した第６実施
例（図７(a))において、第２の部分回路ＮＴ２を取り除
いて短絡し、第２の部分回路ＮＴ２を正の基準電圧用入
力端子ＶＲＰと第１の部分回路（第１の抵抗器列）ＮＴ
１の間に直列に接続し、さらに、第３の部分回路ＮＴ３
も取り除いて短絡し、第３の部分回路ＮＴ３を負の基準
電圧用入力端ＶＲＮと抵抗器列の間に直列に接続したも
のである。このように変更するのは、１ＬＳＢを生じさ
せるスイッチのオン抵抗の変動をなるべく小さくするた
めである。
【００６６】ところで、一般にオン抵抗はスイッチに印
加する電圧によって変動するが、第２および第３の部分
回路ＮＴ２，ＮＴ３の抵抗値は、第１の部分回路ＮＴ１
に比べて十分小さいので第２および第３の部分回路ＮＴ
２，ＮＴ３の電圧降下も小さくなる。これに対して、本
第９実施例では、各部分回路ＮＴ１〜ＮＴ４に印加され
る電圧の変動が小さくなって、スイッチにかかる電圧の
変動も小さくなる。これにより、オン抵抗の変動も小さ
くなり、より精度の高いＤ／Ａコンバータを実現するこ
とが可能となる。
加する電圧によって変動するが、第２および第３の部分
回路ＮＴ２，ＮＴ３の抵抗値は、第１の部分回路ＮＴ１
に比べて十分小さいので第２および第３の部分回路ＮＴ
２，ＮＴ３の電圧降下も小さくなる。これに対して、本
第９実施例では、各部分回路ＮＴ１〜ＮＴ４に印加され
る電圧の変動が小さくなって、スイッチにかかる電圧の
変動も小さくなる。これにより、オン抵抗の変動も小さ
くなり、より精度の高いＤ／Ａコンバータを実現するこ
とが可能となる。
【００６７】図１１は本発明のディジタル／アナログ変
換器の第１０実施例を示す回路図であり、同図(a) はＤ
／Ａコンバータの全体構成を示す回路図、同図(b) およ
び(c) はＤ／Ａコンバータの各スイッチを制御する制御
信号発生回路を概念的に示す図である。図１１(a) に示
されるように、本第１０実施例は、図１０(a) に示す第
９実施例において、第１の部分回路ＮＴ１として第４の
部分回路ＮＴ４を第２および第３の部分回路ＮＴ２，Ｎ
Ｔ３の間に設けたものである。すなわち、正の基準電圧
用入力端子ＶＲＰ，第２の部分回路ＮＴ２，第４の部分
回路ＮＴ４，第３の部分回路ＮＴ３，そして，負の基準
電圧用入力端子ＶＲＮを順に直列に接続するようになっ
ている。この第１０実施例による効果は、基本的には、
前述した第９実施例と同様に、オン抵抗の変動も小さく
なり、より精度の高いＤ／Ａコンバータを実現可能とす
ることである。
換器の第１０実施例を示す回路図であり、同図(a) はＤ
／Ａコンバータの全体構成を示す回路図、同図(b) およ
び(c) はＤ／Ａコンバータの各スイッチを制御する制御
信号発生回路を概念的に示す図である。図１１(a) に示
されるように、本第１０実施例は、図１０(a) に示す第
９実施例において、第１の部分回路ＮＴ１として第４の
部分回路ＮＴ４を第２および第３の部分回路ＮＴ２，Ｎ
Ｔ３の間に設けたものである。すなわち、正の基準電圧
用入力端子ＶＲＰ，第２の部分回路ＮＴ２，第４の部分
回路ＮＴ４，第３の部分回路ＮＴ３，そして，負の基準
電圧用入力端子ＶＲＮを順に直列に接続するようになっ
ている。この第１０実施例による効果は、基本的には、
前述した第９実施例と同様に、オン抵抗の変動も小さく
なり、より精度の高いＤ／Ａコンバータを実現可能とす
ることである。
【００６８】
【発明の効果】以上、詳述したように、本発明のディジ
タル／アナログ変換器によれば、該ディジタル／アナロ
グ変換器の占有面積を小型化し、１枚のウェハから作る
ことができるチップの数が増加して価格を低減すること
が可能となる。
タル／アナログ変換器によれば、該ディジタル／アナロ
グ変換器の占有面積を小型化し、１枚のウェハから作る
ことができるチップの数が増加して価格を低減すること
が可能となる。
【図１】本発明に係るディジタル／アナログ変換器の第
１実施例を示す回路図である。
１実施例を示す回路図である。
【図２】図１のディジタル／アナログ変換器の動作を説
明するための図である。
明するための図である。
【図３】本発明のディジタル／アナログ変換器の第２実
施例を示す回路図である。
施例を示す回路図である。
【図４】本発明のディジタル／アナログ変換器の第３実
施例を示す回路図である。
施例を示す回路図である。
【図５】本発明のディジタル／アナログ変換器の第４実
施例を示す回路図である。
施例を示す回路図である。
【図６】本発明のディジタル／アナログ変換器の第５実
施例を示す回路図である。
施例を示す回路図である。
【図７】本発明のディジタル／アナログ変換器の第６実
施例を示す回路図である。
施例を示す回路図である。
【図８】本発明のディジタル／アナログ変換器の第７実
施例を示す回路図である。
施例を示す回路図である。
【図９】本発明のディジタル／アナログ変換器の第８実
施例を示す回路図である。
施例を示す回路図である。
【図１０】本発明のディジタル／アナログ変換器の第９
実施例を示す回路図である。
実施例を示す回路図である。
【図１１】本発明のディジタル／アナログ変換器の第１
０実施例を示す回路図である。
０実施例を示す回路図である。
【図１２】従来のディジタル／アナログ変換器の一例を
示す回路図である。
示す回路図である。
ＤＤ，ＤＤ１，ＤＤ２…デコーダ
ＮＴ１…第１の部分回路
ＮＴ２…第２の部分回路
ＮＴ３…第３の部分回路
ＮＴ４…第４の部分回路
Ｒ１１〜Ｒ１Ｋ…第１の部分回路ＮＴ１に含まれる抵抗
器（第１の抵抗器列） Ｒ２１〜Ｒ２Ｌ…第２の部分回路ＮＴ２に含まれる抵抗
器（第２の抵抗器列） Ｒ３１〜Ｒ３Ｌ…第３の部分回路ＮＴ３に含まれる抵抗
器（第３の抵抗器列） Ｒ４１〜Ｒ４(M-1) …第４の部分回路ＮＴ４に含まれる
抵抗器（第４の抵抗器列） Ｓ１１〜Ｓ１Ｋ，Ｓ２１〜Ｓ２Ｋ，Ｓ３１〜Ｓ３Ｋ…第
１の部分回路ＮＴ１に含まれるスイッチ手段 Ｓ４１〜Ｓ４Ｌ…第２の部分回路ＮＴ２に含まれるスイ
ッチ手段（第２のスイッチ群） Ｓ５１〜Ｓ５Ｌ…第３の部分回路ＮＴ３に含まれるスイ
ッチ手段（第４のスイッチ群） Ｓ６１〜Ｓ６Ｌ…第２の部分回路ＮＴ２に含まれるスイ
ッチ手段（第１のスイッチ群） Ｓ７１〜Ｓ７Ｌ…第３の部分回路ＮＴ３に含まれるスイ
ッチ手段（第３のスイッチ群） Ｓ８１〜Ｓ８Ｍ…第４の部分回路ＮＴ４に含まれるスイ
ッチ手段（第５のスイッチ群）
器（第１の抵抗器列） Ｒ２１〜Ｒ２Ｌ…第２の部分回路ＮＴ２に含まれる抵抗
器（第２の抵抗器列） Ｒ３１〜Ｒ３Ｌ…第３の部分回路ＮＴ３に含まれる抵抗
器（第３の抵抗器列） Ｒ４１〜Ｒ４(M-1) …第４の部分回路ＮＴ４に含まれる
抵抗器（第４の抵抗器列） Ｓ１１〜Ｓ１Ｋ，Ｓ２１〜Ｓ２Ｋ，Ｓ３１〜Ｓ３Ｋ…第
１の部分回路ＮＴ１に含まれるスイッチ手段 Ｓ４１〜Ｓ４Ｌ…第２の部分回路ＮＴ２に含まれるスイ
ッチ手段（第２のスイッチ群） Ｓ５１〜Ｓ５Ｌ…第３の部分回路ＮＴ３に含まれるスイ
ッチ手段（第４のスイッチ群） Ｓ６１〜Ｓ６Ｌ…第２の部分回路ＮＴ２に含まれるスイ
ッチ手段（第１のスイッチ群） Ｓ７１〜Ｓ７Ｌ…第３の部分回路ＮＴ３に含まれるスイ
ッチ手段（第３のスイッチ群） Ｓ８１〜Ｓ８Ｍ…第４の部分回路ＮＴ４に含まれるスイ
ッチ手段（第５のスイッチ群）
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭62−227224（ＪＰ，Ａ)
特開 平５−175749（ＪＰ，Ａ)
特開 昭60−191522（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03M 1/00 - 1/88
Claims (7)
- 【請求項１】 第１の基準電圧用入力端子と第２の基準
電圧用入力端子との間に設けられた第１の部分回路、お
よび、該第１の部分回路に接続された第２および第３の
部分回路を具備し、入力されたディジタル入力信号に応
じたアナログ出力を出力するディジタル／アナログ変換
器であって、 前記第１の部分回路は、抵抗値の等しいＫ個の抵抗器か
ら構成される第１の抵抗器列、および、該各抵抗器にそ
れぞれ設けられ、該Ｋ個の抵抗器のうちＫ−１個を選択
し、該Ｋ−１個の抵抗器を前記第２および第３の部分回
路に直列に接続するスイッチ群を有し、 前記第２の部分回路は、Ｌ個の抵抗器から構成される第
２の抵抗器列、該各抵抗器に対してそれぞれ直列に接続
された第１のスイッチ群、および、該直列接続された第
２の抵抗器列および第１のスイッチ群に対してそれぞれ
並列に接続された第２のスイッチ群を有し、 前記第３の部分回路は、Ｌ個の抵抗器から構成される第
３の抵抗器列、該各抵抗器に対してそれぞれ直列に接続
された第３のスイッチ群、および、該直列接続された第
３の抵抗器列および第３のスイッチ群に対してそれぞれ
並列に接続された第４のスイッチ群を有し、 前記第１の部分回路のスイッチ群は、 該各抵抗器に対してそれぞれ直列に接続された第５のス
イッチ群と、 該第１の抵抗器列および第５のスイッチ群における、各
々の直列接続された抵抗器およびスイッチの組の一端と
該第２の部分回路の一端とをそれぞれ接続する第６のス
イッチ群と、 該各々の直列接続された抵抗器およびスイッチの組の他
端と該第３の部分回路の一端とをそれぞれ接続する第７
のスイッチ群とを含み、 前記第１の部分回路における前記第６のスイッチ群と前
記第２の部分回路の一端が直接接続され、 前記第２および第３の部分回路における各々のスイッチ
が、前記第２の部分回路における前記第１および第２の
スイッチ群のうちオンされたＬ個のスイッチと、前記第
３の部分回路における前記第３および第４のスイッチ群
のうちオンされ たＬ個のスイッチとからなる２Ｌ個のス
イッチの合成オン抵抗値が前記ディジタル入力信号の最
下位ビットに対応する抵抗値と実質的に等しくなるよう
なオン抵抗値を有する ことを特徴とするディジタル／ア
ナログ変換器。 - 【請求項２】 前記第１の部分回路におけるスイッチ群
は、前記ディジタル入力信号における上位ビットにより
制御され、且つ、前記第２の部分回路における第１およ
び第２のスイッチ群および前記第３の部分回路における
第３および第４のスイッチ群は、前記ディジタル入力信
号における下位ビットにより制御されるようになってい
ることを特徴とする請求項１のディジタル／アナログ変
換器。 - 【請求項３】 前記第１および第４のスイッチ群を制御
する信号は、前記第２および第３のスイッチ群を制御す
る信号の反転レベルの信号となっていることを特徴とす
る請求項２のディジタル／アナログ変換器。 - 【請求項４】 前記アナログ出力を取り出す出力端子を
前記第２の部分回路の他端と前記第３の部分回路の他端
との接続個所から取り出すようにしたことを特徴とする
請求項１のディジタル／アナログ変換器。 - 【請求項５】 前記第２の部分回路と前記第３の部分回
路との間に第４の部分回路を設け、該第４の部分回路
は、抵抗値の等しいＭ−１個の抵抗器を直列に接続して
構成される第４の抵抗器列、および、該各抵抗器のＭ個
の端部と前記アナログ出力を取り出す出力端子とを選択
的に短絡する第５のスイッチ群を有していることを特徴
とする請求項１のディジタル／アナログ変換器。 - 【請求項６】 前記第４の部分回路における第５のスイ
ッチ群は、前記ディジタル入力信号における中位ビット
により制御されるようになっていることを特徴とする請
求項５のディジタル／アナログ変換器。 - 【請求項７】 前記第１の部分回路における第１の抵抗
器列を構成する各抵抗器に対して、それぞれ並列に抵抗
器を接続するようにしたことを特徴とする請求項１のデ
ィジタル／アナログ変換器。
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-
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-
1994
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