JP3037766B2 - ディジタル−アナログ変換器 - Google Patents

ディジタル−アナログ変換器

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JP3037766B2
JP3037766B2 JP3044535A JP4453591A JP3037766B2 JP 3037766 B2 JP3037766 B2 JP 3037766B2 JP 3044535 A JP3044535 A JP 3044535A JP 4453591 A JP4453591 A JP 4453591A JP 3037766 B2 JP3037766 B2 JP 3037766B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ディジタル入力信号を
アナログ出力信号に変換する変換器であって、 ・ディジタル入力信号接続用のディジタル入力端子及び
アナログ出力信号を取り出し得るアナログ出力端子と、 ・ノード点で相互接続された抵抗素子の直列回路から成
り、この直列回路の両端に基準電圧の接続端子を有する
基準分圧器と、 ・選択信号に応答して前記ノード点の１つを前記アナロ
グ出力端子に結合する回路であって、各別のノード点に
結合された第１主電極、前記アナログ出力端子に結合さ
れた第２主電極及び各別の選択信号に結合された制御電
極を有するスイッチングトランジスタを具えた選択回路
と、 ・ディジタル入力信号に応答して選択信号を活性化する
デコーダ回路と、を具えたディジタル−アナログ変換器
に関するものである。
【０００２】
【従来の技術】このようなディジタル−アナログ（Ｄ／
Ａ）変換器は型式名ＰＮＡ７５１８として既知であり、
既知の並列選択システムに従って動作する。このＤ／Ａ
変換器では、基準分圧器は基準電圧を複数の等しいステ
ップ電圧に分圧し、これら電圧をノード点に発生させ、
これらノード点をスイッチングトランジスタによりアナ
ログ出力端子に接続する。ディジタル入力信号に応答し
てデコーダ回路がこれらスイッチングトランジスタの１
つを駆動し、その結果としてアナログ出力信号の値が関
連するノード点の電圧に対応するようにしている。
【０００３】このタイプのＤ／Ａ変換器は常に１つのス
イッチングトランジスタを駆動させるだけでよいから構
成が簡単である。
【０００４】
【発明が解決しようとする課題】しかし、アナログ信号
出力端子における寄生容量を充電する充電回路の信号レ
ベル依存ＲＣ時定数の結果としての信号歪みにより及び
更にスイッチングトランジスタのターンオン及びオフに
より生ずるスイッチング雑音並びに寄生容量の充電時の
電流サージによりアナログ出力信号の信号品質が低下す
る。その信号品質低下はこの従来のＤ／Ａ変換器の実効
ビット分解能及び／又は処理速度を制限する。
【０００５】寄生容量は常に基準分圧器の選択されたノ
ード点の位置に依存する実効値を有する直列抵抗を経て
種々のアナログ信号電圧に充電又は放電させるので、ア
ナログ出力端子の電圧がその値を変化し得る速度は全て
の信号レベルに対し同一にならない。従って、アナログ
出力信号内の特性階段状雑音信号はアナログ出力信号の
有用帯域内に位置する周波数を有する成分を含み、これ
ら成分は慣例の低域通過フィルタにより除去することは
できない。これらの成分はアナログ出力信号の歪みとし
て現われ、この歪みはビット分解能の増大につれ又はこ
のタイプのＤ／Ａ変換器の処理速度の増大につれて増大
する。
【０００６】充電回路の信号レベル依存直列抵抗値の第
１の原因は基準分圧器のノード点ごとに実効出力抵抗値
が変化することにある。出力抵抗値は基準分圧器の中心
点で最大であり、その両端で最小である。第２の原因は
スイッチングトランジスタの第１及び第２主電極間の順
方向抵抗値が変化することにある。全てのスイッチング
トランジスタの制御電極への選択信号は同一の値であ
る。しかし、これらスイッチングトランジスタの順方向
抵抗値を決定する制御電極と第１主電極との間の電圧
は、それらの第１主電極が基準分圧器のそれぞれ異なる
タップに接続されるために変化する。
【０００７】本発明の目的はアナログ出力信号の信号品
質を改善し、上述した従来のタイプのＤ／Ａ変換器をも
っと高いビット分解能及び／又は処理速度に一層適する
ようにすることにある。
【０００８】
【課題を解決するための手段】本発明は頭書に記載した
タイプのＤ／Ａ変換器において、更に、 ・ノード点で相互接続した抵抗素子の直列回路から成
り、この直列回路の両端にバイアス電圧の接続端子を有
するバイアス分圧器と、 ・各々入力端子、出力端子及び電源端子を有し、入力信
号レベルを電源端子に接続された電圧に応じた異なる出
力信号レベルにシフトさせる複数のシフト段を具え、そ
れらの入力端子を前記各別の選択信号にそれぞれ接続
し、それらの出力端子を各別の選択信号に対応するスイ
ッチングトランジスタの制御電極にそれぞれ接続し、そ
れらの電源端子を前記バイアス分圧器のノード点にそれ
ぞれ接続して成るレベルシフト回路と、を具えたことを
特徴とする。
【０００９】各シフト段はデコーダ回路の出力の選択信
号の振幅をこのシフト段が給電されるバイアス分圧器の
ノード点の電圧により決まる振幅を有する信号に変換す
る。これにより各スイッチングトランジスタの制御電極
と第１主電極との間の実効電圧の変化が小さくなるた
め、第１及び第２主電極間の順方向抵抗の変化も小さく
なる。この効果は、シフト段をグループにしてバイアス
分圧器の同一のノード点に接続しても得ることができ
る。しかし、スイッチングトランジスタの順方向抵抗値
の変化を最低にするために、本発明のＤ／Ａ変換器の一
実施例ではバイアス分圧器の抵抗直列回路は基準分圧器
の抵抗直列回路と同数のノード点を有するものとする。
【００１０】シフト段はいくつかの方法で実現すること
ができる。本発明のＤ／Ａ変換器の第１の実施例では、
各シフト段は第１及び第２主電極を当該シフト段の出力
端子及び電源端子にそれぞれ接続し、制御電極を当該シ
フト段の入力端子に接続して成るトランジスタを具える
ものとする。
【００１１】本発明のＤ／Ａ変換器の第２の実施例で
は、各シフト段は論理入力端子が当該シフト段の入力端
子に、論理出力端子が当該シフト段の出力端子に、電源
端子が当該シフト段の電源端子に接続された論理ゲート
回路の形態にする。論理ゲート回路はアクティブな高及
び低出力電圧を有する好適な回路素子であるため、非選
択スイッチングトランジスタの制御電極がフローティン
グになることはなく、また他の選択信号からのクロスト
ークにより誤って駆動されることもない。
【００１２】論理ゲート回路の出力信号の振幅はその電
源電圧により決まる。このように論理ゲート回路をバイ
アス分圧器のノード点から給電すると、入来選択信号の
信号振幅をノード点の電圧とともに変化する出力選択信
号の信号振幅に変換することができる。
【００１３】本発明のＤ／Ａ変換器の第３の実施例で
は、前記基準分圧器の抵抗直列回路のそれぞれ同数の順
次の抵抗素子の直列回路部分をグループにして配置し、
各グループ内のスイッチングトランジスタの第２主電極
をグループバスバーを経てアナログ出力端子に結合し、
前記デコーダ回路はそれぞれ行選択信号及び列選択信号
を活性化する行デコーダ及び列デコーダを含み、且つ前
記論理ゲート回路には前記シフト段の別の入力端子に接
続された別の論理入力端子を設け、各グループ内の論理
ゲート回路の第１入力端子の全てを行選択信号の１つに
接続し、それらの別の入力端子を各別の列選択信号に接
続した構成にする。このＤ／Ａ変換器はディジタル入力
信号の行及び列デコード手段を具えたマトリクスとして
構成し、スイッチングトランジスタをグループにしてグ
ループバスバーに接続する。その結果として選択信号の
数が著しく減少する。これによりアナログ出力信号内の
スイッチング雑音が減少し、その結果として信号品質が
向上する。
【００１４】本発明のＤ／Ａ変換器の第４の実施例で
は、前記直列回路部分と並列に並列抵抗素子を配置す
る。これら並列抵抗素子は基準分圧器のインピーダンス
レベルを低減すると共に基準分圧器のノード点の実効出
力インピーダンスの変化を低減する。更に、この場合に
は基準分圧器を予め決められた出力抵抗値を越えること
なく集積化に好適な抵抗値で実現することがてきる追加
の利点が得られる。
【００１５】本発明のＤ／Ａ変換器の第５の実施例て
は、前記グループバスバーを当該グループと関連する行
選択信号が活性化される時にグループスイッチを経てア
ナログ出力端子に接続するようにする。これらグループ
スイッチは非選択グループをアナログ出力端子から切り
離すため、この出力端子における寄生容量が小さくな
る。この場合、寄生容量を充電する電流サージがこれに
応じて小さくなるため、アナログ出力信号内のスイッチ
ング雑音が減少する。更に、ＲＣ時定数の変化の影響が
かなり小さくなる。
【００１６】本発明のＤ／Ａ変換器の第６の実施例で
は、前記各グループは、当該グループと関連する行選択
信号が不活性の間、そのグループバスバーを固定電位点
に接続するホールドスイッチを更に具えるものとする。
ホールドスイッチは非選択グループのグループバスバー
を固定電位に接続する。この固定電位は関連するグルー
プの抵抗直列回路部分の中点の電位に等しくするのが好
ましい。これによりバスバー電位が不所望に大きくずれ
た電圧にドリフトするのが阻止され、従って大きくずれ
た電圧をそのグループの選択時にふたたび等しくする必
要がなくなり、従ってこれに伴うスイッチング雑音が除
去される。
【００１７】本発明のＤ／Ａ変換器の他の実施例によれ
ば、ＲＣ時定数の変化を更に低減することができ、この
実施例では前記グループバスバーをノード点で相互接続
した抵抗素子のアレーとして設計し、そのグループのス
イッチングトランジスタの第２主電極をこれらノード点
に接続する。バスバー内の抵抗素子は基準分圧器のノー
ド点における出力インピーダンス変化を補償する。
【００１８】スイッチングトランジスタの第１及び第２
主電極間の順方向抵抗値はトランジスタのしきい値電圧
にも依存する。本発明Ｄ／Ａ変換器の更に他の例では、
スイッチングトランジスタの基板端子を基準分圧器のノ
ード点に接続する。基板に制御電極及び第１主電極に対
し変化する電圧を供給すると、スイッチングトランジス
タのしきい値電圧が良好な程度に互いに等しくなり、順
方向抵抗値の変化が小さくなる。
【００１９】図面につき本発明を説明する。図１は本願
人が型式名ＰＮＡ７５１８として市販しているタイプの
従来既知のディジタル−アナログ（Ｄ／Ａ）変換器を示
す。このＤ／Ａ変換器は直列配置の抵抗アレーから成る
抵抗ラダー回路網１０を具え、図１にはそのうちの抵抗
R10,R11, R12及びR13 を示してある。抵抗ラダー回路網
の両端11及び12は動作中高電圧V1と低電圧V2にそれぞれ
接続される。この基準分圧器のノード点を複数のCMOSト
ランジスタから成る選択回路30に接続し、各トランジス
タを基準分圧器10の各ノード点とバスバー31との間に接
続し、バスバー31を出力端子32に接続し、この出力端子
に出力電圧 VOUT が得られる。図１には選択回路のCMOS
トランジスタT10, T11，T12 及びT13 を示してある。
【００２０】更に、このＤ／Ａ変換器はデコーダ回路20
を具え、このデコーダ回路は入力端子21に供給されるｎ
ビット入力信号をデコードしてデコーダ回路20の２n 個
の出力端子22の１つに１ビット信号を供給する。デコー
ダ回路20の各出力端子を選択回路30内のCMOSトランジス
タのそれぞれのゲートに接続する。図１にはデコーダ回
路20とトランジスタT10, T11, T12, T13との間の接続を
示してある。
【００２１】動作中、予め決められた電圧V1及びV2が基
準分圧器の両端に供給されると共にディジタル入力信号
が入力端子21に供給される。このディジタル入力信号は
デコーダ回路20により出力端子22の１つに対応する単一
信号に変換される。この信号が選択回路内のCMOSトラン
ジスタの１つを導通させる。この結果、このＣＭＯＳト
ランジスタが接続されたノード点の電圧がバスバー31に
転送され、Ｄ／Ａ変換器の出力端子32に出力電圧 VOUT
として現われる。
【００２２】デコーダ回路20は出力端子22の各々から等
しいレベルの制御電圧を供給するものとすると、選択回
路内のトランジスタT10, ---- T13 の各々は異なるゲー
ト−ソース電圧 Vgsで動作し、この Vgsは関連するCMOS
トランジスタが接続されるノード点に依存すること明ら
かである。この Vgsの変化はCMOSトランジスタの順方向
抵抗値の変化を生じるため、出力端子32の寄生容量を充
電又は放電する抵抗値が変換すべき瞬時信号レベルに依
存することになる。このためアナログ出力端子の電圧が
その値を変化し得る速度が全ての信号レベルに対し同一
にならない。従って、アナログ出力信号内の特性階段状
雑音信号はアナログ出力信号の有用帯域内に含まれる周
波数成分を含み、これら成分は慣例の低域通過フィルタ
により除去することはできない。これら成分はアナログ
出力信号の歪みとして現われ、この歪みはこのタイプの
Ｄ／Ａ変換器のビット分解能の増大又は処理速度の増大
につれて増大する。
【００２３】
【実施例】図２は上述した欠点を除去もしくは少なくと
も相当程度軽減した本発明によるＤ／Ａ変換器の回路配
置の一実施例を示す。図１に示す素子に対応する素子に
は図２でも同一の参照符号を付してある。
【００２４】図１に示した素子に加えて、図２の回路配
置はバイアス分圧器40を具え、この分圧器の抵抗R20, R
21, R22, R23を図２に示してある。このバイアス分圧器
の両端41及び42を動作中電圧V3及びV4に接続する。バイ
アス分圧器40のノード点をレベルシフト回路50の一部を
構成する半導体スイッチング素子に接続する。これら半
導体スイッチング素子は図２に示すようにCMOSトランジ
スタで構成することができるが、異なる素子で構成する
こともできる。このレベルシフト回路50のトランジスタ
T20, T21, T22 及びT23 を図２に示してある。
【００２５】図１と相違して、デコーダ回路20の出力端
子22を選択回路30のトランジスタのゲート端子に接続し
ないで、レベルシフト回路50のトランジスタのゲート端
子に接続する。レベルシフト回路50のトランジスタのソ
ース端子を選択回路30のトランジスタのゲート端子に接
続する。このレベルシフト回路50のソース端子と選択回
路30のゲート端子との接続は、レベルシフト回路50内の
順次のトランジスタＴ20, ──T23 のソースをこの順序
で選択回路30の順次のトランジスタT10,───T13 のゲ
ート端子に接続するようにする。選択回路30の非選択ト
ランジスタのゲートがフローティングになるのを阻止す
るために、選択回路30の全てのゲートを接地抵抗R30, R
31, R32, R33 (又は異なる適当な電位に接続された抵
抗) に接続する。
【００２６】バイアス分圧器の抵抗の数を基準分圧器の
抵抗の数に等しく選択すると共に、それらの抵抗比を等
しく選択すると、種々の電圧V1, ──V4を適切に選択し
てトランジスタT10,───T13 のゲート端子の各々に予
め決めた異なる電圧を供給することができる。トランジ
スタT10,───T13 の各々に対し、この電圧はこれらの
各トランジスタのソース−ゲート電圧が少なくともほぼ
等しくなるようにする。このようにすると、このゲート
−ソース電圧は基準分圧器の１つのノード点から、出力
電圧Voutが取り出されるバスバー31への電圧転送中に何
の歪みも発生しない。
【００２７】本発明によるＤ／Ａ変換器の他の実施例を
図３に示す。図３のＤ／Ａ変換器も基準分圧器10、デコ
ーダ回路20、選択回路30、バイアス分圧器40及びレベル
シフト回路50を具える。図２に示す実施例と図３に示す
実施例との差異はデコーダ回路20とレベルシフト回路50
の構成にある。本例ではレベルシフト回路50に複数個の
ゲート回路を設け、これらゲート回路を図３に 51, 52,
53, 54 で示してある。各ゲートの出力端子を図３に示
すように選択回路30のトランジスタのそれぞれのゲート
端子に接続する。ゲート回路の入力端子をデコーダ回路
20により供給される信号により制御する。
【００２８】本例ではデコーダ回路20は２つのデコーダ
ユニット23及び26を含む。デコーダユニット23は入力端
子24に２進入力信号を受信し、この信号を出力端子25の
１つに対応する信号にデコードする。デコーダユニット
26も同様に動作し、入力端子27の２進信号を出力端子28
の１つに対応する信号に変換する。出力端子25及び28を
レベルシフト回路50内のゲート51, ──54の入力端子
に、ユニット23の入力端子24の２進入力信号がレベルシ
フト回路50内の一群のゲートを選択すると共にユニット
26の入力端子27の２進信号が選択されたこの一群内のゲ
ートの１つを選択するように接続する。
【００２９】更に、ゲート51, ──54には基準分圧器40
から得られる電圧を供給する。一例ではレベルシフト回
路50のゲートは ANDゲートの形態にする。２つの入力信
号がこのゲートの入力端子に存在する場合、換言すれば
このゲートがデコーダ回路20により選択されると、この
ゲートの出力電圧はバイアス分圧器40から供給される前
記ゲート供給電圧に等しくなる（又は比例する）。斯く
して、この実施例でも、選択回路30内のトランジスタの
ゲート端子に供給する電圧を選択回路30内のこのトラン
ジスタの位置に依存させて、選択回路30内の各トランジ
スタのゲート−ソース電圧が少なくともほぼ等しくなる
ようにすることができる。この実施例では論理ゲート回
路の使用により明確に定められた高及び低選択電圧が選
択回路30に供給されるため、非選択トランジスタの制御
電極のクローティングが阻止される。
【００３０】図３ではAND ゲートを用いているが、本発
明では異なるタイプのゲートを用いて同様の結果を得る
こともできる点に注意されたい。図２のＤ／Ａ変換器及
び図３のＤ／Ａ変換器の何れにおいても、端子42を端子
11に接続することにより２つの分圧器を１つの抵抗ラダ
ー回路網に一体化することができる。明瞭のため、この
接続は図に示していない。この場合には予め決められた
電圧を供給する必要のある端子が２つだけ、即ち比較的
高い電圧V3を供給する必要のある端子41及び比較的低い
電圧V2を供給する必要のある端子12だけになるという追
加の利点が得られる。
【００３１】本発明のＤ／Ａ変換器はバイアス分圧器40
内にもっと少数の抵抗を用いて実現することもできる。
その一例を図４に示す。図４では基準分圧器は接続ライ
ン61と端子59との間に直列に配置された抵抗R40, R41,
──R63 から成る。バイアス分圧器は端子60と接続ライ
ン61との間に接続された抵抗R64, R65, ──R67 から成
る。上述したように、この接続ライン61は２つの分圧器
間のスルー接続を与え、実際には端子59と60との間に１
つの分圧器を形成する。
【００３２】基準分圧器の抵抗R40,───R63 の各々と
１つの選択トランジスタ及び選択ゲートが関連する。選
択トランジスタT40,── T63は相まって前記選択回路を
構成し、選択ゲートP40,───P63 が相まってレベルシ
フト回路を構成する。明瞭のため、参照符号はトランジ
スタT40, T41及びゲートP40, P41にのみ示した。他の抵
抗と関連するトランジスタ及びゲートもこれら抵抗の参
照符号に対応する参照符号を有するものとする。
【００３３】図４から明らかなように、基準分圧器の抵
抗は行及び列に配置し、その最上行は抵抗R40,───R4
5 から成り、その左列は抵抗R40, R46, R52,───R58
から成る。これらゲートのアドレッシングのために、行
デコーダユニット67と列デコーダユニット68に分割した
デコーダ回路を用いる。行デコーダユニット67は入力端
子70と出力端子72を有し、列デコーダユニット68は入力
端子71と出力端子73を有する。行デコーダユニット67の
最上位出力端子72a を最上行の全ゲート、即ちゲートP4
0,───P45 の一方の入力端子に接続する。行デコーダ
ユニット67の出力端子72b を第２行の全ゲート、即ちゲ
ートP46,───P51 の一方の入力端子に接続し、以下同
様に接続する。列デコーダユニット68の最左出力端子73
a を最左列の全ゲート、即ち P40, P46, P52, ───P5
8 の他方の入力端子に接続する。列デコーダユニット68
の出力端子73b を左側から２番目の列の全ゲート、即ち
P41,P47, P53, ──P59 の他方の入力端子に接続し、以
下同様に接続する。このようにすると、一部が入力端子
70に、残部が入力端子71に供給されるディジタル入力信
号により行列配置の全ゲートから１つのゲートが選択さ
れ、従って基準分圧器の１つの所定のノード点の所定の
電圧が選択される。この結果、選択されたゲートにより
関連するスイッチングトランジスタが導通し、所望の電
圧が分圧器の関連するノード点からこのトランジスタを
経て出力端子62に供給される。
【００３４】この実施例では、全てのゲート P40〜P63
に抵抗R64,───R67 から成るバイアス分圧器から発生
する電圧を供給する。このためにこのバイアス分圧器の
端子63を第１行に属する全ゲートP40,───P45 の電源
入力端子に接続する。端子64を第２行に属する全ゲート
P64,───P51 の電源入力端子に接続し、端子65を第３
行に属する全ゲートP52,───P57 の電源端子に接続
し、以下同様に接続する。このようにすると全てのゲー
ト−ソース電圧を等しくすることはできないが、選択回
路内のトランジスタに対し各行内のゲート−ソース電圧
の変化は極めて小さくなるため、出力信号の歪みが有効
に低減される。この有効な歪み低減はバイアス分圧器に
比較的少数の抵抗を用いて得ることができる。更に、行
列配置構造を用いるために、選択信号の数が著しく減少
し、その結果として出力端子59におけるアナログ信号内
のスイッチング雑音の低減が得られる。
【００３５】図５は基準分圧器が粗ラダー回路網と精ラ
ダー回路網の組合せとして設計されているＤ／Ａ変換器
に本発明のＤ／Ａ変換器を適用した実施例を示す。図５
のＤ／Ａ変換器内の素子の一部分は上述した図４のＤ／
Ａ変換器内にも存在し、これら素子には同一の符号を付
してあり、これは特に行デコーダユニット67、列デコー
ダユニット68及び抵抗 R64〜R67 から成るバイアス分圧
器について言える。本実施例では基準分圧器は粗ラダー
回路網と精ラダー回路網とから成る。粗ラダー回路網は
抵抗R80, R81, R82,───R83 から成る。この回路網に
よってライン61と端子59との間の電圧が粗いステップ電
圧に分割される。精ラダー回路網を構成する多数の抵抗
の直列回路を粗ラダー回路網の各抵抗の両端間に接続す
る。明瞭のため精ラダー回路網の一部分、特に粗ラダー
回路網の抵抗R83 と並列に配置された部分にのみ符号を
付した。精ラダー回路網のこの部分は抵抗R90, R91, ─
──R103から成る。これらの並列抵抗は基準分圧器のイ
ンピーダンスレベルを減少させると共に基準分圧器のノ
ード点の実効出力インピーダンスの変化を減少させる。
本例では、更に、この基準分圧器を予め決められた最大
出力抵抗値を越えることなく集積化に好適な抵抗値で実
現することができる追加の利点が得られる。
【００３６】図４と同様に、精ラダー回路網の各タップ
をゲート回路で制御されるCMOSスイッチングトランジス
タに接続する。これらのスイッチングトランジスタの出
力端子はグループごとにグループバスバーに常時接続す
る。これらのトランジスタに、関連する抵抗と同一の符
号を与えるものとすると、トランジスタT90,──T103の
全てのドレイン端子はグループバスバー75に接続され
る。これらグループバスバーは直接相互接続することも
できるが、図５に示すようにスイッチング回路網77を介
して出力端子76に接続することもできる。
【００３７】図６はスイッチング回路網77の可能な一実
施例を略図示したものである。このスイッチング回路網
は非選択グループのグループバスバーを出力端子76から
切り離すグループスイッチTS1,───TS4を具える。グ
ループスイッチTS1,───TS4 はそのゲート電極が行デ
コーダユニット67により制御されるCMOSトランジスタと
することができる。行デコーダユニット67が精ラダー回
路網の所定の部分を選択すると、これと同時にこの選択
された部分と関連するグループバスバーが関連するグル
ープスイッチにより出力端子76にスルー接続される。全
ての非選択グループを切り離すことにより出力端子76の
寄生容量が著しく小さくなるため、寄生容量を充電する
電流サージがこれに応じて小さくなり、その結果として
アナログ出力信号内のスイッチング雑音が減少する。更
に、RC時定数の変化の影響も相当小さくなる。
【００３８】ホールドスイッチTH1,───TH4 は関連す
るグループスイッチと反対に駆動される (即ち、グルー
プスイッチが開のとき、ホールドスイッチが閉、閉のと
き開になる) 。これらスイッチは関連するグループが非
選択の場合に関連するグループバスバーを固定電位点に
接続する。これにより関連するバスバーをスイッチング
回路網77を経て出力端子76にスルー接続されない場合に
も固定電位点に保持してバスバー電位が不所望な大きく
偏移した電圧にドリフトするのを阻止することができ
る。各バスバーのこの電位はこのバスバーを経て出力端
子に供給すべき電圧レンジ内に位置する電位に選択する
のが好ましい。特に、当該バスバーにより処理すべき電
圧レンジのほぼ中間に位置する電圧を選択するのが好ま
しい。図６にこの好適例をスイッチTH4 とR95 及びR96
間のノード点とを接続して表わしてある。
【００３９】図７は精ラダー回路網の一つの部分と関連
するバスバーの他の改良例を示すものである。図７では
粗ラダー回路網の抵抗の１つをR110で示し、精ラダー回
路網の対応する部分の抵抗をR111〜R118で示してある。
更に、選択回路の関連するスイッチングトランジスタを
T111 〜T118で示し、これらトランジスタを駆動するゲ
ート回路をP111〜P118で示してある。本例ではグループ
バスバーをノード点で相互接続した抵抗の直列回路で構
成し、図７の実施例では抵抗R120〜R123を具える。先に
述べたように、グループバスバーのインピーダンスはス
イッチングトランジスタの１つにより出力端子76に接続
される精ラダー回路網のタップ位置に応じて変化する。
このインピーダンス変化を補償するために、本例では抵
抗R120〜R123を図７に示すようにグループバスバー内に
挿入する。この場合、各抵抗の値は、出力端子76におけ
る総合インピーダンスが任意の瞬時に出力端子76にスイ
ッチ接続される精ラダー回路網のノード点に応じて変化
しない又は殆んど変化しないように選択する必要があ
る。図７の実施例では、精ラダー回路網の各部分に対し
この部分内の抵抗の数の半数の補償抵抗を必要とする。
しかし、もっと少数の抵抗、例えば抵抗R121及びR123を
挿入するだけで補償を得ることもできるが、この場合に
は得られる改善は小さくなる。
【００４０】最後に、選択回路網内のスイッチングトラ
ンジスタの順方向抵抗値、即ちスイッチングトランジス
タの第１及び第２主電極間で測定される順方向抵抗値は
これらトランジスタのしきい値電圧にも依存する。この
依存性を除去するため、又はこの依存性を十分に低減す
るためにこのスイッチングトランジスタの基板端子を基
準分圧器のノード点に接続するのが好ましい。このよう
にこれらスイッチングトランジスタの基板に、制御電極
の電圧及び第１主電極の電圧に対し変化する電圧を供給
すると、これらスイッチングトランジスタのしきい値電
圧はかなりの程度に互い等しくなるため、スイッチング
トランジスタの順方向抵抗値の変化が更に減少する。
【００４１】尚、図５，６及び７に示したＤ／Ａ変換器
に用いる全てのゲート、例えばゲートP90,───P103,
P111,───P118及び詳しく述べなかった他のゲートも
図４につき述べたと同様にして抵抗R64,───R67 から
成るバイアス分圧器からの供給電圧で給電される。従っ
て、例えばゲートP90,───P103の全てがバイアス分圧
器のタップ66からの電圧で給電される。この場合にはい
くつかのスイッチングトランジスタのゲート−ソース電
圧の完全な等化は達成されないが、極めて良好な近似は
得られるため、全てのゲートが等しい電圧で給電される
場合に発生する出力信号歪みの著しい低減が依然として
得られる。
【図面の簡単な説明】
【図１】従来のＤ／Ａ変換器の構成図である。
【図２】本発明のＤ／Ａ変換器の第１実施例の構成図で
ある。
【図３】本発明のＤ／Ａ変換器の第２実施例の構成図で
ある。
【図４】本発明のＤ／Ａ変換器の第３実施例の構成図で
ある。
【図５】本発明のＤ／Ａ変換器の第４実施例の構成図で
ある。
【図６】図５のＤ／Ａ変換器のスイッチング回路網の一
実施例の構成図である。
【図７】図５のＤ／Ａ変換器のグループバスバーの改良
例の構成図である。
【符号の説明】
10 基準分圧器 V1, V2 基準電圧 20 デコーダ回路 30 選択回路 T10 〜T13 CMOSトランジスタ 40 バイアス分圧器 V3, V4 基準電圧 50 レベルシフト回路 T20 〜T23 CMOS トランジスタ 23, 26 デコーダユニット 51〜54 ゲート回路 R40 〜R63 基準分圧器 R64 〜R67 バイアス分圧器 P40, P41 選択ゲート T40, T41 選択トランジスタ 62 アナログ出力端子 67 行デコーダ 68 列デコーダ R80 〜R83 粗ラダー回路網 R90 〜R96 精ラダー回路網 75 グループバスバー 76 アナログ出力端子 77 スイッチング回路網 TS1, TS4 グループスイッチ TH1, TH4 ホールドスイッチ R111〜R118 精ラダー回路網 P111〜P115 ゲート回路 R120〜R123 補償抵抗
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 マルティーン ファン デル フェーン オランダ国 5621 ベーアー アインド ーフェンフルーネバウツウェッハ１ (56)参考文献 特開 昭64−54819（ＪＰ，Ａ) 特開 平１−165212（ＪＰ，Ａ) 特開 平２−246624（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/74 H03M 1/08

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 ディジタル入力信号をアナログ出力信号
    に変換する変換器であって、 ・ディジタル入力信号接続用のディジタル入力端子及び
    アナログ出力信号を取り出し得るアナログ出力端子と、 ・ノード点で相互接続された抵抗素子の直列回路から成
    り、この直列回路の両端に基準電圧の接続端子を有する
    基準分圧器と、 ・選択信号に応答して前記ノード点の１つを前記アナロ
    グ出力端子に結合する回路であって、各別のノード点に
    結合された第１主電極、前記アナログ出力端子に結合さ
    れた第２主電極及び各別の選択信号に結合された制御電
    極を有するスイッチングトランジスタを具えた選択回路
    と、 ・ディジタル入力信号に応答して選択信号を活性化する
    デコーダ回路と、 を具えたディジタル−アナログ変換器において、更に、 ・ノード点で相互接続した抵抗素子の直列回路から成
    り、この直列回路の両端にバイアス電圧の接続端子を有
    するバイアス分圧器と、 ・各々入力端子、出力端子及び電源端子を有し、入力信
    号レベルを電源端子に接続された電圧に応じた異なる出
    力信号レベルにシフトさせる複数のシフト段を具え、そ
    れらの入力端子を前記各別の選択信号にそれぞれ接続
    し、それらの出力端子を各別の選択信号に対応するスイ
    ッチングトランジスタの制御電極にそれぞれ接続し、そ
    れらの電源端子を前記バイアス分圧器のノード点にそれ
    ぞれ接続して成るレベルシフト回路と、 を具えたことを特徴とするディジタル−アナログ変換
    器。
  2. 【請求項２】 前記バイアス分圧器の抵抗直列回路は前
    記基準分圧器の抵抗直列回路と同数のノード点を有する
    ことを特徴とする請求項１記載のディジタル−アナログ
    変換器。
  3. 【請求項３】 前記バイアス分圧器と前記基準分圧器の
    抵抗直列回路を直列に接続したことを特徴とする請求項
    １又は２記載のディジタル−アナログ変換器。
  4. 【請求項４】 各シフト段は第１及び第２主電極を当該
    シフト段の出力端子及び電源端子にそれぞれ接続し、制
    御電極を当該シフト段の入力端子に接続して成るトラン
    ジスタを具えることを特徴とする請求項１〜３の何れか
    に記載のディジタル−アナログ変換器。
  5. 【請求項５】 各シフト段は論理入力端子が当該シフト
    段の入力端子に、論理出力端子が当該シフト段の出力端
    子に、電源端子が当該シフト段の電源端子に接続された
    論理ゲート回路の形態であることを特徴とする請求項１
    〜３の何れかに記載のディジタル−アナログ変換器。
  6. 【請求項６】 前記基準分圧器の抵抗直列回路のそれぞ
    れ同数の順次の抵抗素子の直列回路部分をグループにし
    て配置し、各グループ内のスイッチングトランジスタの
    第２主電極をグループバスバーを経てアナログ出力端子
    に結合し、前記デコーダ回路はそれぞれ行選択信号及び
    列選択信号を活性化する行デコーダ及び列デコーダを含
    み、且つ前記論理ゲート回路には前記シフト段の別の入
    力端子に接続された別の論理入力端子を設け、各グルー
    プ内の論理ゲート回路の第１入力端子の全てを行選択信
    号の１つに接続し、それらの別の入力端子を各別の列選
    択信号に接続したことを特徴とする請求項５記載のディ
    ジタル−アナログ変換器。
  7. 【請求項７】 前記直列回路部分と並列に並列抵抗素子
    を配置したことを特徴とする請求項６記載のディジタル
    −アナログ変換器。
  8. 【請求項８】 前記グループバスバーはそのグループと
    関連する行選択信号の活性化に応答してグループスイッ
    チを経てアナログ出力端子に接続されるようにしたこと
    を特徴とする請求項６又は７記載のディジタル−アナロ
    グ変換器。
  9. 【請求項９】 各グループはそのグループバスバーを当
    該グループと関連する行選択信号が不活性の間固定電位
    点に接続するホールドスイッチを更に具えることを特徴
    とする請求項８記載のディジタル−アナログ変換器。
  10. 【請求項１０】 前記固定電位点は当該グループの抵抗
    直列回路部分の最も中心にあるノード点であることを特
    徴とする請求項９記載のディジタル−アナログ変換器。
  11. 【請求項１１】 前記グループバスバーをノード点で相
    互接続した抵抗素子のアレーとして設計し、そのグルー
    プのスイッチングトランジスタの第２主電極をこれらノ
    ード点に接続したことを特徴とする請求項６〜１０の何
    れかに記載のディジタル−アナログ変換器。
  12. 【請求項１２】 スイッチングトランジスタの基板端子
    を基準分圧器のノード点に接続したことを特徴とする請
    求項１〜１１の何れかに記載のディジタルアナログ変換
    器。
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