KR0185997B1

KR0185997B1 - 디지탈대 아날로그 변환기

Info

Publication number: KR0185997B1
Application number: KR1019910000190A
Authority: KR
Inventors: 요한네스 마리아 펠 그롬 마르셀리누스; 반 데르 비엔 마르티엔
Original assignee: 프레데릭 얀 스미트; 엔.브이. 필립스 글로아이람펜파브리켄
Priority date: 1990-01-11
Filing date: 1991-01-09
Publication date: 1999-04-15
Also published as: JPH04211521A; JP3037766B2; KR910015127A; DE69018429D1; EP0436984B1; DE69018429T2; HK171596A; US5079552A; EP0436984A1

Abstract

기준 전압 분할기 및 상기 기준 전압 분할기의 노드점중의 하나에서의 전압을 구비하는 DA 변환기가 변환기의 출력에 스위치되어 통과될 수 있다. 상기 선택 회로는 디코더 회로에 나오는 선택 신호에 의해 제어되고, 디코더 회로에 의해 상기 디지탈 입력 신호는 디코드된다. 부가적으로, 상기 변환기는 세팅 전압 분할기를 포함하고, 그것은 다른 배치된 전압을 레벨 이동 회로에 인가할 수 있고, 그것에 의해 상기 선택 신호의 신호 레벨은 이동 가능하다.

Description

DA 변환기

제1도는 종래 기술의 DA 변환기도.

제2도는 본 발명에 따르는 DA 변환기의 제1실시예 도시도.

제3는 본 발명에 따르는 DA 변환기의 제2실시예 도시도.

제4도는 본 발명에 따르는 DA 변환기의 제3실시예 도시도.

제5도는 열 및 컬럼 어드레싱을 갖는 DA 변환기의 제4실시예 도시도.

제5a도는 스위칭망의 가능한 실시예에 대한 개략적인 회로도.

제6도는 양호한 래더망 부분중의 하나와 관련된 버스바의 더욱 개선된 실시예 도시도.

* 도면의 주요부분에 대한 부호의 설명

10 : 저항성 래더망 V1 : 고전위

V2 : 저전위 30 : 선택 회로

31 : 버스 바 40 : 바이어스 전압 분할기

67 : 열 디코더 회로 71 : 입력

77 : 스위칭 망

본 발명은 디지탈 입력 신호를 아나로그 출력 신호로 변환시키는 DA 변환기에 관한 것이며, 디지탈 입력 신호를 연결하기 위한 입력 및 아나로그 출력 신호가 얻어지는 출력, 노드점에 상호 연결된 레지스턴스 요소의 직렬 배열로부터 조립된 기준 전압 분할기, 기준 전압을 연결하기 위한 직렬 배열 단자의 단부에 위치한 기준 전압 분할기, 스위칭 트랜지스터의 제1주요 전극이 노드점중의 하나에 결합되며, 그것의 제2주요 전극이 아나로그 출력에 결합되며 그리고 그것의 제어 전극이 선택 신호중의 하나에 결합되는 것을 포함하며, 선택 신호에 응답하여 아나로그 출력에 노드점중의 하나를 결합하는 선택 회로, 및 디지탈 입력 신호에 응답하여 선택 신호를 동작시키는 디코더 회로를 포함한다.

그런 DA 변환기는 형명 PNA 7518로 공지되어 있고 그리고 공지된 병렬 선택 시스템에 따라서 동작한다.

여기서 기준 전압 분할기는 기준 전압을 스위칭 트랜지스터를 경유해 아나로그 출력에 연결된 노드점에서 유용가능한 다수의 동등한 단계로 분할된다. 디지탈 입력 신호에 따라, 디코더 회로는 스위칭 트랜지스터중의 하나를 동작시키고, 그결과 아나로그 출력 신호의 값은 관계된 노드점 양단에 전압을 대응하게 한다.

상기 DA 변환기의 형태는 하나의 스위칭 트랜지스터만이 동작하는데 항상 필요로 하기 때문에 간단한 구조이다. 그러나, 아나로그 출력 신호의 신호품질은 아나로그 신호 출력에서 기생 캐패시턴스가 충전회로로 충전되는, 그리고 또한 스위칭 트랜지스터의 터언 온 및 오프로 인한 스위칭 잡음에 의해, 그리고 기생 캐패시턴스가 전류 서지로 충전되는 것에 의한 충전회로의 신호 레벨에 따르는 RC 시정수의 결과로써, 발생하는 신호 왜곡으로 감소된다. 상기 신호 품질 감소는 효과적인 비트 해상도 및 / 또는 상기 종래 기술의 DA 변환기의 처리율을 제한한다.

상기 기생 캐패시턴스는 항상 직렬 레지스터를 통해 다른 아나로그 신호 전압에 충전 또는 방전되고, 그것의 효과적인 값은 기준 전압 분할기 상의 선택된 노드점의 위치에 달려있다. 아나로그 출력에서 전압이 그 값을 변화시킬 수 있는 율은 모든 신호 레벨에 대해 동일하지 않다. 아나로그 출력 신호에서 특성 스테어케이스(staircase)(형태의)잡음 신호는 결과적으로 종래 저역필터에 의해 제거할 수 없는 아나로그 출력 신호의 유용한 대역에 위치한 주파수를 갖는 소자를 포함한다. 상기 소자는 증가하는 비트 해상도 또는 DA 변화기의 상기 형태에 대한 증가하는 처리율에 대해 상대적으로 증가하는 아나로그 출력 신호의 왜곡으로써 그 자체를 증명한다.

충전 회로에서 신호 레벨에 따르는 직렬 레지스턴스의 제1원인은 기준 전압 분할기의 노드점에서 효과적인 출력 레지스턴스를 변화시킨다. 중심부에서 출력 레지스턴스는 최대이고, 단부에서 그것은 최소이다. 제2원인은 스위칭 트랜지스터의 제1 및 제2주요 전극간에 변화하는 전방향 레지스턴스이다. 모든 스위칭 트랜지스터의 제어 전극에 대한 선택 신호는 모든 동일값이다. 그러나, 제어 전극과 제1주요 전극간에 전압은 스위칭 레지스터의 전방향 레지스터로 결정되고, 그것은 제 1 주요 전극이 기준 전압 분할기의 다른 탭에 연결되기 때문에 변화한다.

본 발명의 목적은 아나로그 출력 신호의 신호 품질을 개선시키고 그럼으로써 종래 기술 형태의 DA 변환기보다 향상된 비트 해상도 및/ 또는 처리율을 갖도록 하는 것이다.

본 발명에 따르면, 문단의 서두에서 한정된 형태의 DA 변환기에 있어서, 상기 목적은 AD 변화기가 노드점에 상호연결된 레지스턴스 요소의 직렬 배열에 의해 형성된 바이어스 전압 분할기, 바이어스 전압의 연결을 위한 단자를 갖는 직렬 배열의 단부에 있는 바이어스 전압분할기 및 입력단자의 신호 레벨을 공급 단자에 연결된 전압에 따라서 출력 단자의 다른 신호 레벨로 이동시키는 입력단자, 출력단자 및 공급단자를 구비하며, 상기 입력단자가 선택 신호에 연결되며, 출력 단자가 선택 신호에 대응하는 스위칭 트랜지스터의 제어 전극에 연결되며 상기 공급 단자가 바이어스 전압 분할기의 노드점에 연결되는 이동단을 구비하는 레벨 이동 회로를 부가적으로 포함하는 것이 이루어진다.

상기 이동단이 디코더 회로의 선택 신호에 대한 진폭을 신호로 변환시키고, 그 신호의 진폭은 바이어스 전압 분할기의 노드점에서 전압에 의해 결정되고, 관계되는 이동단 또는 이동단들은 바이어스 전압 분할기로 공급된다. 그러므로 스위칭 트랜지스터의 상기 제어 전극과 상기 제1주요 전극간에 효과적인 전압이 적은 정도로 변화함으로써, 상기 제1 및 제2주요 전극간에 전방향 레지스턴스는 적은정도로 변화한다. 상기 효과는 이미 바이어스 전압 분할기의 동일한 노드점에 상기 이동단 그룹을 알맞게 연결시킴으로써 얻어진다. 상기 변화는 본 발명에 따르는 DA 변환기의 실시예에서 최저이고, 본 발명은 바이어스 전압 분할기의 직렬 배열이 기준 전압 분할기의 직렬 배열처럼 동일한 수의 노드점을 갖는다는 점을 특징으로 한다.

이동단은 여러 방법으로 실현될 수 있다. 본 발명에 따르는 DA 변환기의 제2실시예는 각 출력단자 및 공급단자에 연결되는 트랜지스터의 제1 및 제2주요 전극 및 관계된 이동단의 입력 단자에 연결되는 제어 전극을 포함하는 상기 각 이동단을 특징으로 한다. 논리 게이트 회로가 동작중인 높고 낮은 출력 전압을 갖는 매우 적당한 회로 소자이므로, 비선택된 스위칭 소자의 제어전극이 동작하지 못하거나 다른 선택 신호에서의 누화로 비의도적으로 동작되지 못한다.

그러므로 상기 논리 게이트 회로의 출력 신호에 대한 진폭이 상기 게이트 회로의 공급 전압으로 좌우된다. 바이어스 전압 분할기의 노드점으로부터 상기 논리 게이트 회로를 공급함으로써, 들어오는 선택 신호의 상기 신호 진폭이 노드점에서의 전압에 대해 변화해 상기 나가는 선택 신호의 신호 진폭으로 변환된다.

본 발명에 따르는 DA 변환기의 제3실시예는 기준 전압 분할기의 직렬 배열에 대한 연속적인 레지스턴스 요소와 동일한 수의 보조 배열이 그룹속에 배열되고, 상기 그룹내의 스위칭 트랜지스터의 제2주요 전극이 그룹 버스바를 통해 아나로그 출력에 연결되고, 디코딩 회로가 각 열선택 신호 및 컬럼 선택 신호를 동작시키기 위한 열 디코더 및 컬럼 디코더를 포함하며, 상기 논리 게이트 회로가 이동단의 부가적인 입력 단자에 연결되는 부가적인 논리 입력으로 제공되며, 각 상기 그룹에서 상기 모든 제1입력 단자는 상기 열 선택 신호중의 하나에 연결되고 상기 부가적인 입력단자는 다른 컬럼 선택 신호에 연결되는 것을 특징으로 한다. 상기 DA 변환기는 디지탈 입력 신호의 열과 칼럼 디코딩으로된 매트릭스 구조를 하며, 스위칭 트랜지스터는 그룹 버스 바로된 그룹들내에서 배열된다. 그 결과로써 선택 신호의 수는 상당히 감소된다. 그것은 아나로그 출력 신호에서 스위칭 잡음을 감소시키고, 그 결과 신호 품질은 향상된다.

본 발명에 따르는 DA 변환기의 제4실시예는 병렬 레지스턴스 요소가 보조 배열과 병렬로 배열되는 것을 특징으로 한다. 한편으로는 상기 병렬 레지스터는 기준 전압 분할기의 임피던스 레벨을 감소시키고, 다른 한편으로는 기준 전압 분할기의 노드점에서 효과적인 출력 임피던스의 변화가 감소되도록 한다. 부가적인 장점이 기준 전압 분할기가 소정의 최대 출력 레지스턴스를 초과하지 않고 집적시킨 레지스턴스 값으로 실현될 수 있다는 것이다.

본 발명에 따르는 DA 변환기의 제5실시예는 상기 그룹 버스 바가 그룹 스위치를 통해 그룹과 관계된 열 선택 신호의 동작중인 아나로그 출력에 연결되는 것을 특징으로 한다. 상기 그룹 스위치가 아날로그 신호 출력에서 비동작 그룹을 격리시키고, 그 결과 그 출력에서 상기 기생 캐패시턴스는 감소된다. 상기 기생 캐패시턴스는 전류 서지로 충전되고, 그런후 대응적으로 감소함으로써, 아나로그 출력 신호의 스위칭 잡음은 감소된다. 부가적으로, 변화하는 RC 시정수의 영향은 상대적으로 줄어든다.

DA 변환기의 제6실시예는 관계되는 그룹이 부가적으로 그룹과 관계되는 열 선택 신호의 비동작 동안에 고정된 전위점에 그룹 버스 바를 연결시키는 유지 스위치를 포함하는 것을 특징으로 한다. 상기 유지 스위치는 고정된 전위에 비선택된 그룹의 그룹 버스 바를 연결시키며, 상기 고정된 전위는 관계된 그룹의 보조 배열을 지배하는 전위와 중도에서 바람직하게 동등하다. 그것은 그룹의 선택을 다시 동등화시키고, 불필요하게 많은 스위칭 잡음을 다시 수반하여 원치 않게 매우 이탈된 전압을 위해 버스 바 전위의 유동을 방지한다.

상기 RC 시정수에서의 변화의 부가적인 감소는 본 발명에 따르는 DA 변환기의 실시예를 사용하여 얻어지고, 본 발명은 그룹 버스 바가 노드점에서 상호 연결된 레지스턴스 요소의 배열로써 설계되고, 상기 그룹의 스위칭 트랜지스터에 대한 제2주요 전극이 상기 노드점에 연결되는 것을 특징으로 한다. 버스 바에서의 상기 레지스턴스 요소는 기준 전압 분할기의 노드점에서 상기 출력 임피던스 변화를 보상한다.

스위칭 트랜지스터의 제1 및 제2주요 전극간에 전방향 레지스턴스는 트랜지스터의 임계 전압에 좌우된다. 본 발명에 따르는 DA 변환기의 실시예는 스위칭 트랜지스터의 기판 연결이 기준 전압 분할기의 노드점에 연결되는 것을 특징으로 한다. 상기 제어 전극 및 제1주요 전극에 대해 변화하는 전압을 갖는 기판을 공급함으로써, 스위칭 트랜지스터의 임계 전압이 상호적으로 더 양호한 정도로 동등하며, 전방향 레지스턴스의 변화를 더 작게하는 원인이 된다.

본 발명은 첨부된 도면과 관련하여 더욱 자세하게 설명될 것이다.

제1도는 종래 기술에서 공지된 DA 변환기를 도시한 것이며 그리고 출원인에 의해 형명 PNA 7518로 지침되어 거래되는 형태이다. 상기 DA 변환기는 직렬 배열된 레지스터의 배치에 의해 형성된 저항성 래더(ladder)망(10)을 포함하며, 그 배열중의 레지스터(R10, R11, R12 및 R13)는 제1도에서 분리되어 도시된다. 저항성 래더망의 단부(11 및 12)는 각기 고전위(V1) 및 저전위(V2)에 작용되는 동안에 연결된다.

상기 전압 분할기의 노드점은 상기 전압 분할기(10)와 버스바(31)간에 각기 연결된 다수의 CMOS-트랜지스터로 구성된 선택회로(30)에 연결되며, 그것은 전압(V_out)이 유용될수 있도록 출력단자(32) 양단에 연결된다. 선택 회로의 CMOS 트랜지스터(T10, T11, T12 및 T13)가 제1도에 도시된다.

부가적으로, 제1도의 상기 DA 변환기는 입력(21)에 인가된 n비트 디지탈 입력이 디코더 회로(20)의 2ⁿ출력(22) 중의 하나에서 유용한 1 비트 신호로 변환시키는 디코더 회로(20)를 포함한다. 상기 디코더 유니트(20)의 출력은 선택 회로(30)에서 CMOS 트랜지스터 중의 하나의 게이트에 연결된다. 제1도는 디코더 유니트(20)와 트랜지스터(T10, T11, T12, T13)간에 연결을 도시한다.

동작에서 소정의 전위(V1 및 V2)는 전압 분할기의 단부에 인가되며 그리고 디지탈 입력 신호는 입력(21)에 인가된다. 상기 디지탈 입력 신호는 디코더 유니트(20)에 의해 출력(22)중의 하나에서 하나의 단일 신호로 디코드되고 상기 신호는 선택 회로 전도성에서의 CMOS 트랜지스터중의 하나를 사용하게 된다. 상기 CMOS 트랜지스터가 연결된 노드에서 상기 결과적인 전압이 버스바(31)에 전달되고 그리고 DA 변환기의 출력(32)에 V_out으로 나타나게 된다. 상기 디코더 유니트(20)가 각 출력(22)으로부터 동일한 레벨의 제어 전압을 공급한다고 가정한다면, 선택 회로의 각 트랜지스터(T10...T13)과 같이 다른 게이트 전원 전압(Vgs)으로 동작되며, 그 Vgs는 관련된 CMOS 트랜지스터가 연결되는 노드에 좌우되는 것이 명백하다. 상기 변화되는 Vgs는 CMOS 트랜지스터의 변화되는 전방향 레지스턴스를 결과로하며, 그럼으로써 출력(32)의 기생 캐패시턴스는 레지스턴스로 충전 또는 방전되고 그 레지스턴스는 변환되는 순간적인 신호 레벨에 좌우된다. 아나로그 입력에서의 전압이 비율을 변화시킬 수 있고, 상기 비율값은 모든 신호 레벨에 대한 동일한 크기가 아니다. 아나로그 출력신호에서 상기 특성의 스테어케이스(Staircase) 잡음 신호는 결과적으로 통상적인 저역 필터의 도움으로 제거될수 없는 상기 아나로그 출력 신호의 유용한 밴드에서 결합되는 주파수를 갖는 소자를 포함한다. 상기 소자는 증가하는 비트 해상도에서 또는 DA 변환기의 상기 형태에 대한 증가되는 처리율에서 상기 아나로그 출력신호의 왜곡이 상대적으로 증가함으로써 그 자체를 명백하게 한다.

제2도는 앞서서 지적되고 서술된 단점이 제거되거나 적어도 충분한 정도로 감소시키는 본 발명에 따르는 배열의 실시예를 도시한다. 제1도에 도시되어 수반된 소자는 제2도에서 동일한 참조 번호를 부여한다.

제1도에 이미 도시된 소자에 부가해서, 제2도의 배열은 또한 제2도의 레지스터(R20, R21, R23)가 도시된 바이어스 전압 분할기(40)를 포함한다. 상기 배치된 전압 분할기의 단부(41 및 42)는 동작 동안에 각기 전위(V3) 및 전위(V4)에 연결된다. 상기 배치된 분할기(40)의 노드점은 레벨 이동 회로(50)의 부분을 형성하는 반도체 스위칭 요소에 연결된다. 상기 반도체 스위칭 요소는 제 2 도에 도시된 바와같이 CMOS-트랜지스터에 의해 형성되나, 선택적으로 다른 소자에 의해 구성된다. 상기 레벨 이동회로의 트랜지스터(T20, T21, T22 및 T23)는 도면에 도시된다.

제1도에 대비해서, 상기 디코더 회로(20)의 출력(22)은 선택회로(30)의 트랜지스터에 대한 게이트 단자에 연결되지 않고, 레벨 이동 회로(50)의 트랜지스터에 대한 게이트 단자에 연결된다. 레벨 이동 회로(50)의 트랜지스터에 대한 드레인 단자는 선택회로(30)의 트랜지스터에 대한 게이트 단자에 연결된다. 상기 레벨 이동 회로(50)의 소스 단자와 선택 회로(30)의 게이트 연결간에 상기 연결은 레벨 이동회로(50)에서의 연속적인 트랜지스터(T20...T23)의 소스 단자가 선택 회로(30)의 연속적인 트랜지스터(T10...T13)에 대한 게이트 단자에 상기 순서로 연결되도록 되어 있다. 처음부터 선택 회로(30)의 비선택된 트랜지스터에 대한 게이트가 동작하는 것을 방지하기 위해, 선택 회로(30)의 모든 게이트는 접지된 레지스터(R30, R31, R32, R33) (또는 다른 적당한 전위에 연결된 레지스터에)에 연결된다.

바이어스 전압 분할기에서의 레지스터수가 기준 전압 분할기내의 레지스터수와 동일하게 선택된다면 그리고 또한 레지스턴스 율이 여러 전위(V1...V4)의 적당한 선택으로 동일하게 선택된다면, 다른 소정의 전압은 트랜지스터(T10...T13)의 각 게이트 단자에 인가될 것이다. 각 트랜지스터(T10...T13)에 대해, 상기 전압은 각 트랜지스터의 소스-게이트 전압이 적어도 우세하게 동일하도록 한다. 그러므로 상기 결과는 상기 게이트-소스 전압이 전위의 이동 동안에 기준 전압 분할기의 노드점중의 하나에서 상기 출력 전압(V_OUT)이 출력되는 버스바(31)까지에서 어떤 왜곡도 발생하지 않는다는 것이다.

본 발명에 따르는 DA 변환기의 다른 실시예가 제3도에 도시된다. 제3도의 DA 변환기는 상기 기준 전압 분할기(10), 디코더 유니트(20), 선택 회로(30), 바이어스 전압 분할기(40) 및 레벨 이동회로(50)를 구비한다.

제2도 및 제3도에 도시된 실시예간에 차이는 디코더 회로(20) 및 레벨 이동 회로(50)의 구조이다. 상기 실시예에서 레벨 이동회로(50)는 복수의 게이트를 구비하며, 그 모두는 제3도에 51, 52, 53, 54로 표시되어 도시된다. 각 게이트의 출력은 제3도에 예시한 방법처럼 선택 회로(30)의 트랜지스터중 하나의 게이트 단자에 연결된다. 두개의 게이트 입력은 디코더 회로(20)에서 공급한 신호에 의해 제어된다.

상기 실시예에서 디코더 회로(20)는 두개의 디코더 유니트(23 및 26)를 포함한다. 상기 디코더 회로(23)는 입력(24)에서 2진 입력 신호를 수신하고 그리고 그것을 출력(25)중의 하나에서 신호로 디코드 시킨다. 상기 디코더 유니트(26)는 비슷한 방법으로 동작한다. 입력(27)에서 2진 신호는 디코더 유니트(26)에 의해 출력(28)중의 하나에서 하나의 단일 신호로 바뀌게 된다. 상기 출력(25 및 28)이 유니트(23)의 입력(24)에서의 2진 입력 신호가 레벨 이동 회로(50)에서 다수의 게이트를 선택하는데 사용되는 반면에 입력(27)에서 2진 신호가 선택된 그룹내에서 게이트중의 하나를 선택하는데 사용되도록 하는 레벨 이동회로(50)에서 다수의 게이트(51...54)의 입력에 연결된다.

부가적으로, 게이트(51...54)는 배치된 전압 분할기(40)에서 얻어진 전압으로 공급되어진다. 상기 예에서 레벨 이동회로(50)의 게이트는 AND 게이트 형태이다. 만약 두개의 입력 신호가 게이트의 입력에 존재한다면, 환언하면, 관계되는 게이트가 디코더 유니트(20)에 의해 선택되어진다면, 관계되는 게이트의 출력 전압은 바이어스 전압 분할기(40)로부터 발생하는 상기 게이트 공급 전압과 동등하다(또는 관계된다) 또한 상기 실시예에서, 그것은 선택 회로(30)내의 트랜지스터의 게이트 단자에 공급된 전압이 선택회로(30)내의 위치에 좌우되며, 특히 제 1 선택 유니트(30)의 각 트랜지스터의 게이트 소스 전압이 적어도 우세하게 동등하도록 하는 방법으로 이루어진다. 논리 게이트 회로의 사용으로 인하여, 더욱 능동적이고, 더욱 분명한 높고 낮은 선택 전압이 선택 회로(30)에 인가됨으로써, 비선택된 트랜지스터의 제어전극에 대한 동작은 방지된다.

AND 게이트가 제3도에 사용되는 것이 주지되어 있다. 본 발명의 범위내에서, 비슷한 결과를 갖는 게이트의 다른 형태를 사용하는 것이 대안적으로 가능하다.

제2도의 DA 변환기 및 제3도의 DA 변환기에서, 양 도면에서 단자(42)를 단자(11)에 연결시킴으로써 두개의 전압 분할기를 하나의 집적적인 저항 래더망으로 집적시키는 것이 가능하다. 명확성을 위하여, 상기 통과-연결은 도면에 도시되어 있지 않다. 부가적인 장점은 그런경우 두개의 단자만이 소정의 전위가 그것에 즉 상대적으로 높은 전위(V3)가 공급되는 단자(41) 및 상대적으로 낮은 전위(V2)가 공급되는 단자(12)에 요구된다.

본 발명에 따르는 DA 컨버터는 바이어스 전압 분할기(40)에서 소수의 레지스터로써 대안적으로 구성된다. 그렇게 된 예가 제3도에 도시된다. 제4도의 기준 전압 분할기는 연결선(61)과 단자(59)간에 직렬로 배열된 레지스터(R40, R41, ... R63)로 형성된다. 상기 배치된 전압 분할기는 단자(60)와 상기 연결선(61)간에 연결된 레지스터(R64, R65, ... R67)로 형성된다. 앞서 서술한 방법에서, 상기 연결선은 사실상 하나의 전압 분할기가 단자(59)와 단자(60)간에 형성되는 그런 방법으로, 두개의 전압 분할기간에 통과-연결을 제공한다.

선택 트랜지스터 및 선택 게이트는 기준 전압 분할기의 각 레지스터(R40, ...

제4도에서 명백하듯이, 상기 기준 전압 분할기의 레지스터는 열 및 컬럼으로 배열되며, 최상의 열은 레지스터(R40, ... R45)로 결정되며, 좌측의 컬럼은 레지스터(R40, R46, R52, ... R58)로 결정된다. 여러 게이트 사용의 어드레싱은 열-디코더 유니트(67) 및 컬럼-디코더 유니트(68)로 분리되는 디코더 유니트로 제조된다. 상기 열-디코더 유니트(67)는 입력(70) 및 출력(72)을 가지며 컬럼-디코더 유니트는 입력(71) 및 출력(73)을 갖는다. 열-디코더 유니트(67)의 최상의 출력(72a)은 최상의 열의 모든 게이트인 게이트(P40,...P45)의 하나의 입력에 연결된다. 열-디코더 유니트(67)의 출력(72b)는 둘째 열과 관련된 모든 게이트인 게이트(P46,...P51)등의 하나의 입력에 연결된다. 컬럼 디코더 유니트(68)의 좌측 출력(73a)은 최외곽의 좌측 컬럼과 관련된 모든 게이트인 게이트(P40, P46, P52, … P58)의 하나의 입력에 연결된다. 상기 컬럼-디코더 유니트(68)의 출력(73b)은 하나의 컬럼을 제외한 좌측과 관련있는 게이트인 게이트(P41, P47, P53, ... P59)등의 하나의 입력에 연결된다. 디지탈 입력 신호에 대한 하나의 부분은 입력(70)에 인가되고 디지탈 입력 신호의 다른 부분은 입력(71)에 인가됨으로써, 디지탈 입력 신호는 궁극적으로 게이트의 총 숫자에서 하나의 게이트 선택 및 결과적으로 기준 전압 분할기의 하나의 주어진 노드점에서 하나의 주어진 전압의 선택을 결과로 함이 명백할 것이다. 상기 관련된 스위칭 트랜지스터는 선택된 게이트에 의해 전도성이 있게되고, 바람직한 전압은 트랜지스터를 경유해 전압 분할기의 적절한 노드점으로부터 출력(62)까지 인가된다.

제4도에 포함되는 모든 게이트(P40 내지 P63)는 레지스터(R64, ... R67)로 형성된 배치된 전압 분할기로부터 발생하는 전압으로 인가된다. 상기 배치된 전압 분할기의 단자(63)는 첫째 열에 있는 게이트(P40, ... P45)의 모든 공급 전압 입력에 연결된다. 단자(64)는 둘째 열에있는 게이트(P46, ...P51)의 모든 공급 전압 입력에 연결되며, 단자(65)는 세째 열에 있는 게이트(P52, ... P57)의 모든 전원 공급 단자에 연결된다. 상기 방법에서, 모든 게이트-소스 전압이 동일하지 않게 제공되지만, 그것은 사실 열이 매우 작은 선택 회로에서 트랜지스터에 대해 이루어지며, 그럼으로써 출력 신호의 왜곡이 이미 효과적으로 반동된다. 상기 충분히 감소된 왜곡이 배치된 전압 분할기에서 상대적으로 적은 수의 레지스터의 작용으로 얻어진다. 부가적으로, 사용된 매트릭스 구조 때문에, 선택신호의 숫자는 상당히 감소되고, 그것은 결과적으로 출력(59)에서 아나로그 신호의 스위칭 잡음에 대한 감소를 나타낸다.

제5도는 본 발명에 따르는 DA 변환기의 사용을 도시하며, 그 DA 변환기에서 기준 전압 분할기는 조잡한 래더망 및 양호한 래더망의 결합으로써 설계된다. 제5도에서 약간의 소자는 제4도에 이미 서술된 DA 변환기에 나타나고, 그리고 상기 소자는 동일한 참조번호를 주어진다. 그것은 특히 상기 열-디코더 유니트(67), 컬럼-디코더 유니트(68) 및 레지스터(R64, ... R67)로 형성된 배치된 전압 분할기에 적용된다.

상기 실시예에서, 기준 전압 분할기는 조잡한 래더망 및 양호한 래더망으로 형성된다. 상기 조잡한 래더망은 레지스터(R80, R81, R82, … R83)로 형성된다.

상기 망에 의해 선(61) 및 단자(59)간에 존재하는 전압은 조잡한 단계에서 재분할된다. 다수의 레지스터의 직렬 배열은 양호한 래더망을 구성하고, 상기 조잡한 래머망의 레지스터 양단에 존재한다. 명확성을 위해서, 오직 약간의 양호한 래더망은 참조 번호로 제공되고, 특히 그 부분은 조잡한 래더망의 레지스터(R83)와 병렬로 배열된다.

양호한 래더망의 상기 부분은 레지스터(R90, R91,… R10)로 구성된다. 한편으로는 상기 병렬 레지스터는 기준 전압 분할기의 임피던스 레벨을 감소시키고 그리고 다른 한편으로는 기준 전압 분할기의 노드점에서 유효한 출력 임피던스에서의 변화는 감소된다. 부가적인 장점은 상기 기준 전압 분할기가 소정의 최대 출력 레지스턴스를 초과함이 없는 집적에 연관있는 레지스턴스 값으로 실현가능하다는 것이다.

제4도와 비슷한 방법으로, 양호한 래더망의 각 탭(tap)은 게이트로 제어되는 CMOS-스위칭 트랜지스터에 연결된다. 스위칭 트랜지스터의 출력단자는 항상 그룹에서 그룹 버스 바에 연결된다. 상기 트랜지스터가 관련된 레지스터처럼 동일한 참조번호를 주어진다고 가정하면, 트랜지스터(T90, ... T104)의 모든 드레인 단자는 그룹 버스 바(75)에 연결된다. 선택적으로, 모든 상기 그룹 버스 바는 직접적으로 상호연결이 가능하나, 제5도에 도시된 바와 같이, 그들은 분리된 스위칭 망(77)을 통해 출력 단자(76)에 통과될 수 있다.

제5a도는 스위칭 망(77)의 가능한 실시예에 대한 개략적인 회로도이다. 상기 스위칭 망은 출력 단자(76)로부터 비선택된 그룹의 상기 그룹 버스 바를 분리하는 그룹 스위치(Ts₁...Ts₄)를 포함한다. 상기 그룹 스위칭(Ts₁...Ts₄)는 CMOS 트랜지스터이고, 그 게이트는 열 디코더 유니트(67)에 의해 동작된다. 상기 열 디코더 유니트(67)가 주어진 약간의 양호한 래더망을 선택한다면, 양호한 래더망의 선택된 부분과 관련된 그룹 버스 바는 관계되는 그룹 스위치에 의해 출력(76)에 동시에 통과-연결된다. 모든 비동작 그룹을 분리함으로써, 출력(76)에서 기생 캐패시턴스는 상당히 작아져서 전류서지(Surges)가 대응적으로 낮아지며, 상기 기생 캐패시턴스는 전류 서지로 충전되며, 그것은 아나로그 출력 신호에서 스위칭 잡음을 감소시키는 결과를 가져온다. 부가적으로, 변화하는 RC-시간의 영향은 상대적으로 줄어든다. 상기 유지 스위치(T_H1...T_H4)는 역으로 관계된 그룹 스위치에 상대적으로 구동된다(상기 그룹 스위치가 열리면 상기 유지 스위치는 닫히고, 역 또한 같다). 상기 스위치가 그룹 버스 바를 고정된 전위에 연결하고, 그럴 경우 관계되는 그룹은 선택이 안된다. 관계되는 바가 스위칭 망(77)을 경유해 출력(76)에 통과-연결이 안된다 할지라도, 버스 바 전위는 여전히 고정된 전위를 유지함으로써, 매우 빗나간 원치 않는 전압에 대해 바 전위의 드리프트는 방지된다. 바람직하게, 각 바에 대해 전위는 선택되고, 그 전위는 관계되는 바를 경유해 출력으로 통과되는 전압의 범위내에 위치한다. 특히, 전압은 바람직하게 관계되는 그룹 버스 바에 의해 처리되는 전압 범위에 대략 중도에 위치하며 선택된다. 상기 바람직함이 제 5a 도에 도시되며, T_H4및 R95와 R96 사이의 노드점간에, 연결에 의해 표시된다.

제6도는 결국 양호한 래더망 부분중의 하나와 관련된 버스 바의 더욱 개선된 실시예를 도시한다. 제6도에서 조잡한 레더망의 레지스터중의 하나가 R110으로 표시되는 반면에 양호한 래더망에 수반되는 레지스터는 R111 내지 R118로 표시된다. 선택망과 관련된 스위칭 트랜지스터는 T111 내지 T118로 표시되고 관련된 트랜지스터는 게이트 회로에 의해 구동되고, 게이트 회로는 P111 내지 P118로 표시된다.

상기 경우에 버스 바는 레지스터의 직렬 배열로 구성되며, 그것은 노드점에서 연결되며 그리고 제6도의 실시예에서 레지스터(R120 내지 R123)를 포함한다. 앞서 설명된 바와같이, 그룹 버스 바에서 임피던스는 스위칭 트랜지스터중의 하나를 경우해 출력에 스위치되어 통과되는 양호한 래더망의 그 탭에 따라 변화한다. 상기 임피던스 변화의 보상을 목적으로, 레지스터(R120 내지 R123)는 제6도에 예시된 방법으로 그룹 버스 바에 포함된다. 각 레지스터의 값은 출력(76)에서 총 임피던스가 그 순간을 통해 출력(76)에 스위치되는 래더망의 노드점과 상관없이 변화하지 않거나 거의 변화하지 않도록 선택되어야 한다. 제6도의 실시예에서, 양호한 래더망의 관계되는 부분에서의 레지스터 수의 절반인 다수의 보상 레지스터는 양호한 래더망의 각 부분을 필요로 한다. 실현 가능한 개선이 감소되지만, 예를들어 레지스터(R121 및 R123)를 삽입함으로써, 더욱 적은 수의 레지스터로 보상을 얻는 것이 대안적으로 가능하다.

결국, 선택망에서 스위칭 트랜지스터의 전방향 레지스턴스, 즉 스위칭 트랜지스터의 제1 및 제2주요 전극간에 측정되는 전방향 레지스턴스는 트랜지스터의 임계 전압에 좌우된다. 상기 의존성을 제거시키기 위해, 또는 충분한 정도로 그것을 감소시키기 위해, 관계되는 스위칭 트랜지스터에의 기판 단자는 기준 전압 분할기의 노드점에 양호하게 연결된다. 제어 전극에서의 전압에 대해 그리고 제1주요 전극에서의 전압에 대해 변화시키는 전압을 갖는 상기 방법에서 트랜지스터 기판을 공급함으로써, 상기 스위칭 트랜지스터의 임계 전압은 상호적으로 개선된 정도로 동일함으로써, 스위칭 트랜지스터의 전방향 레지스턴스에 대한 변화가 감소된다.

제5도, 제5a도 및 제6도의 게이트(P90, P103, P111, ... P118)를 예로하여 도시된 DA 변환기에 사용된 모든 게이트와 명확하게 언급하지 않은 모든 게이트는 레지스터(R64, ... R67)로 형성된 바이어스 전압 분할기로부터 발생하는 공급 전압으로 제4도와 관련하여 예시되고 설명된 바와 동일한 방법으로, 다시 공급된다. 그러므로, 예를들어 모든 게이트(P90, ... P103)는 상기 바이어스 전압 분할기의 탭(66)으로부터 얻어진 전압으로 공급된다. 상기 경우에 다수의 스위칭 트랜지스터의 모든 게이트 소스 전압에 대한 동등성이 완전히 이루어지지는 않으나, 정말로 양호한 근사치를 가짐으로써 궁극적으로 모든 게이트가 동등한 전압으로 공급된다면, 발생하는 상기 출력 신호 왜곡은 상당히 감소된다.

Claims

(정정) 디지탈 입력 신호를 연결하기 위한 입력 및 아나로그 출력 신호를 얻는 출력과, 노드점에서 상호연결된 레지스턴스 요소의 직렬 배열로부터 조립되고 기준 전압을 연결하기 위한 직렬 배열 단자의 단부에 위치한 기준 전압 분할기와, 스위칭 트랜지스터의 제1주요 전극을 노드점의 하나에 결합시키며, 스위칭 트랜지스터의 제2주요 전극을 아나로그 출력에 결합시키며 그리고 스위칭 트랜지스터의 제어 전극을 선택 신호중 하나에 결합시키며, 선택 신호에 응답하여 아나로그 출력에 노드점중 하나를 결합시키며 상기 스위칭 트랜지스터를 구비하는 선택 회로와, 디지탈 입력 신호에 응답하여 선택 신호를 동작시키는 디코더 회로를 구비하며, 디지탈 입력 신호를 아나로그 출력 신호로 변환하는 디지탈 대 아나로그 변환기에 있어서, 아나로그 대 디지탈 변환기는, 노드점에서 상호연결된 레지스턴스 요소의 직렬 배열에 의해 형성되며, 바이어스 전압의 연결을 위한 단자를 갖는 직렬 배열의 단부에 있는 바이어스 전압 분할기와, 선택 신호에 연결되는 입력 단자와, 선택 신호에 대응하는 스위칭 트랜지스터의 제어 전극에 연결되는 출력 단자와, 바이어스 전압 분할기의 노드점에 연결되는 공급 단자를 각기 가지며 공급 단자에 연결된 전압에 따라 입력 단자의 신호 레벨을 출력 단자의 다른 신호 레벨로 이동시키는 이동단을 구비하는 레벨 이동 회로를 더 포함하는 것을 특징으로 하는 디지탈 대 아나로그 변환기.
(정정) 제1항에 있어서, 바이어스 전압 분할기의 직렬 배열이 기준 전압 분할기의 직렬 배열과 동수의 노드점을 갖는 것을 특징으로 하는 디지탈 대 아나로그 변환기.
(정정) 제1항에 있어서, 상기 바이어스 전압 분할기 및 기준 전압 분할기의 직렬 배열이 직렬로 배열된 것을 특징으로 하는 디지탈 대 아나로그 변환기.
(정정) 제1항에 있어서, 트랜지스터의 제1 및 제2주요 전극을 각 출력 단자 및 공급 단자에 연결시키며, 트랜지스터의 제어 전극을 관련된 이동단의 입력 단자에 연결시키며, 상기 각 이동단이 상기 트랜지스터를 포함하는 것을 특징으로 하는 디지탈 대 아나로그 변환기.
(정정) 제1항에 있어서, 논리 게이트 회로의 논리 입력을 위해 단자에 연결시키며, 논리 게이트 회로의 논리 출력을 출력 단자에 연결시키며, 이동단이 논리 게이트 회로의 형태이고 공급 전압 단자는 이동단의 공급 단자에 대응하는 것을 특징으로 하는 디지탈 대 아나로그 변환기.
(정정) 제5항에 있어서, 기준 전압 분할기의 직렬 배열에서 연속적인 레지스턴스 요소와 동수의 보조 배열이 그룹으로 배열되고, 상기 그룹내의 스위칭 트랜지스터의 제2주요 전극이 그룹 버스 바(bar)를 통해 아나로그 출력에 연결되고, 디코딩 회로가 각 로우 선택 신호 및 컬럼 선택 신호를 동작시키기 위한 로우 디코더 및 컬럼 디코더를 포함하며, 상기 논리 게이트 회로가 이동단의 부가적인 입력 단자에 연결되는 부가적인 논리 입력으로 제공되며, 각 상기 그룹에서 상기 모든 제1입력 단자는 상기 로우 선택 신호중의 하나에 연결되고, 상기 부가적인 입력 단자는 다른 컬럼 선택 신호에 연결되는 것을 특징으로 하는 디지탈 대 아나로그 변환기.
(정정) 제6항에 있어서, 병렬 레지스턴스 요소가 보조 배열과 병렬로 배열되는 것을 특징으로 하는 디지탈 대 아나로그 변환기.
(정정) 제6항에 있어서, 상기 그룹 버스 바가 그룹 스위치를 경유해 상기 그룹과 관련된 로우 선택 신호의 동작에 응답하여 아나로그 출력에 연결되는 것을 특징으로 하는 디지탈 대 아나로그 변환기.
(정정) 제8항에 있어서, 상기 관련된 그룹이 그룹과 관련된 로우 선택 신호의 비동작 동안에 고정된 전위점에 그룹 버스 바를 연결하는 유지 스위치를 더 포함하는 것을 특징으로 하는 디지탈 대 아나로그 변환기.
(정정) 제9항에 있어서, 고정된 전위점이 그룹의 레지스턴스 요소의 보조 배열의 노드점의 대부분 중심에 있는 것을 특징으로 하는 디지탈 대 아나로그 변환기.
(정정) 제6항에 있어서, 상기 그룹 버스바가 노드점에서 상호 연결된 레지스턴스 요소의 배열로써 설계되고, 상기 그룹의 스위칭 트랜지스터의 제2주요 전극이 상기 노드점에 연결되는 것을 특징으로 하는 디지탈 대 아나로그 변환기.
(정정) 제1항에 있어서, 스위칭 트랜지스터의 기판 단자가 기준 전압 분할기의 노드점에 연결되는 것을 특징으로 하는 디지탈 대 아나로그 변환기.