JPH04211521A - ディジタル−アナログ変換器 - Google Patents

ディジタル−アナログ変換器

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JPH04211521A
JPH04211521A JP3044535A JP4453591A JPH04211521A JP H04211521 A JPH04211521 A JP H04211521A JP 3044535 A JP3044535 A JP 3044535A JP 4453591 A JP4453591 A JP 4453591A JP H04211521 A JPH04211521 A JP H04211521A
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signal
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terminal
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Marcellinus J M Pelgrom
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マルティーン　ファン　デル　フェーン
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Philips Gloeilampenfabrieken NV
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ディジタル入力信号を
アナログ出力信号に変換する変換器であって、・ディジ
タル入力信号接続用のディジタル入力端子及びアナログ
出力信号を取り出し得るアナログ出力端子と、・ノード
点で相互接続された抵抗素子の直列回路から成り、この
直列回路の両端に基準電圧の接続端子を有する基準分圧
器と、 ・選択信号に応答して前記ノード点の１つを前記アナロ
グ出力端子に結合する回路であって、各別のノード点に
結合された第１主電極、前記アナログ出力端子に結合さ
れた第２主電極及び各別の選択信号に結合された制御電
極を有するスイッチングトランジスタを具えた選択回路
と、 ・ディジタル入力信号に応答して選択信号を活性化する
デコーダ回路と、を具えたディジタル−アナログ変換器
に関するものである。
【０００２】
【従来の技術】このようなディジタル−アナログ（Ｄ／
Ａ）変換器は型式名ＰＮＡ７５１８として既知であり、
既知の並列選択システムに従って動作する。このＤ／Ａ
変換器では、基準分圧器は基準電圧を複数の等しいステ
ップ電圧に分圧し、これら電圧をノード点に発生させ、
これらノード点をスイッチングトランジスタによりアナ
ログ出力端子に接続する。ディジタル入力信号に応答し
てデコーダ回路がこれらスイッチングトランジスタの１
つを駆動し、その結果としてアナログ出力信号の値が関
連するノード点の電圧に対応するようにしている。
【０００３】このタイプのＤ／Ａ変換器は常に１つのス
イッチングトランジスタを駆動させるだけでよいから構
成が簡単である。
【０００４】
【発明が解決しようとする課題】しかし、アナログ信号
出力端子における寄生容量を充電する充電回路の信号レ
ベル依存ＲＣ時定数の結果としての信号歪みにより及び
更にスイッチングトランジスタのターンオン及びオフに
より生ずるスイッチング雑音並びに寄生容量の充電時の
電流サージによりアナログ出力信号の信号品質が低下す
る。その信号品質低下はこの従来のＤ／Ａ変換器の実効
ビット分解能及び／又は処理速度を制限する。
【０００５】寄生容量は常に基準分圧器の選択されたノ
ード点の位置に依存する実効値を有する直列抵抗を経て
種々のアナログ信号電圧に充電又は放電させるので、ア
ナログ出力端子の電圧がその値を変化し得る速度は全て
の信号レベルに対し同一にならない。従って、アナログ
出力信号内の特性階段状雑音信号はアナログ出力信号の
有用帯域内に位置する周波数を有する成分を含み、これ
ら成分は慣例の低域通過フィルタにより除去することは
できない。これらの成分はアナログ出力信号の歪みとし
て現われ、この歪みはビット分解能の増大につれ又はこ
のタイプのＤ／Ａ変換器の処理速度の増大につれて増大
する。
【０００６】充電回路の信号レベル依存直列抵抗値の第
１の原因は基準分圧器のノード点ごとに実効出力抵抗値
が変化することにある。出力抵抗値は基準分圧器の中心
点で最大であり、その両端で最小である。第２の原因は
スイッチングトランジスタの第１及び第２主電極間の順
方向抵抗値が変化することにある。全てのスイッチング
トランジスタの制御電極への選択信号は同一の値である
。しかし、これらスイッチングトランジスタの順方向抵
抗値を決定する制御電極と第１主電極との間の電圧は、
それらの第１主電極が基準分圧器のそれぞれ異なるタッ
プに接続されるために変化する。
【０００７】本発明の目的はアナログ出力信号の信号品
質を改善し、上述した従来のタイプのＤ／Ａ変換器をも
っと高いビット分解能及び／又は処理速度に一層適する
ようにすることにある。
【０００８】
【課題を解決するための手段】本発明は頭書に記載した
タイプのＤ／Ａ変換器において、更に、・ノード点で相
互接続した抵抗素子の直列回路から成り、この直列回路
の両端にバイアス電圧の接続端子を有するバイアス分圧
器にバイアス電圧の接続端子を有するバイアス分圧器と
、・各々入力端子、出力端子及び電源端子を有し、入力
信号レベルを電源端子に接続された電圧に応じた異なる
出力信号レベルにシフトさせる複数のシフト段を具え、
それらの入力端子を前記各別の選択信号にそれぞれ接続
し、それらの出力端子を各別の選択信号に対応するスイ
ッチングトランジスタの制御電極にそれぞれ接続し、そ
れらの電源端子を前記バイアス分圧器のノード点にそれ
ぞれ接続して成るレベルシフト回路と、を具えたことを
特徴とする。
【０００９】各シフト段はデコーダ回路の出力の選択信
号の振幅をこのシフト段が給電されるバイアス分圧器の
ノード点の電圧により決まる振幅を有する信号に変換す
る。これにより各スイッチングトランジスタの制御電極
と第１主電極との間の実効電圧の変化が小さくなるため
、第１及び第２主電極間の順方向抵抗の変化も小さくな
る。この効果は、シフト段をグループにしてバイアス分
圧器の同一のノード点に接続しても得ることができる。 しかし、スイッチングトランジスタの順方向抵抗値の変
化を最低にするために、本発明のＤ／Ａ変換器の一実施
例ではバイアス分圧器の抵抗直列回路は基準分圧器の抵
抗直列回路と同数のノード点を有するものとする。
【００１０】シフト段はいくつかの方法で実現すること
ができる。本発明のＤ／Ａ変換器の第１の実施例では、
各シフト段は第１及び第２主電極を当該シフト段の出力
端子及び電源端子にそれぞれ接続し、制御電極を当該シ
フト段の入力端子に接続して成るトランジスタを具える
ものとする。
【００１１】本発明のＤ／Ａ変換器の第２の実施例では
、各シフト段は論理入力端子が当該シフト段の入力端子
に、論理出力端子が当該シフト段の出力端子に、電源端
子が当該シフト段の電源端子に接続された論理ゲート回
路の形態にする。論理ゲート回路はアクティブな高及び
低出力電圧を有する好適な回路素子であるため、非選択
スイッチングトランジスタの制御電極がフローティング
になることはなく、また他の選択信号からのクロストー
クにより誤って駆動されることもない。
【００１２】論理ゲート回路の出力信号の振幅はその電
源電圧により決まる。このように論理ゲート回路をバイ
アス分圧器のノード点から給電すると、入来選択信号の
信号振幅をノード点の電圧とともに変化する出力選択信
号の信号振幅に変換することができる。
【００１３】本発明のＤ／Ａ変換器の第３の実施例では
、前記基準分圧器の抵抗直列回路のそれぞれ同数の順次
の抵抗素子の直列回路部分をグループにして配置し、各
グループ内のスイッチングトランジスタの第２主電極を
グループバスバーを経てアナログ出力端子に結合し、前
記デコーダ回路はそれぞれ行選択信号及び列選択信号を
活性化する行デコーダ及び列デコーダを含み、且つ前記
論理ゲート回路には前記シフト段の別の入力端子に接続
された別の論理入力端子を設け、各グループ内の論理ゲ
ート回路の第１入力端子の全てを行選択信号の１つに接
続し、それらの別の入力端子を各別の列選択信号に接続
した構成にする。このＤ／Ａ変換器はディジタル入力信
号の行及び列デコード手段を具えたマトリクスとして構
成し、スイッチングトランジスタをグループにしてグル
ープバスバーに接続する。その結果として選択信号の数
が著しく減少する。これによりアナログ出力信号内のス
イッチング雑音が減少し、その結果として信号品質が向
上する。
【００１４】本発明のＤ／Ａ変換器の第４の実施例では
、前記直列回路部分と並列に並列抵抗素子を配置する。 これら並列抵抗素子は基準分圧器のインピーダンスレベ
ルを低減すると共に基準分圧器のノード点の実効出力イ
ンピーダンスの変化を低減する。更に、この場合には基
準分圧器を予め決められた出力抵抗値を越えることなく
集積化に好適な抵抗値で実現することがてきる追加の利
点が得られる。
【００１５】本発明のＤ／Ａ変換器の第５の実施例ては
、前記グループバスバーを当該グループと関連する行選
択信号が活性化される時にグループスイッチを経てアナ
ログ出力端子に接続するようにする。これらグループス
イッチは非選択グループをアナログ出力端子から切り離
すため、この出力端子における寄生容量が小さくなる。 この場合、寄生容量を充電する電流サージがこれに応じ
て小さくなるため、アナログ出力信号内のスイッチング
雑音が減少する。更に、ＲＣ時定数の変化の影響がかな
り小さくなる。
【００１６】本発明のＤ／Ａ変換器の第６の実施例では
、前記各グループは、当該グループと関連する行選択信
号が不活性の間、そのグループバスバーを固定電位点に
接続するホールドスイッチを更に具えるものとする。 ホールドスイッチは非選択グループのグループバスバー
を固定電位に接続する。この固定電位は関連するグルー
プの抵抗直列回路部分の中点の電位に等しくするのが好
ましい。これによりバスバー電位が不所望に大きくずれ
た電圧にドリフトするのが阻止され、従って大きくずれ
た電圧をそのグループの選択時にふたたび等しくする必
要がなくなり、従ってこれに伴うスイッチング雑音が除
去される。
【００１７】本発明のＤ／Ａ変換器の他の実施例によれ
ば、ＲＣ時定数の変化を更に低減することができ、この
実施例では前記グループバスバーをノード点で相互接続
した抵抗素子のアレーとして設計し、そのグループのス
イッチングトランジスタの第２主電極をこれらノード点
に接続する。バスバー内の抵抗素子は基準分圧器のノー
ド点における出力インピーダンス変化を補償する。
【００１８】スイッチングトランジスタの第１及び第２
主電極間の順方向抵抗値はトランジスタのしきい値電圧
にも依存する。本発明Ｄ／Ａ変換器の更に他の例では、
スイッチングトランジスタの基板端子を基準分圧器のノ
ード点に接続する。基板に制御電極及び第１主電極に対
し変化する電圧を供給すると、スイッチングトランジス
タのしきい値電圧が良好な程度に互いに等しくなり、順
方向抵抗値の変化が小さくなる。
【００１９】図面につき本発明を説明する。図１は本願
人が型式名ＰＮＡ７５１８として市販しているタイプの
従来既知のディジタル−アナログ（Ｄ／Ａ）変換器を示
す。このＤ／Ａ変換器は直列配置の抵抗アレーから成る
抵抗ラダー回路網１０を具え、図１にはそのうちの抵抗
Ｒ１０，Ｒ１１，　Ｒ１２及びＲ１３　を示してある。 抵抗ラダー回路網の両端１１及び１２は動作中高電圧Ｖ
１と低電圧Ｖ２にそれぞれ接続される。この基準分圧器
のノード点を複数のＣＭＯＳトランジスタから成る選択
回路３０に接続し、各トランジスタを基準分圧器１０の
各ノード点とバスバー３１との間に接続し、バスバー３
１を出力端子３２に接続し、この出力端子に出力電圧　
ＶＯＵＴ　が得られる。図１には選択回路のＣＭＯＳト
ランジスタＴ１０，　Ｔ１１，Ｔ１２　及びＴ１３　を
示してある。
【００２０】更に、このＤ／Ａ変換器はデコーダ回路２
０を具え、このデコーダ回路は入力端子２１に供給され
るｎビット入力信号をデコードしてデコーダ回路２０の
２ｎ　個の出力端子２２の１つに１ビット信号を供給す
る。デコーダ回路２０の各出力端子を選択回路３０内の
ＣＭＯＳトランジスタのそれぞれのゲートに接続する。 図１にはデコーダ回路２０とトランジスタＴ１０，　Ｔ
１１，　Ｔ１２，　Ｔ１３との間の接続を示してある。
【００２１】動作中、予め決められた電圧Ｖ１及びＶ２
が基準分圧器の両端に供給されると共にディジタル入力
信号が入力端子２１に供給される。このディジタル入力
信号はデコーダ回路２０により出力端子２２の１つに対
応する単一信号に変換される。この信号が選択回路内の
ＣＭＯＳトランジスタの１つを導通させる。この結果、
このＣＭＯＳトランジスタが接続されたノード点の電圧
がバスバー３１に転送され、Ｄ／Ａ変換器の出力端子３
２に出力電圧　ＶＯＵＴ　として現われる。
【００２２】デコーダ回路２０は出力端子２２の各々か
ら等しいレベルの制御電圧を供給するものとすると、選
択回路内のトランジスタＴ１０，　−−−−　Ｔ１３　
の各々は異なるゲート−ソース電圧　Ｖｇｓで動作し、
この　Ｖｇｓは関連するＣＭＯＳトランジスタが接続さ
れるノード点に依存すること明らかである。この　Ｖｇ
ｓの変化はＣＭＯＳトランジスタの順方向抵抗値の変化
を生じるため、出力端子３２の寄生容量を充電又は放電
する抵抗値が変換すべき瞬時信号レベルに依存すること
になる。このためアナログ出力端子の電圧がその値を変
化し得る速度が全ての信号レベルに対し同一にならない
。従って、アナログ出力信号内の特性階段状雑音信号は
アナログ出力信号の有用帯域内に含まれる周波数成分を
含み、これら成分は慣例の低域通過フィルタにより除去
することはできない。これら成分はアナログ出力信号の
歪みとして現われ、この歪みはこのタイプのＤ／Ａ変換
器のビット分解能の増大又は処理速度の増大につれて増
大する。
【００２３】
【実施例】図２は上述した欠点を除去もしくは少なくと
も相当程度軽減した本発明によるＤ／Ａ変換器の回路配
置の一実施例を示す。図１に示す素子に対応する素子に
は図２でも同一の参照符号を付してある。
【００２４】図１に示した素子に加えて、図２の回路配
置はバイアス分圧器４０を具え、この分圧器の抵抗Ｒ２
０，　Ｒ２１，　Ｒ２２，　Ｒ２３を図２に示してある
。このバイアス分圧器の両端４１及び４２を動作中電圧
Ｖ３及びＶ４に接続する。バイアス分圧器４０のノード
点をレベルシフト回路５０の一部を構成する半導体スイ
ッチング素子に接続する。これら半導体スイッチング素
子は図２に示すようにＣＭＯＳトランジスタで構成する
ことができるが、異なる素子で構成することもできる。 このレベルシフト回路５０のトランジスタＴ２０，　Ｔ
２１，　Ｔ２２　及びＴ２３　を図２に示してある。
【００２５】図１と相違して、デコーダ回路２０の出力
端子２２を選択回路３０のトランジスタのゲート端子に
接続しないで、レベルシフト回路５０のトランジスタの
ゲート端子に接続する。レベルシフト回路５０のトラン
ジスタのソース端子を選択回路３０のトランジスタのゲ
ート端子に接続する。このレベルシフト回路５０のソー
ス端子と選択回路３０のゲート端子との接続は、レベル
シフト回路５０内の順次のトランジスタＴ２０，　──
Ｔ２３　のソースをこの順序で選択回路３０の順次のト
ランジスタＴ１０，───Ｔ１３　のゲート端子に接続
するようにする。選択回路３０の非選択トランジスタの
ゲートがフローティングになるのを阻止するために、選
択回路３０の全てのゲートを接地抵抗Ｒ３０，　Ｒ３１
，　Ｒ３２，　Ｒ３３　（又は異なる適当な電位に接続
された抵抗）　に接続する。
【００２６】バイアス分圧器の抵抗の数を基準分圧器の
抵抗の数に等しく選択すると共に、それらの抵抗比を等
しく選択すると、種々の電圧Ｖ１，　──Ｖ４を適切に
選択してトランジスタＴ１０，───Ｔ１３　のゲート
端子の各々に予め決めた異なる電圧を供給することがで
きる。トランジスタＴ１０，───Ｔ１３　の各々に対
し、この電圧はこれらの各トランジスタのソース−ゲー
ト電圧が少なくともほぼ等しくなるようにする。このよ
うにすると、このゲート−ソース電圧は基準分圧器の１
つのノード点から、出力電圧Ｖｏｕｔが取り出されるバ
スバー３１への電圧転送中に何の歪みも発生しない。
【００２７】本発明によるＤ／Ａ変換器の他の実施例を
図３に示す。図３のＤ／Ａ変換器も基準分圧器１０、デ
コーダ回路２０、選択回路３０、バイアス分圧器４０及
びレベルシフト回路５０を具える。図２に示す実施例と
図３に示す実施例との差異はデコーダ回路２０とレベル
シフト回路５０の構成にある。本例ではレベルシフト回
路５０に複数個のゲート回路を設け、これらゲート回路
を図３に　５１，　５２，　５３，　５４　で示してあ
る。各ゲートの出力端子を図３に示すように選択回路３
０のトランジスタのそれぞれのゲート端子に接続する。 ゲート回路の入力端子をデコーダ回路２０により供給さ
れる信号により制御する。
【００２８】本例ではデコーダ回路２０は２つのデコー
ダユニット２３及び２６を含む。デコーダユニット２３
は入力端子２４に２進入力信号を受信し、この信号を出
力端子２５の１つに対応する信号にデコードする。デコ
ーダユニット２６も同様に動作し、入力端子２７の２進
信号を出力端子２８の１つに対応する信号に変換する。 出力端子２５及び２８をレベルシフト回路５０内のゲー
ト５１，　──５４の入力端子に、ユニット２３の入力
端子２４の２進入力信号がレベルシフト回路５０内の一
群のゲートを選択すると共にユニット２６の入力端子２
７の２進信号が選択されたこの一群内のゲートの１つを
選択するように接続する。
【００２９】更に、ゲート５１，　──５４には基準分
圧器４０から得られる電圧を供給する。一例ではレベル
シフト回路５０のゲートは　ＡＮＤゲートの形態にする
。２つの入力信号がこのゲートの入力端子に存在する場
合、換言すればこのゲートがデコーダ回路２０により選
択されると、このゲートの出力電圧はバイアス分圧器４
０から供給される前記ゲート供給電圧に等しくなる（又
は比例する）。斯くして、この実施例でも、選択回路３
０内のトランジスタのゲート端子に供給する電圧を選択
回路３０内のこのトランジスタの位置に依存させて、選
択回路３０内の各トランジスタのゲート−ソース電圧が
少なくともほぼ等しくなるようにすることができる。こ
の実施例では論理ゲート回路の使用により明確に定めら
れた高及び低選択電圧が選択回路３０に供給されるため
、非選択トランジスタの制御電極のクローティングが阻
止される。
【００３０】図３ではＡＮＤ　ゲートを用いているが、
本発明では異なるタイプのゲートを用いて同様の結果を
得ることもできる点に注意されたい。図２のＤ／Ａ変換
器及び図３のＤ／Ａ変換器の何れにおいても、端子４２
を端子１１に接続することにより２つの分圧器を１つの
抵抗ラダー回路網に一体化することができる。明瞭のた
め、この接続は図に示していない。この場合には予め決
められた電圧を供給する必要のある端子が２つだけ、即
ち比較的高い電圧Ｖ３を供給する必要のある端子４１及
び比較的低い電圧Ｖ２を供給する必要のある端子１２だ
けになるという追加の利点が得られる。
【００３１】本発明のＤ／Ａ変換器はバイアス分圧器４
０内にもっと少数の抵抗を用いて実現することもできる
。 その一例を図４に示す。図４では基準分圧器は接続ライ
ン６１と端子５９との間に直列に配置された抵抗Ｒ４０
，　Ｒ４１，　──Ｒ６３　から成る。バイアス分圧器
は端子６０と接続ライン６１との間に接続された抵抗Ｒ
６４，　Ｒ６５，　──Ｒ６７　から成る。上述したよ
うに、この接続ライン６１は２つの分圧器間のスルー接
続を与え、実際には端子５９と６０との間に１つの分圧
器を形成する。
【００３２】基準分圧器の抵抗Ｒ４０，───Ｒ６３　
の各々と１つの選択トランジスタ及び選択ゲートが関連
する。選択トランジスタＴ４０，──　Ｔ６３は相まっ
て前記選択回路を構成し、選択ゲートＰ４０，───Ｐ
６３　が相まってレベルシフト回路を構成する。明瞭の
ため、参照符号はトランジスタＴ４０，　Ｔ４１及びゲ
ートＰ４０，　Ｐ４１にのみ示した。他の抵抗と関連す
るトランジスタ及びゲートもこれら抵抗の参照符号に対
応する参照符号を有するものとする。
【００３３】図４から明らかなように、基準分圧器の抵
抗は行及び列に配置し、その最上行は抵抗Ｒ４０，──
─Ｒ４５　から成り、その左列は抵抗Ｒ４０，　Ｒ４６
，　Ｒ５２，───Ｒ５８　から成る。これらゲートの
アドレッシングのために、行デコーダユニット６７と列
デコーダユニット６８に分割したデコーダ回路を用いる
。行デコーダユニット６７は入力端子７０と出力端子７
２を有し、列デコーダユニット６８は入力端子７１と出
力端子７３を有する。行デコーダユニット６７の最上位
出力端子７２ａ　を最上行の全ゲート、即ちゲートＰ４
０，───Ｐ４５　の一方の入力端子に接続する。行デ
コーダユニット６７の出力端子７２ｂ　を第２行の全ゲ
ート、即ちゲートＰ４６，───Ｐ５１　の一方の入力
端子に接続し、以下同様に接続する。列デコーダユニッ
ト６８の最左出力端子７３ａ　を最左列の全ゲート、即
ち　Ｐ４０，　Ｐ４６，　Ｐ５２，　───Ｐ５８　の
他方の入力端子に接続する。列デコーダユニット６８の
出力端子７３ｂ　を左側から２番目の列の全ゲート、即
ちＰ４１，Ｐ４７，　Ｐ５３，　──Ｐ５９　の他方の
入力端子に接続し、以下同様に接続する。このようにす
ると、一部が入力端子７０に、残部が入力端子７１に供
給されるディジタル入力信号により行列配置の全ゲート
から１つのゲートが選択され、従って基準分圧器の１つ
の所定のノード点の所定の電圧が選択される。この結果
、選択されたゲートにより関連するスイッチングトラン
ジスタが導通し、所望の電圧が分圧器の関連するノード
点からこのトランジスタを経て出力端子６２に供給され
る。
【００３４】この実施例では、全てのゲート　Ｐ４０〜
Ｐ６３　に抵抗Ｒ６４，───Ｒ６７　から成るバイア
ス分圧器から発生する電圧を供給する。このためにこの
バイアス分圧器の端子６３を第１行に属する全ゲートＰ
４０，───Ｐ４５　の電源入力端子に接続する。端子
６４を第２行に属する全ゲートＰ６４，───Ｐ５１　
の電源入力端子に接続し、端子６５を第３行に属する全
ゲートＰ５２，───Ｐ５７　の電源端子に接続し、以
下同様に接続する。このようにすると全てのゲート−ソ
ース電圧を等しくすることはできないが、選択回路内の
トランジスタに対し各行内のゲート−ソース電圧の変化
は極めて小さくなるため、出力信号の歪みが有効に低減
される。この有効な歪み低減はバイアス分圧器に比較的
少数の抵抗を用いて得ることができる。更に、行列配置
構造を用いるために、選択信号の数が著しく減少し、そ
の結果として出力端子５９におけるアナログ信号内のス
イッチング雑音の低減が得られる。
【００３５】図５は基準分圧器が粗ラダー回路網と精ラ
ダー回路網の組合せとして設計されているＤ／Ａ変換器
に本発明のＤ／Ａ変換器を適用した実施例を示す。図５
のＤ／Ａ変換器内の素子の一部分は上述した図４のＤ／
Ａ変換器内にも存在し、これら素子には同一の符号を付
してあり、これは特に行デコーダユニット６７、列デコ
ーダユニット６８及び抵抗　Ｒ６４〜Ｒ６７　から成る
バイアス分圧器について言える。本実施例では基準分圧
器は粗ラダー回路網と精ラダー回路網とから成る。粗ラ
ダー回路網は抵抗Ｒ８０，　Ｒ８１，　Ｒ８２，───
Ｒ８３　から成る。この回路網によってライン６１と端
子５９との間の電圧が粗いステップ電圧に分割される。 精ラダー回路網を構成する多数の抵抗の直列回路を粗ラ
ダー回路網の各抵抗の両端間に接続する。明瞭のため精
ラダー回路網の一部分、特に粗ラダー回路網の抵抗Ｒ８
３　と並列に配置された部分にのみ符号を付した。精ラ
ダー回路網のこの部分は抵抗Ｒ９０，　Ｒ９１，　──
─Ｒ１０３から成る。これらの並列抵抗は基準分圧器の
インピーダンスレベルを減少させると共に基準分圧器の
ノード点の実効出力インピーダンスの変化を減少させる
。 本例では、更に、この基準分圧器を予め決められた最大
出力抵抗値を越えることなく集積化に好適な抵抗値で実
現することができる追加の利点が得られる。
【００３６】図４と同様に、精ラダー回路網の各タップ
をゲート回路で制御されるＣＭＯＳスイッチングトラン
ジスタに接続する。これらのスイッチングトランジスタ
の出力端子はグループごとにグループバスバーに常時接
続する。これらのトランジスタに、関連する抵抗と同一
の符号を与えるものとすると、トランジスタＴ９０，─
─Ｔ１０３の全てのドレイン端子はグループバスバー７
５に接続される。これらグループバスバーは直接相互接
続することもできるが、図５に示すようにスイッチング
回路網７７を介して出力端子７６に接続することもでき
る。
【００３７】図６はスイッチング回路網７７の可能な一
実施例を略図示したものである。このスイッチング回路
網は非選択グループのグループバスバーを出力端子７６
から切り離すグループスイッチＴＳ１，───ＴＳ４を
具える。グループスイッチＴＳ１，───ＴＳ４　はそ
のゲート電極が行デコーダユニット６７により制御され
るＣＭＯＳトランジスタとすることができる。行デコー
ダユニット６７が精ラダー回路網の所定の部分を選択す
ると、これと同時にこの選択された部分と関連するグル
ープバスバーが関連するグループスイッチにより出力端
子７６にスルー接続される。全ての非選択グループを切
り離すことにより出力端子７６の寄生容量が著しく小さ
くなるため、寄生容量を充電する電流サージがこれに応
じて小さくなり、その結果としてアナログ出力信号内の
スイッチング雑音が減少する。更に、ＲＣ時定数の変化
の影響も相当小さくなる。
【００３８】ホールドスイッチＴＨ１，───ＴＨ４　
は関連するグループスイッチと反対に駆動される　（即
ち、グループスイッチが開のとき、ホールドスイッチが
閉、閉のとき開になる）　。これらスイッチは関連する
グループが非選択の場合に関連するグループバスバーを
固定電位点に接続する。これにより関連するバスバーを
スイッチング回路網７７を経て出力端子７６にスルー接
続されない場合にも固定電位点に保持してバスバー電位
が不所望な大きく偏移した電圧にドリフトするのを阻止
することができる。各バスバーのこの電位はこのバスバ
ーを経て出力端子に供給すべき電圧レンジ内に位置する
電位に選択するのが好ましい。特に、当該バスバーによ
り処理すべき電圧レンジのほぼ中間に位置する電圧を選
択するのが好ましい。図６にこの好適例をスイッチＴＨ
４　とＲ９５　及びＲ９６　間のノード点とを接続して
表わしてある。
【００３９】図７は精ラダー回路網の一つの部分と関連
するバスバーの他の改良例を示すものである。図７では
粗ラダー回路網の抵抗の１つをＲ１１０で示し、精ラダ
ー回路網の対応する部分の抵抗をＲ１１１〜Ｒ１１８で
示してある。 更に、選択回路の関連するスイッチングトランジスタを
　Ｔ１１１　〜Ｔ１１８で示し、これらトランジスタを
駆動するゲート回路をＰ１１１〜Ｐ１１８で示してある
。本例ではグループバスバーをノード点で相互接続した
抵抗の直列回路で構成し、図７の実施例では抵抗Ｒ１２
０〜Ｒ１２３を具える。先に述べたように、グループバ
スバーのインピーダンスはスイッチングトランジスタの
１つにより出力端子７６に接続される精ラダー回路網の
タップ位置に応じて変化する。 このインピーダンス変化を補償するために、本例では抵
抗Ｒ１２０〜Ｒ１２３を図７に示すようにグループバス
バー内に挿入する。この場合、各抵抗の値は、出力端子
７６における総合インピーダンスが任意の瞬時に出力端
子７６にスイッチ接続される精ラダー回路網のノード点
に応じて変化しない又は殆んど変化しないように選択す
る必要がある。図７の実施例では、精ラダー回路網の各
部分に対しこの部分内の抵抗の数の半数の補償抵抗を必
要とする。 しかし、もっと少数の抵抗、例えば抵抗Ｒ１２１及びＲ
１２３を挿入するだけで補償を得ることもできるが、こ
の場合には得られる改善は小さくなる。
【００４０】最後に、選択回路網内のスイッチングトラ
ンジスタの順方向抵抗値、即ちスイッチングトランジス
タの第１及び第２主電極間で測定される順方向抵抗値は
これらトランジスタのしきい値電圧にも依存する。この
依存性を除去するため、又はこの依存性を十分に低減す
るためにこのスイッチングトランジスタの基板端子を基
準分圧器のノード点に接続するのが好ましい。このよう
にこれらスイッチングトランジスタの基板に、制御電極
の電圧及び第１主電極の電圧に対し変化する電圧を供給
すると、これらスイッチングトランジスタのしきい値電
圧はかなりの程度に互い等しくなるため、スイッチング
トランジスタの順方向抵抗値の変化が更に減少する。
【００４１】尚、図５，６及び７に示したＤ／Ａ変換器
に用いる全てのゲート、例えばゲートＰ９０，───Ｐ
１０３，　　Ｐ１１１，───Ｐ１１８及び詳しく述べ
なかった他のゲートも図４につき述べたと同様にして抵
抗Ｒ６４，───Ｒ６７　から成るバイアス分圧器から
の供給電圧で給電される。従って、例えばゲートＰ９０
，───Ｐ１０３の全てがバイアス分圧器のタップ６６
からの電圧で給電される。この場合にはいくつかのスイ
ッチングトランジスタのゲート−ソース電圧の完全な等
化は達成されないが、極めて良好な近似は得られるため
、全てのゲートが等しい電圧で給電される場合に発生す
る出力信号歪みの著しい低減が依然として得られる。
【図面の簡単な説明】
【図１】従来のＤ／Ａ変換器の構成図である。
【図２】本発明のＤ／Ａ変換器の第１実施例の構成図で
ある。
【図３】本発明のＤ／Ａ変換器の第２実施例の構成図で
ある。
【図４】本発明のＤ／Ａ変換器の第３実施例の構成図で
ある。
【図５】本発明のＤ／Ａ変換器の第４実施例の構成図で
ある。
【図６】図５のＤ／Ａ変換器のスイッチング回路網の一
実施例の構成図である。
【図７】図５のＤ／Ａ変換器のグループバスバーの改良
例の構成図である。
【符号の説明】
１０　　基準分圧器 Ｖ１，　Ｖ２　　基準電圧 ２０　　デコーダ回路 ３０　　選択回路 Ｔ１０　〜Ｔ１３　　　ＣＭＯＳトランジスタ４０　　
バイアス分圧器 Ｖ３，　Ｖ４　　基準電圧 ５０　　レベルシフト回路 Ｔ２０　〜Ｔ２３　　ＣＭＯＳ　トランジスタ２３，　
２６　　デコーダユニット ５１〜５４　　ゲート回路 Ｒ４０　〜Ｒ６３　　　基準分圧器 Ｒ６４　〜Ｒ６７　　　バイアス分圧器Ｐ４０，　Ｐ４
１　　選択ゲート Ｔ４０，　Ｔ４１　　選択トランジスタ６２　　アナロ
グ出力端子 ６７　　行デコーダ ６８　　列デコーダ Ｒ８０　〜Ｒ８３　　　粗ラダー回路網Ｒ９０　〜Ｒ９
６　　　精ラダー回路網７５　　グループバスバー ７６　　アナログ出力端子 ７７　　スイッチング回路網 ＴＳ１，　ＴＳ４　　グループスイッチＴＨ１，　ＴＨ
４　　ホールドスイッチＲ１１１〜Ｒ１１８　　精ラダ
ー回路網Ｐ１１１〜Ｐ１１５　　ゲート回路 Ｒ１２０〜Ｒ１２３　　補償抵抗

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】　　ディジタル入力信号をアナログ出力信
    号に変換する変換器であって、 ・ディジタル入力信号接続用のディジタル入力端子及び
    アナログ出力信号を取り出し得るアナログ出力端子と、
    ・ノード点で相互接続された抵抗素子の直列回路から成
    り、この直列回路の両端に基準電圧の接続端子を有する
    基準分圧器と、 ・選択信号に応答して前記ノード点の１つを前記アナロ
    グ出力端子に結合する回路であって、各別のノード点に
    結合された第１主電極、前記アナログ出力端子に結合さ
    れた第２主電極及び各別の選択信号に結合された制御電
    極を有するスイッチングトランジスタを具えた選択回路
    と、 ・ディジタル入力信号に応答して選択信号を活性化する
    デコーダ回路と、を具えたディジタル−アナログ変換器
    において、更に、 ・ノード点で相互接続した抵抗素子の直列回路から成り
    、この直列回路の両端にバイアス電圧の接続端子を有す
    るバイアス分圧器にバイアス電圧の接続端子を有するバ
    イアス分圧器と、 ・各々入力端子、出力端子及び電源端子を有し、入力信
    号レベルを電源端子に接続された電圧に応じた異なる出
    力信号レベルにシフトさせる複数のシフト段を具え、そ
    れらの入力端子を前記各別の選択信号にそれぞれ接続し
    、それらの出力端子を各別の選択信号に対応するスイッ
    チングトランジスタの制御電極にそれぞれ接続し、それ
    らの電源端子を前記バイアス分圧器のノード点にそれぞ
    れ接続して成るレベルシフト回路と、を具えたことを特
    徴とするディジタル−アナログ変換器。
  2. 【請求項２】　　前記バイアス分圧器の抵抗直列回路は
    前記基準分圧器の抵抗直列回路と同数のノード点を有す
    ることを特徴とする請求項１記載のディジタル−アナロ
    グ変換器。
  3. 【請求項３】　　前記バアイス分圧器と前記基準分圧器
    の抵抗直列回路とを直列に接続したことを特徴とする請
    求項１又は２記載のディジタル−アナログ変換器。
  4. 【請求項４】　　各シフト段は第１及び第２主電極を当
    該シフト段の出力端子及び電源端子にそれぞれ接続し、
    制御電極を当該シフト段の入力端子に接続して成るトラ
    ンジスタを具えることを特徴とする請求項１〜３の何れ
    かに記載のディジタル−アナログ変換器。
  5. 【請求項５】　　各シフト段は論理入力端子が当該シフ
    ト段の入力端子に、論理出力端子が当該シフト段の出力
    端子に、電源端子が当該シフト段の電源端子に接続され
    た論理ゲート回路の形態であることを特徴とする請求項
    １〜３の何れかに記載のディジタル−アナログ変換器。
  6. 【請求項６】　　前記基準分圧器の抵抗直列回路のそれ
    ぞれ同数の順次の抵抗素子の直列回路部分をグループに
    して配置し、各グループ内のスイッチングトランジスタ
    の第２主電極をグループバスバーを経てアナログ出力端
    子に結合し、前記デコーダ回路はそれぞれ行選択信号及
    び列選択信号を活性化する行デコーダ及び列デコーダを
    含み、且つ前記論理ゲート回路には前記シフト段の別の
    入力端子に接続された別の論理入力端子を設け、各グル
    ープ内の論理ゲート回路の第１入力端子の全てを行選択
    信号の１つに接続し、それらの別の入力端子を各別の列
    選択信号に接続したことを特徴とする請求項５記載のデ
    ィジタル−アナログ変換器。
  7. 【請求項７】　　前記直列回路部分と並列に並列抵抗素
    子を配置したことを特徴とする請求項６記載のディジタ
    ル−アナログ変換器。
  8. 【請求項８】　　前記グループバスバーはそのグループ
    と関連する行選択信号の活性化に応答してグループスイ
    ッチを経てアナログ出力端子に接続されるようにしたこ
    とを特徴とする請求項６又は７記載のディジタル−アナ
    ログ変換器。
  9. 【請求項９】　　各グループはそのグループバスバーを
    当該グループと関連する行選択信号が不活性の間固定電
    位点に接続するホールドスイッチを更に具えることを特
    徴とする請求項８記載のディジタル−アナログ変換器。
  10. 【請求項１０】　　前記固定電位点は当該グループの抵
    抗直列回路部分の最も中心にあるノード点であることを
    特徴とする請求項９記載のディジタル−アナログ変換器
    。
  11. 【請求項１１】　　前記グループバスバーをノード点で
    相互接続した抵抗素子のアレーとして設計し、そのグル
    ープのスイッチングトランジスタの第２主電極をこれら
    ノード点に接続したことを特徴とする請求項６〜１０の
    何れかに記載のディジタル−アナログ変換器。
  12. 【請求項１２】　　スイッチングトランジスタの基板端
    子を基準分圧器のノード点に接続したことを特徴とする
    請求項１〜１１の何れかに記載のディジタルアナログ変
    換器。
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