JP2000228631A - 電流モードｄ／ａ変換器 - Google Patents
電流モードｄ／ａ変換器Info
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Abstract
(57)【要約】
【課題】 高解像度で高速の電流モードＤ／Ａ変換器を
提供する。 【目的】 本発明は、（１）デジタルデコーダ回路３
と、複数の抵抗５と、該デジタルデコーダ回路３により
オンオフされる複数のスイッチを含んでなる抵抗型Ｄ／
Ａ変換回路２と、この抵抗型Ｄ／Ａ変換回路２からの電
圧出力を受けて電流出力を与える線形性の高いトランス
コンダクタ４とを含んでなる電流モードＤ／Ａ変換器
と、（２）逆極性に接続されたトランスコンダクタンス
の異なる第１トランジスタ差動ペアと第２トランジスタ
差動ペアと第１と第２それぞれのトランジスタ差動ペア
に結合した電流源とを含み、入力信号電圧に比例するが
異なる信号電圧を第２トランジスタ差動ペアに第１トラ
ンジスタ差動ペアに加えることを特徴とするトランスコ
ンダクタとを提供する。
提供する。 【目的】 本発明は、（１）デジタルデコーダ回路３
と、複数の抵抗５と、該デジタルデコーダ回路３により
オンオフされる複数のスイッチを含んでなる抵抗型Ｄ／
Ａ変換回路２と、この抵抗型Ｄ／Ａ変換回路２からの電
圧出力を受けて電流出力を与える線形性の高いトランス
コンダクタ４とを含んでなる電流モードＤ／Ａ変換器
と、（２）逆極性に接続されたトランスコンダクタンス
の異なる第１トランジスタ差動ペアと第２トランジスタ
差動ペアと第１と第２それぞれのトランジスタ差動ペア
に結合した電流源とを含み、入力信号電圧に比例するが
異なる信号電圧を第２トランジスタ差動ペアに第１トラ
ンジスタ差動ペアに加えることを特徴とするトランスコ
ンダクタとを提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル信号をア
ナログ信号に変換する高解像度で高速の電流モードＤ／
Ａ変換器（ＤＡＣ）に関する。
ナログ信号に変換する高解像度で高速の電流モードＤ／
Ａ変換器（ＤＡＣ）に関する。
【０００２】
【従来の技術】現存する電流モード高速Ｄ／Ａ変換器
（ＤＡＣ）は、バイナリスイッチ型、セグメント型、バ
イナリスイッチ型とセグメント型を組み合わせたものが
知られている。バイナリスイッチ型のＤＡＣは、単位電
流セルを数多く含んでいる。それぞれ個々の電流源とし
て機能するこれらの単位電流セルは、ｎビットのデジタ
ル信号を処理するものでは、１，２，４，８，．．．２
n-1個のグループに分けられており、各グループごとに
同時にオン、オフされる。出力電流は、通常５０または
７５オームの小さな抵抗器に供給されて、対応する出力
電圧が生成される。図６はこのようなデジタルアナログ
変換器を単純化して示したダイアグラムである。
（ＤＡＣ）は、バイナリスイッチ型、セグメント型、バ
イナリスイッチ型とセグメント型を組み合わせたものが
知られている。バイナリスイッチ型のＤＡＣは、単位電
流セルを数多く含んでいる。それぞれ個々の電流源とし
て機能するこれらの単位電流セルは、ｎビットのデジタ
ル信号を処理するものでは、１，２，４，８，．．．２
n-1個のグループに分けられており、各グループごとに
同時にオン、オフされる。出力電流は、通常５０または
７５オームの小さな抵抗器に供給されて、対応する出力
電圧が生成される。図６はこのようなデジタルアナログ
変換器を単純化して示したダイアグラムである。
【０００３】図６において、第１グループ１０１は１個
の電流セルからなり、第２グループ１０２は２個、第３
グループ１０３は４個というふうに、各グループの電流
セルの数は、２の累乗に増えて行く。スイッチＳ1，Ｓ
2，Ｓ3，．．．は、対応する電流セルのグループからの
電流を出力へと流す。スイッチＳ1’，Ｓ2’，Ｓ
3’，．．．は、それぞれ同じグループをグランドに接
続し、通常の稼働状態に戻るのに時間のかかるような状
態に陥らないようにしている。スイッチも、電流セルの
グループに対応して、スイッチペアを含むグループ１１
１，１１２，１１３などに分けられている。Ｓ1がオン
であれば、ＬＳＢ（最小有意ビット）は１であり、Ｓ2
がオンであれば２番目のＬＳＢが１であり、Ｓ３がオン
であれば３番目のＬＳＢが１である。同様にして、Ｓn
がオンであればＭＳＢ（最大有意ビット）は１であり、
Ｓn-1がオンであれば、２番目のＭＳＢが１となる。
の電流セルからなり、第２グループ１０２は２個、第３
グループ１０３は４個というふうに、各グループの電流
セルの数は、２の累乗に増えて行く。スイッチＳ1，Ｓ
2，Ｓ3，．．．は、対応する電流セルのグループからの
電流を出力へと流す。スイッチＳ1’，Ｓ2’，Ｓ
3’，．．．は、それぞれ同じグループをグランドに接
続し、通常の稼働状態に戻るのに時間のかかるような状
態に陥らないようにしている。スイッチも、電流セルの
グループに対応して、スイッチペアを含むグループ１１
１，１１２，１１３などに分けられている。Ｓ1がオン
であれば、ＬＳＢ（最小有意ビット）は１であり、Ｓ2
がオンであれば２番目のＬＳＢが１であり、Ｓ３がオン
であれば３番目のＬＳＢが１である。同様にして、Ｓn
がオンであればＭＳＢ（最大有意ビット）は１であり、
Ｓn-1がオンであれば、２番目のＭＳＢが１となる。
【０００４】このような電流モードＤＡＣは、マッチン
グが難しいという欠点がある。１０ビットのＤＡＣを考
えると、１０２３個の単位電流セルが必要となる。実際
上、それぞれのグループは、電流「ステアリング(steer
ing)」セルと呼ばれる差動ペアとして見ることができ
る。
グが難しいという欠点がある。１０ビットのＤＡＣを考
えると、１０２３個の単位電流セルが必要となる。実際
上、それぞれのグループは、電流「ステアリング(steer
ing)」セルと呼ばれる差動ペアとして見ることができ
る。
【０００５】このようなＤＡＣの利点は、論理回路の構
成が非常に単純であることである。しかし、欠点とし
て、スイッチングの際の雑音信号であるグリッチが大き
くなり、電流セルのミスマッチによる非線形性が大きい
ことがある。このような方式は、「バイナリスイッチ型
(binary switched)」電流モードＤＡＣと呼ばれる。
成が非常に単純であることである。しかし、欠点とし
て、スイッチングの際の雑音信号であるグリッチが大き
くなり、電流セルのミスマッチによる非線形性が大きい
ことがある。このような方式は、「バイナリスイッチ型
(binary switched)」電流モードＤＡＣと呼ばれる。
【０００６】その他、「セグメント型(segmented)」電
流モードＤＡＣと呼ばれる回路が知られている。この方
式の利点はグリッチ出力が相当程度低くなり、線形性が
かなり改善されることにある。この回路も多くの単位電
流セルからなっているが、これらの単位電流セル１２１
は、電流源と２個のスイッチとを組み合わせてなる。図
７に示された回路一つが、一つのデジタル信号に対応し
ており、図示の回路は一つのデジタル信号に直接対応す
ることとなるＬＳＢのための回路であると考えることが
できる。このようなセグメント化された電流モードＤＡ
Ｃにおいては、グループとしてではなく、ひとつずつの
単位電流セル１２１がオンオフされる。入力されたｎビ
ットのデータ信号を、論理回路により２n−１個のデジ
タル信号に変換する。この変換の結果生成された個々の
デジタル信号により、単位電流セルがオンオフされる。
このｎビットの信号を２n−１個の信号に変換するデコ
ーダ論理回路は、非常に大きなハードウエア面積を占め
ざるを得ず、電力消費量も大きなものとなる。
流モードＤＡＣと呼ばれる回路が知られている。この方
式の利点はグリッチ出力が相当程度低くなり、線形性が
かなり改善されることにある。この回路も多くの単位電
流セルからなっているが、これらの単位電流セル１２１
は、電流源と２個のスイッチとを組み合わせてなる。図
７に示された回路一つが、一つのデジタル信号に対応し
ており、図示の回路は一つのデジタル信号に直接対応す
ることとなるＬＳＢのための回路であると考えることが
できる。このようなセグメント化された電流モードＤＡ
Ｃにおいては、グループとしてではなく、ひとつずつの
単位電流セル１２１がオンオフされる。入力されたｎビ
ットのデータ信号を、論理回路により２n−１個のデジ
タル信号に変換する。この変換の結果生成された個々の
デジタル信号により、単位電流セルがオンオフされる。
このｎビットの信号を２n−１個の信号に変換するデコ
ーダ論理回路は、非常に大きなハードウエア面積を占め
ざるを得ず、電力消費量も大きなものとなる。
【０００７】
【発明が解決しようとする課題】したがって、ｎの値が
大きい高解像度のＤＡＣにおいては、通常、上記のバイ
ナリスイッチ型タイプとセグメント型の回路を組み合わ
せて使用して、必要とされるハードウエアを小さくして
いる。しかし、その結果、特に高速高解像度のＤＡＣに
おいては、信号のグリッチと非線形性が大きくなってし
まう。さらに、単位電流セルの数が大きいので、回路の
レイアウトは複雑になり、大きな面積が必要とされる問
題があった。
大きい高解像度のＤＡＣにおいては、通常、上記のバイ
ナリスイッチ型タイプとセグメント型の回路を組み合わ
せて使用して、必要とされるハードウエアを小さくして
いる。しかし、その結果、特に高速高解像度のＤＡＣに
おいては、信号のグリッチと非線形性が大きくなってし
まう。さらに、単位電流セルの数が大きいので、回路の
レイアウトは複雑になり、大きな面積が必要とされる問
題があった。
【０００８】このような従来技術の問題点の原因は、主
に、電流セルを非連続的にオンオフすることにあったと
いえる。換言すれば、従来の電流モードＤＡＣにおいて
は、電流セルの電流が、１００％出力か、あるいは１０
０％グランドに流される点に問題があった。そのため、
電流セルあるいは電流セル中の差動ペアは、非常に大き
な信号をその入力において受け、差動ペアの「共通ソー
ス」点において、大きな電流変動にさらされることとな
り、これが非線形性とグリッチが大きくなる理由となっ
ていた。
に、電流セルを非連続的にオンオフすることにあったと
いえる。換言すれば、従来の電流モードＤＡＣにおいて
は、電流セルの電流が、１００％出力か、あるいは１０
０％グランドに流される点に問題があった。そのため、
電流セルあるいは電流セル中の差動ペアは、非常に大き
な信号をその入力において受け、差動ペアの「共通ソー
ス」点において、大きな電流変動にさらされることとな
り、これが非線形性とグリッチが大きくなる理由となっ
ていた。
【０００９】本発明は、上記のような問題を解決するた
めの新たな回路構成を提供することを目的とする。
めの新たな回路構成を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、デジタルデコ
ーダ回路を含む抵抗型ＤＡＣ回路と非常に線形性の高い
トランスコンダクタとを組み合わせて構成された高速電
流モードＤＡＣを提供する。
ーダ回路を含む抵抗型ＤＡＣ回路と非常に線形性の高い
トランスコンダクタとを組み合わせて構成された高速電
流モードＤＡＣを提供する。
【００１１】本発明の電流モードＤＡＣにおいては、差
動ペアあるいはトランスコンダクタを完全にオンまたは
オフにしない。すなわち、本発明は、トランスコンダク
タにおけるオンとオフの中間的な状態を積極的に利用す
るものである。個々の差動ペアは、全入力範囲にわたっ
て、最もオンな状態から、最もオフな状態へと、段階的
に移行してゆく。この意味で、本発明の電流モードＤＡ
Ｃは、アナログ的なアプローチを採用するものである。
また、各スイッチに入力される電圧の変動が比較的低
い。したがって、問題となるグリッチを減らすことが出
来る。また、本発明は、線形性のきわめて高いトランス
コンダクタを提供する。このトランスコンダクタは、必
ずしも線形性が高くない差動ペアを２つ使用して、高い
線形性を得るものである。
動ペアあるいはトランスコンダクタを完全にオンまたは
オフにしない。すなわち、本発明は、トランスコンダク
タにおけるオンとオフの中間的な状態を積極的に利用す
るものである。個々の差動ペアは、全入力範囲にわたっ
て、最もオンな状態から、最もオフな状態へと、段階的
に移行してゆく。この意味で、本発明の電流モードＤＡ
Ｃは、アナログ的なアプローチを採用するものである。
また、各スイッチに入力される電圧の変動が比較的低
い。したがって、問題となるグリッチを減らすことが出
来る。また、本発明は、線形性のきわめて高いトランス
コンダクタを提供する。このトランスコンダクタは、必
ずしも線形性が高くない差動ペアを２つ使用して、高い
線形性を得るものである。
【００１２】より具体的に、本発明は、（１）デジタル
入力信号を受けるデジタルデコーダ回路と、該デジタル
デコーダ回路からの出力に応じてオンまたはオフされる
複数のスイッチと、複数の直列に接続された抵抗であっ
て、そのそれぞれのノードが該抵抗型Ｄ／Ａ変換回路の
出力に該スイッチを介して接続されている抵抗とを含む
抵抗型Ｄ／Ａ変換回路と、該抵抗型Ｄ／Ａ変換回路から
の電圧出力を受けて電流出力を与える線形性の高いトラ
ンスコンダクタとを含んでなる電流モードＤ／Ａ変換器
と、（２）出力ノードで結合され、入力電圧の極性が下
記ペアの相互間で反転しており、異なるトランスコンダ
クタンス値を有する第１のＭＯＳトランジスタ作動ペア
と第２のＭＯＳトランジスタ作動ペアと、第１と第２の
トランジスタ作動ペアのそれぞれに接続している異なる
電流源とを含んでなり、第１と第２の上記ペアに印加さ
れる信号電圧がトランスコンダクタへの信号電圧入力に
比例しているが異なる値を有する結合型ＭＯＳトランス
コンダクタと、（３）そのようなトランスコンダクタを
利用した（１）の電流モードＤ／Ａ変換器を提供する。
入力信号を受けるデジタルデコーダ回路と、該デジタル
デコーダ回路からの出力に応じてオンまたはオフされる
複数のスイッチと、複数の直列に接続された抵抗であっ
て、そのそれぞれのノードが該抵抗型Ｄ／Ａ変換回路の
出力に該スイッチを介して接続されている抵抗とを含む
抵抗型Ｄ／Ａ変換回路と、該抵抗型Ｄ／Ａ変換回路から
の電圧出力を受けて電流出力を与える線形性の高いトラ
ンスコンダクタとを含んでなる電流モードＤ／Ａ変換器
と、（２）出力ノードで結合され、入力電圧の極性が下
記ペアの相互間で反転しており、異なるトランスコンダ
クタンス値を有する第１のＭＯＳトランジスタ作動ペア
と第２のＭＯＳトランジスタ作動ペアと、第１と第２の
トランジスタ作動ペアのそれぞれに接続している異なる
電流源とを含んでなり、第１と第２の上記ペアに印加さ
れる信号電圧がトランスコンダクタへの信号電圧入力に
比例しているが異なる値を有する結合型ＭＯＳトランス
コンダクタと、（３）そのようなトランスコンダクタを
利用した（１）の電流モードＤ／Ａ変換器を提供する。
【００１３】このようなトランスコンダクタは、バイポ
ーラまたはＣＭＯＳの技術を用いて作製することができ
るが、実際的には、ＭＯＳトランジスタを好適に使用す
ることができる。第１の作動トランジスタペアは、第２
の作動ペアと同じ特性値を有する作動ペアを複数組み合
わせて形成することができる。第１の作動ペアを第２の
作動ペアと同じ特性値を有する作動ペアを複数用いて形
成し、それらのペアを並列に接続するとき、回路のマッ
チングが向上し、誤差が小さいものとなる。
ーラまたはＣＭＯＳの技術を用いて作製することができ
るが、実際的には、ＭＯＳトランジスタを好適に使用す
ることができる。第１の作動トランジスタペアは、第２
の作動ペアと同じ特性値を有する作動ペアを複数組み合
わせて形成することができる。第１の作動ペアを第２の
作動ペアと同じ特性値を有する作動ペアを複数用いて形
成し、それらのペアを並列に接続するとき、回路のマッ
チングが向上し、誤差が小さいものとなる。
【００１４】また、本発明の電流モードＤ／Ａ変換器に
は、１個の抵抗型Ｄ／Ａ変換回路と複数のトランスコン
ダクタが含まれていてよい。好ましくは、実際の入力デ
ジタルビット数より小さい単一の抵抗型Ｄ／Ａ変換回路
を用いることができる。このことは、例えば１２ビット
のデジタル信号に対し、単一の７ビットの抵抗型Ｄ／Ａ
変換回路の異なる部分を用いることにより可能となる。
は、１個の抵抗型Ｄ／Ａ変換回路と複数のトランスコン
ダクタが含まれていてよい。好ましくは、実際の入力デ
ジタルビット数より小さい単一の抵抗型Ｄ／Ａ変換回路
を用いることができる。このことは、例えば１２ビット
のデジタル信号に対し、単一の７ビットの抵抗型Ｄ／Ａ
変換回路の異なる部分を用いることにより可能となる。
【００１５】さらに、本発明の電流モードＤ／Ａ変換器
には、複数の抵抗型Ｄ／Ａ変換回路と複数のトランスコ
ンダクタを含めることができる。これらの抵抗型Ｄ／Ａ
変換回路とトランスコンダクタは複数の対を形成し、こ
れらの対のそれぞれがｎビットのデジタル信号入力に含
まれる複数のビットについてＤ／Ａ変換を実施する。例
えば、１０ビット入力は二つに分割して、５ビットが各
対により処理されるようにすることができ、１２ビット
入力は三分割して、４ビットが各対により処理されるよ
うにすることができ、１５ビット入力を三分割して、５
ビットを各対により処理するようにすることができるな
ど、色々な組み合わせが考えられる。
には、複数の抵抗型Ｄ／Ａ変換回路と複数のトランスコ
ンダクタを含めることができる。これらの抵抗型Ｄ／Ａ
変換回路とトランスコンダクタは複数の対を形成し、こ
れらの対のそれぞれがｎビットのデジタル信号入力に含
まれる複数のビットについてＤ／Ａ変換を実施する。例
えば、１０ビット入力は二つに分割して、５ビットが各
対により処理されるようにすることができ、１２ビット
入力は三分割して、４ビットが各対により処理されるよ
うにすることができ、１５ビット入力を三分割して、５
ビットを各対により処理するようにすることができるな
ど、色々な組み合わせが考えられる。
【００１６】上記のトランスコンダクタにおいては、第
１トランジスタ差動ペアのコンダクタンスと第２トラン
ジスタ差動ペアのコンダクタンスの比を実質的に８：１
とし、第１トランジスタ差動ペアと第２トランジスタ差
動ペアに入力される信号電圧の比を実質的に１：２とす
ることができる。このとき、第１差動ペアに接続する電
流源を第２差動ペアに接続する電流源の８倍のものにす
ることができる。好ましくは、上記トランスコンダクタ
において第１作動ペアを第二作動ペアにおいて用いたト
ランジスタと同じ特性を有するトランジスタを用いて構
成することができるのと同じように、第１ペアの電流源
は、第２トランジスタ作動ペアの電流源とそれぞれ同じ
特性を有し、互いに並列に接続された電流源を８個用い
ることができる。ここでも、このように同一の単位トラ
ンジスタを用いて異なる容量の電流源を形成することに
より、マッチングが容易となる。
１トランジスタ差動ペアのコンダクタンスと第２トラン
ジスタ差動ペアのコンダクタンスの比を実質的に８：１
とし、第１トランジスタ差動ペアと第２トランジスタ差
動ペアに入力される信号電圧の比を実質的に１：２とす
ることができる。このとき、第１差動ペアに接続する電
流源を第２差動ペアに接続する電流源の８倍のものにす
ることができる。好ましくは、上記トランスコンダクタ
において第１作動ペアを第二作動ペアにおいて用いたト
ランジスタと同じ特性を有するトランジスタを用いて構
成することができるのと同じように、第１ペアの電流源
は、第２トランジスタ作動ペアの電流源とそれぞれ同じ
特性を有し、互いに並列に接続された電流源を８個用い
ることができる。ここでも、このように同一の単位トラ
ンジスタを用いて異なる容量の電流源を形成することに
より、マッチングが容易となる。
【００１７】
【発明を実施するための形態】図１に示すように、本発
明の電流モードＤＡＣ１の基本的な実施形態は、デジタ
ルデコーダ回路３を含む抵抗型ＤＡＣ回路２と、非常に
線形性の高いトランスコンダクタ４とを含んでなるもの
である。ｎビットのデジタル信号が左から入力される
と、ｎビットデジタルデコーダ回路３は、２n個のスイ
ッチのいずれか一つを入力信号に対応して選択する。こ
こで用いられるデジタルデコーダ回路３は、一般によく
知られているものであるので、ここでは説明を省略す
る。２n個のスイッチのどれかがはいると、２n個の直列
に接続された同一の抵抗値の抵抗５により、Ｖref +−Ｖ
ref -からＶref -−Ｖref +の範囲の２n個の電圧値のいず
れかに応じた出力電圧が抵抗型ＤＡＣ回路２から出力さ
れる。これを、後述する非常に線形性の高いトランスコ
ンダクタ４により電流出力に変換する。図１において
は、省略して、スイッチを４個と抵抗を４個のみ示した
が、本来は、上述の個数のスイッチと抵抗が含まれてい
ることはいうまでもない。
明の電流モードＤＡＣ１の基本的な実施形態は、デジタ
ルデコーダ回路３を含む抵抗型ＤＡＣ回路２と、非常に
線形性の高いトランスコンダクタ４とを含んでなるもの
である。ｎビットのデジタル信号が左から入力される
と、ｎビットデジタルデコーダ回路３は、２n個のスイ
ッチのいずれか一つを入力信号に対応して選択する。こ
こで用いられるデジタルデコーダ回路３は、一般によく
知られているものであるので、ここでは説明を省略す
る。２n個のスイッチのどれかがはいると、２n個の直列
に接続された同一の抵抗値の抵抗５により、Ｖref +−Ｖ
ref -からＶref -−Ｖref +の範囲の２n個の電圧値のいず
れかに応じた出力電圧が抵抗型ＤＡＣ回路２から出力さ
れる。これを、後述する非常に線形性の高いトランスコ
ンダクタ４により電流出力に変換する。図１において
は、省略して、スイッチを４個と抵抗を４個のみ示した
が、本来は、上述の個数のスイッチと抵抗が含まれてい
ることはいうまでもない。
【００１８】図２に、入力ビット数が比較的に大きい高
精度ＤＡＣの場合に好ましい本発明の実施形態を示す。
このＤＡＣは、線形性が非常に高いトランスコンダクタ
１１をｋ個有している。このトランスコンダクタ１１の
構成については後に詳述する。各トランスコンダクタ１
１は、アナログの入力電圧を差分電流へと、高い線形性
を持って変換することができるものである。この差分電
流（Ｉm+−Ｉm-）（ｍ＝１，・・・，ｋ）は、対応する
入力ビットの値に比例している。そして、このトランス
コンダクタの入力には、デジタル信号が入力されるデジ
タルデコーダ回路１２を含む抵抗器ＤＡＣ回路１３の出
力がスイッチを介して接続される。
精度ＤＡＣの場合に好ましい本発明の実施形態を示す。
このＤＡＣは、線形性が非常に高いトランスコンダクタ
１１をｋ個有している。このトランスコンダクタ１１の
構成については後に詳述する。各トランスコンダクタ１
１は、アナログの入力電圧を差分電流へと、高い線形性
を持って変換することができるものである。この差分電
流（Ｉm+−Ｉm-）（ｍ＝１，・・・，ｋ）は、対応する
入力ビットの値に比例している。そして、このトランス
コンダクタの入力には、デジタル信号が入力されるデジ
タルデコーダ回路１２を含む抵抗器ＤＡＣ回路１３の出
力がスイッチを介して接続される。
【００１９】もしトランスコンダクタが一つだけ使用さ
れたとすると、ｎビットのＤＡＣにおいて、デジタルデ
コーダは２×２n個のスイッチを制御するために２n個の
出力が必要となる。ｎが１０であるとすると、１０２４
個の信号と２０４８個のスイッチが必要となる。これ
は、ハードウエア量の点から現実的ではない。さらに大
きな問題は抵抗アレイの大きさである。例えば、ｎ＝１
０の場合、１０２４個の抵抗が必要となる。このように
抵抗アレイ中の抵抗の数が大きくなると、ハードウエア
量の問題を別にしても、線形性が決定的に悪化してしま
う。
れたとすると、ｎビットのＤＡＣにおいて、デジタルデ
コーダは２×２n個のスイッチを制御するために２n個の
出力が必要となる。ｎが１０であるとすると、１０２４
個の信号と２０４８個のスイッチが必要となる。これ
は、ハードウエア量の点から現実的ではない。さらに大
きな問題は抵抗アレイの大きさである。例えば、ｎ＝１
０の場合、１０２４個の抵抗が必要となる。このように
抵抗アレイ中の抵抗の数が大きくなると、ハードウエア
量の問題を別にしても、線形性が決定的に悪化してしま
う。
【００２０】そこで、ｎビットを複数のグループに適当
に分割して、各グループ毎に適当なトランスコンダクタ
と抵抗器ＤＡＣ回路の組み合わせを使用する。図２にお
いて、入力されるｎビットの信号に対して、ｎ＝ｎ1＋
ｎ2＋．．．＋ｎkである。
に分割して、各グループ毎に適当なトランスコンダクタ
と抵抗器ＤＡＣ回路の組み合わせを使用する。図２にお
いて、入力されるｎビットの信号に対して、ｎ＝ｎ1＋
ｎ2＋．．．＋ｎkである。
【００２１】本発明によれば、例えば１２ビットのＤＡ
Ｃについて、複数のトランスコンダクタを使用すること
ができる。図３に示す例では３個（ｋ＝３）のトランス
コンダクタ２１、２２、２３を用いる。この場合、個々
のトランスコンダクタは、４ビットのデータ信号を一つ
の差動信号へと変換することとなる。図３に示すよう
に、１２ビットの入力データ信号を４ビットの最大有意
ビット（ＭＳＢ）信号と、同じく４ビットの中間有意ビ
ット（ＭｉｄＢ）信号と、４ビットの最小有意ビット
（ＬＳＢ）信号とに分け、４ビットの信号をそれぞれ一
つのトランスコンダクタにより変換する。そのため、３
個の抵抗型ＤＡＣ回路２４，２５，２６のそれぞれにあ
る抵抗アレイの中の抵抗の数は１６に過ぎず、スイッチ
の数は１６に減少させることができる。
Ｃについて、複数のトランスコンダクタを使用すること
ができる。図３に示す例では３個（ｋ＝３）のトランス
コンダクタ２１、２２、２３を用いる。この場合、個々
のトランスコンダクタは、４ビットのデータ信号を一つ
の差動信号へと変換することとなる。図３に示すよう
に、１２ビットの入力データ信号を４ビットの最大有意
ビット（ＭＳＢ）信号と、同じく４ビットの中間有意ビ
ット（ＭｉｄＢ）信号と、４ビットの最小有意ビット
（ＬＳＢ）信号とに分け、４ビットの信号をそれぞれ一
つのトランスコンダクタにより変換する。そのため、３
個の抵抗型ＤＡＣ回路２４，２５，２６のそれぞれにあ
る抵抗アレイの中の抵抗の数は１６に過ぎず、スイッチ
の数は１６に減少させることができる。
【００２２】したがって、上述の出力差動電流△Ｉ1＝
Ｉ1 +−Ｉ1 -は、ここで、４つの最大有意ビットの値に比
例するものであり、次の４ビットの差動出力電圧は△Ｉ
2＝Ｉ2 +−Ｉ2 -となる。第３の４ビットについても同様
である。そして、以下に説明するように、このトランス
コンダクタは線形性が高いので、同じトランスコンダク
タを用いる４ビットごとのマッチングが保証される。実
際上、抵抗のマッチンクが線形性の限界となる。したが
って、上位のトランスコンダクタのビット数を増大させ
ることにより線形性が向上する。
Ｉ1 +−Ｉ1 -は、ここで、４つの最大有意ビットの値に比
例するものであり、次の４ビットの差動出力電圧は△Ｉ
2＝Ｉ2 +−Ｉ2 -となる。第３の４ビットについても同様
である。そして、以下に説明するように、このトランス
コンダクタは線形性が高いので、同じトランスコンダク
タを用いる４ビットごとのマッチングが保証される。実
際上、抵抗のマッチンクが線形性の限界となる。したが
って、上位のトランスコンダクタのビット数を増大させ
ることにより線形性が向上する。
【００２３】ここで、もしすべてのトランスコンダクタ
が同じトランスコンダクタンスを有していると（Ｇm1＝
Ｇm2＝Ｇm3）、２12個の抵抗型ＤＡＣ回路（デジタルデ
コーダ回路）が必要となるか、あるいは、各抵抗型ＤＡ
Ｃ回路の基準電圧であるＶre f +とＶref -が異なることと
なり、必要な精度でもってＶref +とＶref -を生成するこ
とが出来なくなる。
が同じトランスコンダクタンスを有していると（Ｇm1＝
Ｇm2＝Ｇm3）、２12個の抵抗型ＤＡＣ回路（デジタルデ
コーダ回路）が必要となるか、あるいは、各抵抗型ＤＡ
Ｃ回路の基準電圧であるＶre f +とＶref -が異なることと
なり、必要な精度でもってＶref +とＶref -を生成するこ
とが出来なくなる。
【００２４】例えば２4＝１６個の抵抗からなる比較的
大きな抵抗型ＤＡＣ回路をいくつか使用した場合でも、
２12＝４０９６個の抵抗からなる抵抗型ＤＡＣ回路を用
いることに比べれば、各回路中の抵抗数は極めて小さい
ものである。そこで、異なるＧm値を用いることとす
る。ここでは、例えば、Ｇm1＝４Ｇm2＝３２Ｇm3とす
る。もとより、トランスコンダクタの数、トランスコン
ダクタンスの比、デジタルデコーダ回路のサイズなど
は、すべて設計者が必要に応じて選択することができる
ものであるが、以下のような考察により、上記のＧm値
の選定が好ましいことが看取できる。全差動出力電流を
△Ｉとすると、△Ｉは次のように表される。
大きな抵抗型ＤＡＣ回路をいくつか使用した場合でも、
２12＝４０９６個の抵抗からなる抵抗型ＤＡＣ回路を用
いることに比べれば、各回路中の抵抗数は極めて小さい
ものである。そこで、異なるＧm値を用いることとす
る。ここでは、例えば、Ｇm1＝４Ｇm2＝３２Ｇm3とす
る。もとより、トランスコンダクタの数、トランスコン
ダクタンスの比、デジタルデコーダ回路のサイズなど
は、すべて設計者が必要に応じて選択することができる
ものであるが、以下のような考察により、上記のＧm値
の選定が好ましいことが看取できる。全差動出力電流を
△Ｉとすると、△Ｉは次のように表される。
【数１】 この式は、Ｇm1＝４Ｇm2＝３２Ｇm3という関係により、
【数２】 という形に簡略化することが出来る。これは、１２ビッ
トの電流モードＤＡＣについての厳密な式である。
トの電流モードＤＡＣについての厳密な式である。
【００２５】このような関係についてさらに考えると、
３個の４ビットの抵抗型ＤＡＣ回路は、入力の組み替え
が可能であるので、７ビットの抵抗型ＤＡＣ回路の異な
る部分を利用しているのと同じことになる。すなわち、
上記のようにＧm1＝３２Ｇm3で、最大最小のトランスコ
ンダクタンスの比が、３２（＝２5）対１であるので、
抵抗型ＤＡＣ回路の抵抗アレイの大きさは、４０９６個
から１２８（＝２7）個までに減らすことができる。こ
れは、７ビット抵抗型ＤＡＣ回路の１２８個の出力う
ち、抵抗列の中の中央の１６の隣り合う出力（タップ５
６〜７２）をＧm3のために用い、Ｇm2のために第６４番
目までの４個毎の抵抗列の中央部分の出力（タップ３２
〜９６）を用い、補助的ペアであるＧm1のためには１６
個の８個毎の出力（タップ１〜１２８）を用いることに
より実現することができる。このようにして抵抗型ＤＡ
Ｃをスケールして接続することができる。図３に示した
３個の抵抗型ＤＡＣ２４，２５，２６は、図４に示すよ
うに１個の抵抗型ＤＡＣ回路２７により置き換えること
ができる。
３個の４ビットの抵抗型ＤＡＣ回路は、入力の組み替え
が可能であるので、７ビットの抵抗型ＤＡＣ回路の異な
る部分を利用しているのと同じことになる。すなわち、
上記のようにＧm1＝３２Ｇm3で、最大最小のトランスコ
ンダクタンスの比が、３２（＝２5）対１であるので、
抵抗型ＤＡＣ回路の抵抗アレイの大きさは、４０９６個
から１２８（＝２7）個までに減らすことができる。こ
れは、７ビット抵抗型ＤＡＣ回路の１２８個の出力う
ち、抵抗列の中の中央の１６の隣り合う出力（タップ５
６〜７２）をＧm3のために用い、Ｇm2のために第６４番
目までの４個毎の抵抗列の中央部分の出力（タップ３２
〜９６）を用い、補助的ペアであるＧm1のためには１６
個の８個毎の出力（タップ１〜１２８）を用いることに
より実現することができる。このようにして抵抗型ＤＡ
Ｃをスケールして接続することができる。図３に示した
３個の抵抗型ＤＡＣ２４，２５，２６は、図４に示すよ
うに１個の抵抗型ＤＡＣ回路２７により置き換えること
ができる。
【００２６】この４０９６個の抵抗アレイというのは、
実際に用いられる回路としては、ほとんど実現不可能な
大きさであるが、このような大きな抵抗アレイに比べ
て、１２８個の抵抗アレイで済むのであれば、線形性と
マッチングも相当に改善される。スイッチやその他の論
理回路についても同様なことがいえる。
実際に用いられる回路としては、ほとんど実現不可能な
大きさであるが、このような大きな抵抗アレイに比べ
て、１２８個の抵抗アレイで済むのであれば、線形性と
マッチングも相当に改善される。スイッチやその他の論
理回路についても同様なことがいえる。
【００２７】より正確に言うと、以下に説明するように
二つの電圧（以下に説明する実施形態においては電圧比
が２であるもの）がトランスコンダクタにおいて使用さ
れるので、上記の７ビットは、トランスコンダクタにあ
る補助ペアが必要とするより大きな電圧（図５のＶB +と
ＶB -）のための１ビットを加えて８ビットであるべきで
あるが、トランスコンダクタンスがもっとも小さいトラ
ンスコンダクタについては、入力電圧を差動的に行うこ
とを省略しても（作動ペアの一方のみの電圧をすべての
ステップにおいて変動させても）支障がないことが分か
っているので、１ビットを省略して７ビット、１２８個
の抵抗を用いることができる。
二つの電圧（以下に説明する実施形態においては電圧比
が２であるもの）がトランスコンダクタにおいて使用さ
れるので、上記の７ビットは、トランスコンダクタにあ
る補助ペアが必要とするより大きな電圧（図５のＶB +と
ＶB -）のための１ビットを加えて８ビットであるべきで
あるが、トランスコンダクタンスがもっとも小さいトラ
ンスコンダクタについては、入力電圧を差動的に行うこ
とを省略しても（作動ペアの一方のみの電圧をすべての
ステップにおいて変動させても）支障がないことが分か
っているので、１ビットを省略して７ビット、１２８個
の抵抗を用いることができる。
【００２８】図４の実施例においては、１２８個の抵抗
器と（２×２×１６）×３＝１９２個のスイッチとを含
む単一の抵抗型ＤＡＣ回路２７と、３個のトランスコン
ダクタ２１，２２，２３とがある。
器と（２×２×１６）×３＝１９２個のスイッチとを含
む単一の抵抗型ＤＡＣ回路２７と、３個のトランスコン
ダクタ２１，２２，２３とがある。
【００２９】スイッチの数は、次のようにして計算する
ことができる。以下に述べる本発明のトランスコンダク
タにおいて、２個のトランスコンダクタ回路（線形性の
余り高くないものでよい）を組み合わせて高い線形性を
得ている。この２個のトランスコンダクタ回路は、主ト
ランスコンダクタ回路と補助トランスコンダクタ回路と
呼ばれる。差動的構成故にそれぞれのトランスコンダク
タ回路用に２個のスイッチが必要であり、結合した線形
トランスコンダクタ回路の一つ一つに２個のトランスコ
ンダクタがあり、各トランスコンダクタの片側毎に１６
個の状態がある（各トランスコンダクタへと抵抗型ＤＡ
Ｃから１６（２4）個の電圧端末が接続している）。し
たがって、各トランスコンダクタに６４個のスイッチが
必要であり、これが３個のトランスコンダクタのそれぞ
れについて必要であるので、３倍して、１９２個のスイ
ッチとなる。
ことができる。以下に述べる本発明のトランスコンダク
タにおいて、２個のトランスコンダクタ回路（線形性の
余り高くないものでよい）を組み合わせて高い線形性を
得ている。この２個のトランスコンダクタ回路は、主ト
ランスコンダクタ回路と補助トランスコンダクタ回路と
呼ばれる。差動的構成故にそれぞれのトランスコンダク
タ回路用に２個のスイッチが必要であり、結合した線形
トランスコンダクタ回路の一つ一つに２個のトランスコ
ンダクタがあり、各トランスコンダクタの片側毎に１６
個の状態がある（各トランスコンダクタへと抵抗型ＤＡ
Ｃから１６（２4）個の電圧端末が接続している）。し
たがって、各トランスコンダクタに６４個のスイッチが
必要であり、これが３個のトランスコンダクタのそれぞ
れについて必要であるので、３倍して、１９２個のスイ
ッチとなる。
【００３０】したがって、本発明のＤＡＣによれば、ハ
ードウエアの量を劇的に減少させることが出来、線形性
が高められ、必要とされる電力は小さくなり、応答速度
も向上する。トランスコンダクタが完全にオフになるこ
とは決してないので、信号に対して迅速に応答すること
が出来る。
ードウエアの量を劇的に減少させることが出来、線形性
が高められ、必要とされる電力は小さくなり、応答速度
も向上する。トランスコンダクタが完全にオフになるこ
とは決してないので、信号に対して迅速に応答すること
が出来る。
【００３１】上述のＧmの比や、抵抗の数、スイッチの
数などは、色々な条件のもと当業者が自由に選択でき、
またするべきものであり、上記の例示に限定されるもの
では全くない。ある入力ビット数が与えられたとき、そ
れに対応するトランスコンダクタの数、トランスコンダ
クタ比、その他の回路のパラメータは、種々の要素を考
慮に入れて設計者が回路の目的に合わせて任意に選択す
べきものである。
数などは、色々な条件のもと当業者が自由に選択でき、
またするべきものであり、上記の例示に限定されるもの
では全くない。ある入力ビット数が与えられたとき、そ
れに対応するトランスコンダクタの数、トランスコンダ
クタ比、その他の回路のパラメータは、種々の要素を考
慮に入れて設計者が回路の目的に合わせて任意に選択す
べきものである。
【００３２】次に、本発明による線形性の高いトランス
コンダクタについて説明する。従来の方法により線形の
ＣＭＯＳトランスコンダクタを作り出すことは困難であ
り、複雑である。また、そのようなトランスコンダクタ
はフィードバックを用いるので、応答が遅くなりがちで
ある。
コンダクタについて説明する。従来の方法により線形の
ＣＭＯＳトランスコンダクタを作り出すことは困難であ
り、複雑である。また、そのようなトランスコンダクタ
はフィードバックを用いるので、応答が遅くなりがちで
ある。
【００３３】これに対し、本発明のトランスコンダクタ
は線形の動作をするべく単純な数学的概念に基づいて設
計されている。これは、抵抗器回路を用いて実施するこ
とが出来る。例えば、第１のペア（主ペアあるいは主ト
ランスコンダクタ回路）に△Ｖinが入力されるとき、第
２のペア（補助ペアあるいは補助トランスコンダクタ回
路）には２△Ｖinの差動電圧が入力されるようにするこ
とができる。この丁度２という比は、上述の抵抗型ＤＡ
Ｃ回路に僅かな改変を加えて公知の方式で簡単に生み出
すことが出来る。すなわち、これは、デジタルデコーダ
からの出力を二組の異なるスイッチに、つまり一つのス
イッチの組は抵抗型ＤＡＣ回路の隣り合う抵抗のタップ
に接続されており、別の組は抵抗型ＤＡＣ回路の一つお
きのタップに接続されているようにし、それらの二組に
デジタルデコーダからの出力を加えることにより容易に
達成することができる。このような抵抗型ＤＡＣ回路
は、２×２n個の抵抗を必要とする点に留意されたい。
この比率は任意であり、３，４などの整数値を採用する
こともできるが、もっとも単純な２という数は、入力電
圧を分割する抵抗回路の回路構成を単純化する上で効果
があり、好ましい。
は線形の動作をするべく単純な数学的概念に基づいて設
計されている。これは、抵抗器回路を用いて実施するこ
とが出来る。例えば、第１のペア（主ペアあるいは主ト
ランスコンダクタ回路）に△Ｖinが入力されるとき、第
２のペア（補助ペアあるいは補助トランスコンダクタ回
路）には２△Ｖinの差動電圧が入力されるようにするこ
とができる。この丁度２という比は、上述の抵抗型ＤＡ
Ｃ回路に僅かな改変を加えて公知の方式で簡単に生み出
すことが出来る。すなわち、これは、デジタルデコーダ
からの出力を二組の異なるスイッチに、つまり一つのス
イッチの組は抵抗型ＤＡＣ回路の隣り合う抵抗のタップ
に接続されており、別の組は抵抗型ＤＡＣ回路の一つお
きのタップに接続されているようにし、それらの二組に
デジタルデコーダからの出力を加えることにより容易に
達成することができる。このような抵抗型ＤＡＣ回路
は、２×２n個の抵抗を必要とする点に留意されたい。
この比率は任意であり、３，４などの整数値を採用する
こともできるが、もっとも単純な２という数は、入力電
圧を分割する抵抗回路の回路構成を単純化する上で効果
があり、好ましい。
【００３４】本発明のトランスコンダクタの構成例を図
５に示す。この図においては、上述のように２つのトラ
ンスコンダクタ回路に加えられる電圧の比は２になって
おり、常に２（ＶA +−ＶA -）＝ＶB +−ＶB -である（ここ
で、ＶA +とＶA -は主トランスコンダクタ回路用であり、
ＶB +とＶB -は補助トランスコンダクタ回路用である）。
図５においてまず注目すべきであるのは、２個の差動ペ
ア３１、３２が逆極性に接続されていることである。例
えば、第１の差動ペア３１において、ＶA -が入力してい
る側のトランジスタ３５のドレインは、ＶB +という極性
が反対の電圧が加えられているトランジスタ３６のドレ
インに接続されている。トランジスタ３７と３８の間で
も同様である。
５に示す。この図においては、上述のように２つのトラ
ンスコンダクタ回路に加えられる電圧の比は２になって
おり、常に２（ＶA +−ＶA -）＝ＶB +−ＶB -である（ここ
で、ＶA +とＶA -は主トランスコンダクタ回路用であり、
ＶB +とＶB -は補助トランスコンダクタ回路用である）。
図５においてまず注目すべきであるのは、２個の差動ペ
ア３１、３２が逆極性に接続されていることである。例
えば、第１の差動ペア３１において、ＶA -が入力してい
る側のトランジスタ３５のドレインは、ＶB +という極性
が反対の電圧が加えられているトランジスタ３６のドレ
インに接続されている。トランジスタ３７と３８の間で
も同様である。
【００３５】また、トランスコンダクタ回路３１と３２
との間でのトランスコンダクタンスの比は、８（Ｗ／
Ｌ）とＷ／Ｌまたは８：１である。ここで、Ｗはトラン
ジスターのチャンネル幅、Ｌはチャンネル長であり、し
きい電圧Ｖｔとゲート面積あたりのキャパシタンス
Ｃox、荷電移動度ｕが一定であるとき、Ｇm＝（１／
２）ｕＣox（Ｗ／Ｌ）となるものである。これに対応し
て、第１差動ペアに接続されている電流源の大きさは第
２作動ペアに接続されている電流源の大きさに対する比
で、トランスコンダクタンスの比と同様に、８：１にな
っている。ＭＯＳ回路技術を用いて実際の回路を作成す
る際には、主トランスコンダクタ回路３１は、Ｗ／Ｌの
大きさの８個のトランスコンダクタ回路を並列に接続し
て実現することが好ましい。このトランスコンダクタン
ス比の選定は、次のようにすることができる。
との間でのトランスコンダクタンスの比は、８（Ｗ／
Ｌ）とＷ／Ｌまたは８：１である。ここで、Ｗはトラン
ジスターのチャンネル幅、Ｌはチャンネル長であり、し
きい電圧Ｖｔとゲート面積あたりのキャパシタンス
Ｃox、荷電移動度ｕが一定であるとき、Ｇm＝（１／
２）ｕＣox（Ｗ／Ｌ）となるものである。これに対応し
て、第１差動ペアに接続されている電流源の大きさは第
２作動ペアに接続されている電流源の大きさに対する比
で、トランスコンダクタンスの比と同様に、８：１にな
っている。ＭＯＳ回路技術を用いて実際の回路を作成す
る際には、主トランスコンダクタ回路３１は、Ｗ／Ｌの
大きさの８個のトランスコンダクタ回路を並列に接続し
て実現することが好ましい。このトランスコンダクタン
ス比の選定は、次のようにすることができる。
【００３６】一般に、大信号用の差動トランスコンダク
タンスを△Ｖについて多項式展開すると、本発明のトラ
ンスコンダクタ回路は△Ｖについて差動的に作動するの
で、△Ｖの奇数乗の項は必要がない。
タンスを△Ｖについて多項式展開すると、本発明のトラ
ンスコンダクタ回路は△Ｖについて差動的に作動するの
で、△Ｖの奇数乗の項は必要がない。
【００３７】したがって、 Ｇm＝ｇm0（１＋ａ3△Ｖ2＋ａ5△Ｖ4＋・・・） となる。ｇm0は定数であり小信号時のトランスコンダク
タンスを示す。ここで、あるトランスコンダクタについ
て、 △Ｉout total＝Ｇm p△Ｖ−２Ｇm n△Ｖ である。これは、上述のように第１の差動ペアに△Ｖin
の入力があったとき第２の差動ペアには２△Ｖinの電圧
がかかるように抵抗器ＤＡＣが構成されており、図５に
示すように、第１の差動ペアと第２の差動ペアは逆極性
に接続されているので、各ペアを流れる電流の差が合計
の電圧となる。
タンスを示す。ここで、あるトランスコンダクタについ
て、 △Ｉout total＝Ｇm p△Ｖ−２Ｇm n△Ｖ である。これは、上述のように第１の差動ペアに△Ｖin
の入力があったとき第２の差動ペアには２△Ｖinの電圧
がかかるように抵抗器ＤＡＣが構成されており、図５に
示すように、第１の差動ペアと第２の差動ペアは逆極性
に接続されているので、各ペアを流れる電流の差が合計
の電圧となる。
【００３８】したがって、Ｇm totalは、 Ｇm total＝Ｇm p−２Ｇm n となる。ここで第１の差動ペアのトランスコンダクタン
スをＧm pで表し、第２の差動ペアのトランスコンダクタ
ンスをＧm nで表した。言い換えれば、上付のｐは第１差
動ペア、上付のｎは第２差動ペアを表す。
スをＧm pで表し、第２の差動ペアのトランスコンダクタ
ンスをＧm nで表した。言い換えれば、上付のｐは第１差
動ペア、上付のｎは第２差動ペアを表す。
【００３９】ここで、さらに、 ｇm0 p＝８ｇm0 n あるいは、 ｇm0 n＝ｇm0 p／８ とすると、
【数３】 および
【数４】 となる。ΔＶから独立しており定数である項に到達し
た。ａ3を含む項は互いにキャンセルし、ａ5は通常非常
に小さいので、ａ5，ａ7などを含む項は無視することが
できる。したがって、上式における近似はよいものであ
る。全体としてのＧmはｇm0 pの３／４に減っているが、
これは線形性を得るために効率が若干犠牲にされたこと
を意味する。ここで分かるのは、３次調波の影響は完全
に打ち消されることである。そして、３次調波よりはる
かに小さい５次調波は実用的に無視することができる。
したがって、Ｇm p／Ｇm n＝８という単純な比から、入力
信号が大きいときであっても非常に線形性の高いトラン
スコンダクタとして働く回路を作ることができる。も
し、５次調波についても打ち消し合うようにする必要が
あるときには、ここでは２に固定した第１差動ペアの入
力電圧と第２差動ペアの入力電圧の比と、８に設定した
ｇm pとｇm nの比とを、それぞれ変数として５次調波の項
がうち消されるような条件の下で方程式を解くと、これ
らの変数の値が求まる。そのような値を用いれば、５次
調波も消すことができ、さらに線形性が高まるが、回路
構成はより複雑になる。
た。ａ3を含む項は互いにキャンセルし、ａ5は通常非常
に小さいので、ａ5，ａ7などを含む項は無視することが
できる。したがって、上式における近似はよいものであ
る。全体としてのＧmはｇm0 pの３／４に減っているが、
これは線形性を得るために効率が若干犠牲にされたこと
を意味する。ここで分かるのは、３次調波の影響は完全
に打ち消されることである。そして、３次調波よりはる
かに小さい５次調波は実用的に無視することができる。
したがって、Ｇm p／Ｇm n＝８という単純な比から、入力
信号が大きいときであっても非常に線形性の高いトラン
スコンダクタとして働く回路を作ることができる。も
し、５次調波についても打ち消し合うようにする必要が
あるときには、ここでは２に固定した第１差動ペアの入
力電圧と第２差動ペアの入力電圧の比と、８に設定した
ｇm pとｇm nの比とを、それぞれ変数として５次調波の項
がうち消されるような条件の下で方程式を解くと、これ
らの変数の値が求まる。そのような値を用いれば、５次
調波も消すことができ、さらに線形性が高まるが、回路
構成はより複雑になる。
【００４０】本発明の一つの実施形態においては、これ
らのトランスコンダクタを差動ペアのユニット回路を用
いて構成することができる。これは、回路設計をより容
易にし、Ｇmの比のマッチングを正確にするための工夫
である。第２のトランスコンダクタ（Ｇm2）のために８
個（主トランスコンダクタ回路用）と１個（補助トラン
スコンダクタ回路用）のユニット回路を用い、第１のト
ランスコンダクタ（Ｇ m1）のために、３２個（主トラン
スコンダクタ回路用）と８個（補助トランスコンダクタ
回路用）のユニット回路を用い、そして、最も小さく、
ＬＳＢ（ここでは４ビット）に対応する第３のトランス
コンダクタ（Ｇm3）については、１個（主トランスコン
ダクタ回路用）と１／８個（補助トランスコンダクタ回
路用）のユニット回路を用いる。むろん、１／８個のユ
ニット回路は製造が単位ユニット回路より困難で、精度
が低くなりがちであるが、ＬＳＢに対応するものである
ので、実際上は特に問題とならない。しかし、これは、
単に回路の設計・製造上の工夫であるので、より高い精
度を求める場合や、その他の条件が整えば、どのような
数のユニット回路を用いても、またユニット回路を用い
なくても、所定のトランスコンダクタンス比さえ達成で
きればよいことはいうまでもない。
らのトランスコンダクタを差動ペアのユニット回路を用
いて構成することができる。これは、回路設計をより容
易にし、Ｇmの比のマッチングを正確にするための工夫
である。第２のトランスコンダクタ（Ｇm2）のために８
個（主トランスコンダクタ回路用）と１個（補助トラン
スコンダクタ回路用）のユニット回路を用い、第１のト
ランスコンダクタ（Ｇ m1）のために、３２個（主トラン
スコンダクタ回路用）と８個（補助トランスコンダクタ
回路用）のユニット回路を用い、そして、最も小さく、
ＬＳＢ（ここでは４ビット）に対応する第３のトランス
コンダクタ（Ｇm3）については、１個（主トランスコン
ダクタ回路用）と１／８個（補助トランスコンダクタ回
路用）のユニット回路を用いる。むろん、１／８個のユ
ニット回路は製造が単位ユニット回路より困難で、精度
が低くなりがちであるが、ＬＳＢに対応するものである
ので、実際上は特に問題とならない。しかし、これは、
単に回路の設計・製造上の工夫であるので、より高い精
度を求める場合や、その他の条件が整えば、どのような
数のユニット回路を用いても、またユニット回路を用い
なくても、所定のトランスコンダクタンス比さえ達成で
きればよいことはいうまでもない。
【００４１】
【実施例】０．６μｍのデジタルＣＭＯＳ技術を用い
て、上述の本発明の実施形態にかかる回路を実際に作成
した。入力ビット数は１２、この入力ビットを３つに分
けて、それぞれ３個の抵抗型ＤＡＣ回路とトランスコン
ダクタを用いた。本発明の回路に必要な面積は０．７２
ｍｍ2であり、駆動電圧は５Ｖ、消費電力は３５０ｍ
Ｗ、積分非線形性（ＩＮＬ）は±２ＬＳＢ、微分非線形
性（ＤＮＬ）は±１ＬＳＢであった。クロックレート４
００ＭＨｚでもデータスルーモードで作動した。最高
２．９ナノ秒の立上がり立下がり時間をもつ８チャンネ
ルのテクトロニクス２０３０パターンジェネレータを使
用し、４ビットのＬＳＢをグランドして測定した結果、
ＴＨＤは−５４ｄＢであり、８ビットのＤＡＣとしては
理想に近い結果であった。クロックは２チャンネルのテ
クトロニクス２０４０パターンジェネレータを使用し
た。
て、上述の本発明の実施形態にかかる回路を実際に作成
した。入力ビット数は１２、この入力ビットを３つに分
けて、それぞれ３個の抵抗型ＤＡＣ回路とトランスコン
ダクタを用いた。本発明の回路に必要な面積は０．７２
ｍｍ2であり、駆動電圧は５Ｖ、消費電力は３５０ｍ
Ｗ、積分非線形性（ＩＮＬ）は±２ＬＳＢ、微分非線形
性（ＤＮＬ）は±１ＬＳＢであった。クロックレート４
００ＭＨｚでもデータスルーモードで作動した。最高
２．９ナノ秒の立上がり立下がり時間をもつ８チャンネ
ルのテクトロニクス２０３０パターンジェネレータを使
用し、４ビットのＬＳＢをグランドして測定した結果、
ＴＨＤは−５４ｄＢであり、８ビットのＤＡＣとしては
理想に近い結果であった。クロックは２チャンネルのテ
クトロニクス２０４０パターンジェネレータを使用し
た。
【００４２】
【発明の効果】本発明によれば、高解像度で高速の電流
モードＤ／Ａ変換器が得られる。グリッチが小さく、精
度の高い電流モードＤ／Ａ変換器が得られる。
モードＤ／Ａ変換器が得られる。グリッチが小さく、精
度の高い電流モードＤ／Ａ変換器が得られる。
【図１】本発明の一実施形態による、電流モードＤ／Ａ
変換器を模式的に示す。
変換器を模式的に示す。
【図２】本発明の別の実施形態による、ｋ個の抵抗型Ｄ
ＡＣとトランスコンダクタを組み合わせた電流モードＤ
／Ａ変換器の回路構成を示す。
ＡＣとトランスコンダクタを組み合わせた電流モードＤ
／Ａ変換器の回路構成を示す。
【図３】本発明の一実施形態による、３個の抵抗型ＤＡ
Ｃ回路とトランスコンダクタを組み合わせた電流モード
Ｄ／Ａ変換器のブロックダイヤグラムである。
Ｃ回路とトランスコンダクタを組み合わせた電流モード
Ｄ／Ａ変換器のブロックダイヤグラムである。
【図４】本発明の別の実施形態による１個の抵抗型ＤＡ
Ｃ回路と３個のトランスコンダクタを組み合わせ電流モ
ードＤ／Ａ変換器のブロックダイヤグラムである。
Ｃ回路と３個のトランスコンダクタを組み合わせ電流モ
ードＤ／Ａ変換器のブロックダイヤグラムである。
【図５】本発明のトランスコンダクタの一実施形態を示
す回路図である。
す回路図である。
【図６】従来のバイナリ型Ｄ／Ａ変換器の原理を示す回
路図である。
路図である。
【図７】従来のセグメント型Ｄ／Ａ変換器の一ユニット
セルを示す回路図である。
セルを示す回路図である。
１ 電流モードＤ／Ａ変換器（電流モードＤＡＣ） ２ 抵抗型ＤＡＣ回路 ３ デジタルデコーダ ４ トランスコンバータ ５ 抵抗 ６ ｎビット入力データ信号
Claims (20)
- 【請求項１】 デジタル入力信号を受けるデジタルデコ
ーダ回路と、該デジタルデコーダ回路からの出力に応じ
てオンまたはオフされる複数のスイッチと、複数の直列
に接続された抵抗であって、そのそれぞれのノードが該
抵抗型Ｄ／Ａ変換回路の出力に該スイッチを介して接続
されている抵抗とを含む抵抗型Ｄ／Ａ変換回路と、 該抵抗型Ｄ／Ａ変換回路からの電圧出力を受けて電流出
力を与える線形性の高いトランスコンダクタとを含んで
なる電流モードＤ／Ａ変換器。 - 【請求項２】 上記抵抗型Ｄ／Ａ変換回路の数が１であ
り、上記トランスコンダクタの数が２以上である請求項
１記載の電流モードＤ／Ａ変換器。 - 【請求項３】 上記抵抗型Ｄ／Ａ変換回路が上記デジタ
ル入力に含まれるデジタルビットの一部をそれぞれ表す
２以上の出力電圧を出力する請求項２記載の電流モード
Ｄ／Ａ変換器。 - 【請求項４】 上記抵抗型Ｄ／Ａ変換回路が各入力信号
に対応する二つの異なる値であって、その間の比が一定
である値からなる組の複数組の出力値を出力する請求項
２記載の電流モードＤ／Ａ変換器。 - 【請求項５】 抵抗型Ｄ／Ａ変換回路の数が２以上であ
る請求項１記載の電流モードＤ／Ａ変換器。 - 【請求項６】 出力ノードで結合され、入力電圧の極性
が相互間で反転しており、異なるトランスコンダクタン
ス値を有する第１のＭＯＳトランジスタ作動ペアと第２
のＭＯＳトランジスタ作動ペアと、第１と第２のトラン
ジスタ作動ペアのそれぞれに接続している異なる電流源
とを含んでなり、第１と第２の上記ペアに印加される信
号電圧がトランスコンダクタへの信号電圧入力に比例し
ているが異なる値を有する結合型ＭＯＳトランスコンダ
クタ。 - 【請求項７】 第１トランジスタ差動ペアのコンダクタ
ンスと第２トランジスタ差動ペアのコンダクタンスの比
が実質的に８：１であり、第１トランジスタ差動ペアと
第２トランジスタ差動ペアに入力される信号電圧の比が
実質的に２：１である請求項６記載のトランスコンダク
タ。 - 【請求項８】 デバイスサイズがＷ／Ｌで、電流源の値
がＩであり、ある信号入力電圧をもつ第１のＭＯＳトラ
ンジスタ作動ペアと、第１のＭＯＳトランジスタ作動ペ
アと同じ値のデバイスサイズと電流源の値を有し、入力
信号電圧が第１のＭＯＳトランジスタ作動ペアの入力値
の半分であって、互いの出力端で並列に接続されている
第２から第９のＭＯＳトランジスタ作動ペアの組とを含
み、入力信号電圧の極性が第１のＭＯＳトランジスタ作
動ペアと第２から第９のペアの組との間で反転してい
て、第１ペアの電流信号と第２から第９ペアの電流信号
の組の電流信号が互いに引き算する関係にあることを特
徴とする結合型ＭＯＳトランスコンダクタ。 - 【請求項９】 請求項６から８のいずれかに記載の結合
型ＭＯＳトランスコンダクタを含んでなる電流型Ｄ／Ａ
変換器。 - 【請求項１０】 出力値の間の一定の比を維持しつつデ
ジタル入力信号にしたがって２以上の出力値を出力する
抵抗型Ｄ／Ａ変換回路。 - 【請求項１１】 デジタル入力信号を受け入れ、相互間
で一定比の複数の出力からなる出力の組を２組以上出力
し、出力電圧の組の各々が上記入力信号に含まれるデジ
タルビットの一部を反映する値に比例している請求項１
０に記載の抵抗型Ｄ／Ａ変換回路。 - 【請求項１２】 請求項１０または１１に記載の抵抗型
Ｄ／Ａ変換回路を含む電流モードＤ／Ａ変換器。 - 【請求項１３】 ｎビット（ｎは整数）のデジタル入力
信号を受けるデジタルデコーダ回路と、該デジタルデコ
ーダ回路からの出力に応じてオンまたはオフされる複数
のスイッチと、複数の直列に接続された抵抗であって、
そのそれぞれのノードが該抵抗型Ｄ／Ａ変換回路の出力
に該スイッチを介して接続されている抵抗とを含む抵抗
型Ｄ／Ａ変換回路と、 該抵抗型Ｄ／Ａ変換回路からの電圧出力を受け、電流出
力を提供する請求項６から８のいずれかに記載のトラン
スコンダクタを少なくとも一つとを含む電流モードＤ／
Ａ変換器。 - 【請求項１４】 抵抗型Ｄ／Ａ変換回路の数が１であ
り、トランスコンダクタとデジタルデコーダ回路と対応
するスイッチの組の数がそれぞれ独立して少なくとも２
である請求項１３に記載の電流モードＤ／Ａ変換器。 - 【請求項１５】 ｎが１２であり、抵抗型Ｄ／Ａ変換回
路が７ビットタイプのもので、その数が１であり、抵抗
型Ｄ／Ａ変換回路が２以上の出力からなる組であって、
該出力の各組内の値の比が一定である出力電圧の組を３
組有しており、トランスコンダクタの数が３である請求
項１３記載の電流モードＤ／Ａ変換器。 - 【請求項１６】 各トランスコンダクタがデジタル入力
信号を分割することによって得られる４ビットデータに
対応するデータを処理することを特徴とする請求項１５
に記載の電流モードＤ／Ａ変換器。 - 【請求項１７】 抵抗型Ｄ／Ａ変換回路がデジタル入力
信号を分割して得られる３組の４ビットデータに対応す
る３組の出力を有し、３個の結合型ＭＯＳトランスコン
ダクタが有効なトランスコンダクタンス比として３２：
８：１を有して、抵抗型Ｄ／Ａ変換回路の３組の出力の
それぞれの出力にそれぞれ接続しており、抵抗型Ｄ／Ａ
変換回路からの出力の各組における値の比は２である、
請求項１５に記載の電流モードＤ／Ａ変換器。 - 【請求項１８】 抵抗型Ｄ／Ａ変換回路とトランスコン
ダクタが対をなし、各抵抗型Ｄ／Ａ変換回路がｎビット
（ｎは整数）のデジタル信号入力に含まれる一部のビッ
トのＤ／Ａ変換を行う請求項５に記載の電流モードＤ／
Ａ変換器。 - 【請求項１９】 抵抗型Ｄ／Ａ変換回路が２以上のデコ
ーダ回路を含む、請求項１記載の電流モードＤ／Ａ変換
器。 - 【請求項２０】 抵抗型Ｄ／Ａ変換回路が３個のデコー
ダ回路を含むことを特徴等する請求項１記載の電流モー
ドＤ／Ａ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34617699A JP4330232B2 (ja) | 1998-12-04 | 1999-12-06 | 電流モードｄ／ａ変換器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-345636 | 1998-12-04 | ||
| JP34563698 | 1998-12-04 | ||
| JP34617699A JP4330232B2 (ja) | 1998-12-04 | 1999-12-06 | 電流モードｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000228631A true JP2000228631A (ja) | 2000-08-15 |
| JP4330232B2 JP4330232B2 (ja) | 2009-09-16 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34617699A Expired - Fee Related JP4330232B2 (ja) | 1998-12-04 | 1999-12-06 | 電流モードｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4330232B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008060746A (ja) * | 2006-08-30 | 2008-03-13 | Shindengen Electric Mfg Co Ltd | アンプ回路 |
-
1999
- 1999-12-06 JP JP34617699A patent/JP4330232B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| JP2008060746A (ja) * | 2006-08-30 | 2008-03-13 | Shindengen Electric Mfg Co Ltd | アンプ回路 |
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| JP4330232B2 (ja) | 2009-09-16 |
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