JPH09139674A - Daコンバータ - Google Patents
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- JPH09139674A JPH09139674A JP7295483A JP29548395A JPH09139674A JP H09139674 A JPH09139674 A JP H09139674A JP 7295483 A JP7295483 A JP 7295483A JP 29548395 A JP29548395 A JP 29548395A JP H09139674 A JPH09139674 A JP H09139674A
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Abstract
減することができ、製品の歩留りを向上させることがで
きるDAコンバータを提供すること。 【解決手段】抵抗素子と、抵抗素子の一端を基準電圧ま
たはグランドに接続するスイッチ回路とを有するR−2
R型DAコンバータであって、スイッチ回路は、PMO
Sと、NMOSと、NMOSのオフ状態となるタイミン
グよりも、PMOSのオン状態となるタイミングを遅延
させ、かつ、PMOSのオフ状態となるタイミングより
も、NMOSのオン状態となるタイミングを遅延させる
遅延手段とを有し、遅延手段の入力端にはディジタル入
力信号が入力され、その出力端はPMOSおよびNMO
Sのゲートに入力され、PMOSおよびNMOSのソー
スはそれぞれ基準電圧およびグランドに接続され、その
ドレインは短絡されて抵抗素子の一端に接続されている
ことにより、上記課題を解決する。
Description
ィジタル入力信号に応じて、このディジタル入力信号を
所定の分解能を有するアナログ出力信号に変換するDA
コンバータに関し、さらに詳しくは、CMOSを適用す
るR−2R型DAコンバータに関するものである。
例の構成回路図である。図示例のDAコンバータ40は
電圧加算方式を採用するDAコンバータであって、抵抗
素子R 10,R11,R12と、抵抗素子R20,R21,R22,
R23,R24と、スイッチ回路S 0 ,S1 ,S2 ,S
3 と、オペアンプOPとから構成されている。なお、抵
抗素子R10,R11,R12はそれぞれ抵抗値Rを有し、抵
抗素子R20,R21,R22,R 23,R24はそれぞれ抵抗値
2Rを有している。
イッチ回路S0 ,S1 ,S2 ,S3の選択入力端には、
それぞれディジタル入力信号D0 ,D1 ,D2 ,D3 が
入力され、その出力端はそれぞれ抵抗素子R20,R21,
R22,R23の一方の端子に接続され、その第1の入力端
は全て基準電圧VR に接続され、第2の入力端は全てグ
ランドに接続されている。
ドに接続されている。抵抗素子R24,R20の他方の端子
は抵抗素子R10の一方の端子に接続され、同様に、抵抗
素子R10,R21の他方の端子は抵抗素子R11の一方の端
子に、抵抗素子R11,R22の他方の端子は抵抗素子R12
の一方の端子に、抵抗素子R12,R23の他方の端子はオ
ペアンプOPの+入力端に入力され、オペアンプの−入
力端にはその出力端が入力され、その出力端からはアナ
ログ出力信号が出力されている。
ンバータに用いられるスイッチ回路の一例の構成回路図
である。図示例のスイッチ回路42はCMOSを適用す
るスイッチ回路の一例であって、P型MOSトランジス
タ(以下、PMOSという)44およびN型MOSトラ
ンジスタ(以下、NMOSという)46からなるインバ
ータと、同様に、PMOS48およびNMOS50とか
ら構成されている。
OS44およびNMOS46のソースはそれぞれ電源電
圧VDDおよびグランドに接続され、そのゲート(スイッ
チ回路の選択入力端)にはディジタル入力信号Dn が入
力され、そのドレインは短絡されてPMOS48および
NMOS50のゲートに入力されている。同様に、PM
OS48およびNMOS50のソース(スイッチ回路の
第1および第2の入力端)はそれぞれ基準電圧VR およ
びグランドに接続され、そのドレインは短絡されて出力
端OUTとされている。
れぞれのスイッチ回路S0 ,S1 ,S2 ,S3 は、対応
するディジタル入力信号D0 ,D1 ,D2 ,D3 に応じ
て、抵抗素子R20,R21,R22,R23の一方の端子を基
準電圧VR またはグランドのいずれか一方に接続する。
図示例においては、ディジタル入力信号D0 ,D1 ,D
2 ,D3 がハイレベルのとき、これに対応する抵抗素子
R20,R21,R22,R 23の一方の端子は基準電圧VR に
接続され、逆に、ローレベルのときはグランドに接続さ
れる。
イレベルのとき、D点から左側、下側および右側の合成
抵抗は、それぞれ2R,2Rおよび43R/21とな
り、D点の電圧VD は基準電圧VR ×43/128とな
る。また、C点の電圧VC はD点の電圧VD ×22/4
3、即ち、基準電圧VR ×11/64となり、B点の電
圧VB はC点の電圧VC ×6/11、即ち、基準電圧V
R ×3/32となり、A点の電圧VA はB点の電圧VB
×2/3、即ち、基準電圧VR /16となる。
ル入力信号D1 だけがハイレベルのときに基準電圧VR
/8となり、ディジタル入力信号D2 だけがハイレベル
のときに基準電圧VR /4となり、ディジタル入力信号
D3 だけがハイレベルのときに基準電圧VR /2とな
る。また、ディジタル入力信号D0 ,D1 ,D2 ,D3
の2つ以上が同時にハイレベルのときには、A点の電圧
VA はこれらの出力電圧が加算されたものとなる。
ンプOPの+入力端に入力され、オペアンプOPの出力
端からは、ディジタル入力信号D3 ,D2 ,D1 ,D0
に応じて所定の電圧レベルに変換されたアナログ出力信
号が出力される。
−2R型DAコンバータ40において、スイッチ回路4
2を構成するPMOS48およびNMOS50はオン抵
抗を有している。このPMOS48およびNMOS50
のオン抵抗は、抵抗素子R2nに直列接続されているた
め、その抵抗値や抵抗値の変動などは、DAコンバータ
40の変換精度に悪影響を与える1つの大きな要因とな
っている。
は、抵抗素子R1n,R2nの抵抗値に対して殆ど0と見な
すことができる程度に充分小さくする必要があるととも
に、個々のスイッチ回路のオン抵抗の抵抗値の変動を極
力小さくする必要がある。このため、従来より、スイッ
チ回路42を構成するPMOS48およびNMOS50
のトランジスタ幅Wを大きくすることによって、オン抵
抗の抵抗値や抵抗値の変動を小さく抑えるように構成し
ている。
い値近辺でPMOS48およびNMOS50の両方がオ
ン状態となり、過渡的に基準電圧VR からグランドに向
かって貫通電流が流れてしまう。また、CMOSを適用
するR−2R型DAコンバータ40においては、スイッ
チ回路42を構成するPMOS48およびNMOS50
のトランジスタ幅Wが大きいため、貫通電流が大きくな
って消費電流(消費電力)が増大するばかりでなく、ノ
イズが発生して基準電圧VR とグランドの間の電位が変
動し、DAコンバータ40の変換精度に悪影響を及ぼす
場合があるという問題点があった。
バータの一例のレイアウトを示す。図示例のレイアウト
は、図7および図8に示されるDAコンバータ40の構
成回路において、オペアンプOPおよびスイッチ回路4
2のPMOS44,NMOS46を除く部分に対応する
ものであって、スイッチ回路42を構成するPMOS4
8およびNMOS50に相当するPMOS52およびN
MOS54と、抵抗素子R1n,R2nに相当する抵抗素子
56,58とから構成されている。
2は5つに分割されたPMOSを並列接続して構成さ
れ、同様に、NMOS54は5つに分割されたNMOS
を並列接続して構成されている。また、抵抗素子56は
抵抗値Rのポリシリコン抵抗により構成され、同様に、
抵抗素子58は抵抗値Rのポリシリコン抵抗を2つ直列
接続して構成されている。
トのDAコンバータに用いられているスイッチ回路のト
ランジスタ特性を表す一例の概念図を示す。図示例のト
ランジスタ特性は、例えばスイッチ回路S0 のオン抵抗
>スイッチ回路S1 のオン抵抗>スイッチ回路S2 のオ
ン抵抗>スイッチ回路S3 のオン抵抗というように、ス
イッチ回路42のオン抵抗の抵抗値が傾斜状の傾きを有
する場合の一例を概念的に表したものである。
回路を構成するPMOS52およびNMOS54のトラ
ンジスタ幅Wが大きいために、DAコンバータ40の大
部分はこのスイッチ回路によって占められている。この
ため、製造上のばらつき等によって、例えばスイッチ回
路S0 とスイッチ回路S3 とでは、そのトランジスタ特
性、例えばPMOS48およびNMOS50のオン抵抗
の抵抗値が大きく異なり、上述するように、DAコンバ
ータ40の変換精度に悪影響を与える場合があり、製品
の歩留りが低下するという問題点があった。
従来技術に基づく問題点をかえりみて、スイッチ回路の
状態が変化するときのしきい値近辺における貫通電流を
低減もしくは完全に防止することができ、消費電流を低
減することができ、製品の歩留りを向上させることがで
きるDAコンバータを提供することにある。
に、本発明は、抵抗素子と、入力されるディジタル入力
信号に応じて、前記抵抗素子の一端を基準電圧またはグ
ランドのいずれか一方に接続するスイッチ回路とを有
し、前記ディジタル入力信号に対応する電圧レベルを有
するアナログ出力信号を出力するR−2R型DAコンバ
ータであって、前記スイッチ回路は、第1のP型MOS
トランジスタと、第1のN型MOSトランジスタと、前
記第1のN型MOSトランジスタのオフ状態となるタイ
ミングよりも、前記第1のP型MOSトランジスタのオ
ン状態となるタイミングを遅延させ、かつ、前記第1の
P型MOSトランジスタのオフ状態となるタイミングよ
りも、前記第1のN型MOSトランジスタのオン状態と
なるタイミングを遅延させる遅延手段とを有し、前記遅
延手段の入力端には前記ディジタル入力信号が入力さ
れ、前記遅延手段の出力端は前記第1のP型MOSトラ
ンジスタおよび前記第1のN型MOSトランジスタのゲ
ートに入力され、前記第1のP型MOSトランジスタお
よび前記第1のN型MOSトランジスタのソースはそれ
ぞれ前記基準電圧および前記グランドに接続され、前記
第1のP型MOSトランジスタおよび前記第1のN型M
OSトランジスタのドレインは短絡されて前記抵抗素子
の一端に接続されていることを特徴とするDAコンバー
タを提供するものである。
Sトランジスタと、第2のN型MOSトランジスタと、
第1および第2の遅延素子とを有し、前記第2のP型M
OSトランジスタおよび前記第2のN型MOSトランジ
スタのソースはそれぞれ電源電圧およびグランドに接続
され、前記第2のP型MOSトランジスタおよび前記第
2のN型MOSトランジスタのゲートにはともに前記デ
ィジタル入力信号が入力され、前記第2のP型MOSト
ランジスタのドレインは、前記第1のP型MOSトラン
ジスタのゲートおよび前記第2の遅延素子の入力端に接
続され、前記第2のN型MOSトランジスタのドレイン
は、前記第1のN型MOSトランジスタのゲートおよび
前記第1の遅延素子の入力端に入力され、前記第1およ
び第2の遅延素子の出力端はそれぞれ前記第1のP型M
OSトランジスタおよび前記第1のN型MOSトランジ
スタのゲートに入力されているのが好ましい。
ランジスタ、前記第1および第2のN型MOSトランジ
スタならびに前記第1および第2の遅延素子は、それぞ
れ所定数に分割され、分割された前記第1のP型MOS
トランジスタのソースおよびドレインはそれぞれ並列接
続され、そのゲートは分割された対応する前記第1の遅
延素子を介して順次直列接続され、分割された前記第1
のN型MOSトランジスタのソースおよびドレインはそ
れぞれ並列接続され、そのゲートは分割された対応する
前記第2の遅延素子を介して順次直列接続され、分割さ
れた前記第2のP型MOSトランジスタのソースおよび
ゲートはそれぞれ並列接続され、そのドレインは分割さ
れた対応する前記第1のP型MOSトランジスタのゲー
トに接続され、分割された前記第2のN型MOSトラン
ジスタのソースおよびゲートはそれぞれ並列接続され、
そのドレインは分割された対応する前記第1のN型MO
Sトランジスタのゲートに接続されているのが好まし
い。
ディジタル入力信号が入力され、その出力端がそれぞれ
前記第1のP型MOSトランジスタおよび前記第1のN
型MOSトランジスタのゲートに入力された第1および
第2のインバータを有し、前記第1のインバータの論理
しきい値は、前記第2のインバータの論理しきい値より
も高いのが好ましい。
タおよび前記第1のN型MOSトランジスタならびに前
記第1および第2のインバータはそれぞれ所定数に分割
され、分割された前記第1のP型MOSトランジスタの
ソースおよびドレインはそれぞれ並列接続され、そのゲ
ートには分割された対応する前記第1のインバータの出
力端が入力され、分割された前記第1のN型MOSトラ
ンジスタのソースおよびドレインはそれぞれ並列接続さ
れ、そのゲートには分割された対応する前記第2のイン
バータの出力端が入力されているのが好ましい。
個のP型MOSトランジスタおよびm個のN型MOSト
ランジスタから構成され、入力されるディジタル入力信
号に応じて、前記抵抗素子の一端を基準電圧またはグラ
ンドのいずれか一方に接続するn個のスイッチ回路とを
有し、前記ディジタル入力信号に対応する電圧レベルを
有するアナログ出力信号を出力するR−2R型DAコン
バータであって、それぞれの前記スイッチ回路から前記
P型MOSトランジスタおよび前記N型MOSトランジ
スタが1つずつ取り出されて、それぞれn個の前記P型
MOSトランジスタおよびn個の前記N型MOSトラン
ジスタからなるm個のグループに分割され、このグルー
プ毎に配置されたレイアウト構造を有することを特徴と
するDAコンバータを提供するものである。
段によって、スイッチ回路を構成するPMOSのオフ状
態となるタイミングよりも、スイッチ回路を構成するN
MOSのオン状態となるタイミングを遅延させ、かつ、
NMOSのオフ状態となるタイミングよりも、PMOS
のオン状態となるタイミングを遅延させる、即ち、PM
OSおよびNMOSが同時にオン状態となる時間を短縮
する、あるいは同時にオフ状態となる時間を生成するよ
う構成されている。また、本発明のDAコンバータは、
それぞれがm個のPMOSおよびNMOSからなるN個
のスイッチ回路を有するDAコンバータにおいて、それ
ぞれのスイッチ回路からPMOSおよびNMOSを1つ
ずつ取り出して、n個のPMOSおよびNMOSからな
るm個のグループに分割し、これらのグループを単位と
して配置するレイアウト構造を有している。このため、
本発明のDAコンバータによれば、遅延手段によって、
スイッチ回路の論理しきい値近辺における貫通電流を低
減または完全に防止することができ、そのレイアウト構
造によって、スイッチ回路間のトランジスタ特性、特に
トランジスタのオン抵抗を均一化することができる。従
って、本発明のDAコンバータによれば、消費電流が低
減されることは勿論、貫通電流によるノイズの発生も低
減もしくは完全に防止され、DAコンバータの変換精度
が向上され、製品の製造歩留りが向上される。
施例に基づいて、本発明のDAコンバータを詳細に説明
する。本発明のDAコンバータは、あらゆる方式を採用
するR−2R型DAコンバータに対して適応可能であ
る。以下、図7に示される電圧加算方式を採用するDA
コンバータを例に挙げて説明を行う。
用いられるスイッチ回路の一実施例の構成回路図であ
る。図示例のスイッチ回路10は、PMOS12a,1
2b,12cと、NMOS14a,14b,14cと、
PMOS16a,16b,16cと、NMOS18a,
18b,18cと、抵抗素子20a,20b,20c
と、抵抗素子22a,22b,22cとを有している。
に示されるスイッチ回路42と比較して、PMOS44
を3個のPMOS12a,12b,12cに分割して、
これらのPMOSを並列接続し、同様に、NMOS46
を3個のNMOS14a,14b,14cに、PMOS
48を3個のPMOS16a,16b,16cに、NM
OS50を3個のNMOS18a,18b,18cにそ
れぞれ分割して、これらのPMOSおよびNMOSをそ
れぞれ並列接続して構成される。
12a,12b,12cおよびNMOS14a,14
b,14cのソースはそれぞれ電源電圧VDDおよびグラ
ンドに接続され、そのゲートにはディジタル入力信号D
n が共通に入力され、そのドレインは、それぞれPMO
S16a,16b,16cおよびNMOS18a,18
b,18cのゲートに入力されている。
素子22aを介してNMOS18aのゲートに入力さ
れ、さらに抵抗素子22bを介してNMOS18bのゲ
ートに入力され、さらに抵抗素子22cを介してNMO
S18cのゲートに入力されている。同様に、NMOS
14aのドレインは、抵抗素子20aを介してPMOS
16aのゲートに入力され、さらに抵抗素子20bを介
してPMOS16bのゲートに入力され、さらに抵抗素
子20cを介してPMOS16cのゲートに入力されて
いる。
よびNMOS18a,18b,18cのソースはそれぞ
れ基準電圧VR およびグランドに接続され、そのドレイ
ンは短絡されて出力端OUTとされている。なお、以下
の説明においては、PMOS16a,16b,16cの
ゲートに入力される入力信号をそれぞれN11,N12,N
13とし、同様に、NMOS18a,18b,18cのゲ
ートに入力される入力信号をそれぞれN21,N22,N23
とする。
DAコンバータに用いられるスイッチ回路の動作を表す
タイミングチャートを示す。まず、ディジタル入力信号
Dnがローレベルのとき、PMOS12a,12b,1
2cおよびNMOS14a,14b,14cはそれぞれ
オン状態およびオフ状態である。従って、入力信号
N 11,N12,N13および入力信号N21,N22,N23はと
もにハイレベルであり、PMOS16a,16b,16
cおよびNMOS18a,18b,18cはそれぞれオ
フ状態およびオン状態であり、このスイッチ回路10の
出力端OUTはローレベルである。
ベルからハイレベルに変化するとき、PMOS12a,
12b,12cおよびNMOS14a,14b,14c
は、それぞれオフ状態およびオン状態に変化する。この
とき、NMOS14a,14b,14cがオン状態とな
ることによって、入力信号N21,N22,N23はほぼ同時
に瞬時にローレベルとなるため、NMOS18a,18
b,18cはほぼ同時に瞬時にオフ状態となる。
22,N23よりも抵抗素子20aの抵抗値RおよびPMO
S16aのゲート容量Cによる時定数分だけ遅延された
タイミングでローレベルに変化する。同様に、入力信号
N12は、入力信号N11よりもさらに抵抗素子20bの抵
抗値RおよびPMOS16bのゲート容量Cによる時定
数分だけ、入力信号N13は、入力信号N12よりもさらに
抵抗素子20cの抵抗値RおよびPMOS16cのゲー
ト容量Cによる時定数分だけ、それぞれ遅延されたタイ
ミングでローレベルに変化する。即ち、このスイッチ回
路10の出力端OUTは、PMOS16a,16b,1
6cが順次オン状態になるタイミングに応じて段階的に
ハイレベルに変化する。
ルからローレベルに変化するときは、PMOS12a,
12b,12c,NMOS14a,14b,14c,P
MOS16a,16b,16c,NMOS18a,18
b,18cの状態と、入力信号N11,N12,N13、入力
信号N21,N22,N23、スイッチ回路10の出力端OU
Tの電圧レベルとが逆になることを除いて、ディジタル
入力信号Dn がローレベルからハイレベルに変化すると
きと全く同様に動作する。
10を用いる本発明のDAコンバータにおいては、スイ
ッチ回路10を構成するPMOS16a,16b,16
cおよびNMOS18a,18b,18cが、論理しき
い値近辺で同時にオン状態となる時間が短縮または同時
にオフ状態となる時間が生成されるため、貫通電流を低
減または完全に防止することができ、従って、消費電流
を低減することができるとともに、ノイズの発生を防止
してDAコンバータの精度を向上させることができ、製
品の歩留りを向上させることができる。
るスイッチ回路の一実施例について説明したが、本発明
はこの実施例だけに限定されるものではない。
およびNMOSは、所定数に分割されていてもよいし、
分割されていなくてもよい。分割する場合、DAコンバ
ータのビット数から許容される誤差範囲等に応じて、貫
通電流を低減あるいは防止できるように、その分割数を
適宜設定すればよい。逆に、分割しない場合、例えば図
1のPMOS12a,16a,NMOS14a,18a
および抵抗素子20a,22aだけでスイッチ回路を構
成してもよい。
りに、例えば容量素子を並列接続してもよいし、あるい
はインバータやバッファを所定数直列接続することによ
って遅延させる構成にしてもよい。なお、図示例のスイ
ッチ回路10において、抵抗素子20a,20b,20
cおよび抵抗素子22a,22b,22cは、例えばポ
リシリコン抵抗やディフュージョン等によって構成され
る。
用いられるスイッチ回路の別の実施例の構成回路図であ
る。図示例のスイッチ回路24は、それぞれ異なる論理
しきい値を有するインバータ26a,26b,26c
と、PMOS28a,28bと、NMOS30a,30
bとを有している。なお、インバータ26a,26b,
26cは、それぞれ1.5V,2.5V,3.5Vの論
理しきい値を有し、電源電圧は5Vであるとして以下の
説明を行う。
れるスイッチ回路42と比較して、PMOS44および
NMOS46からなるインバータの代わりに、それぞれ
しきい値の異なるインバータ26a,26b,26cを
用い、さらにPMOS48を2個のPMOS28a,2
8bに分割して、これらのPMOSを並列接続し、同様
に、NMOS50を2個のNMOS30a,30bに分
割して、これらのNMOSを並列接続して構成される。
バータ26a,26b,26cの入力端にはともにディ
ジタル入力信号Dn が入力され、インバータ26aの出
力端はNMOS30aのゲートに入力され、インバータ
26bの出力端はPMOS28bおよびNMOS30b
のゲートに入力され、インバータ26cの出力端はPM
OS28aのゲートに入力されている。
OS30a,30bのソースはそれぞれ基準電圧VR お
よびグランドに接続され、そのドレインは短絡されて出
力端OUTとされている。なお、以下の説明において
は、インバータ26a,26b,26cの出力信号、即
ち、NMOS30a,PMOS28bおよびNMOS3
0b,PMOS28aのゲートに入力される入力信号を
それぞれN1 ,N2 ,N3 とする。
DAコンバータに用いられるスイッチ回路の動作を表す
タイミングチャートを示す。まず、ディジタル入力信号
Dnがローレベルのとき、ディジタル入力信号Dn は、
インバータ26a,26b,26cによって反転され、
入力信号N1 ,N2 ,N3 はともにハイレベルである。
従って、PMOS28a,28bおよびNMOS30
a,30bは、それぞれオフ状態およびオン状態であ
り、このスイッチ回路24の出力端OUTはローレベル
である。
ベルからハイレベルに変化するとき、ディジタル入力信
号Dn は、それぞれ異なる論理しきい値を有するインバ
ータ26a,26b,26cによって、入力信号N1 ,
N2 ,N3 の順で順次反転されてローレベルとなる。即
ち、NMOS30aがオフ状態となり、次いで、NMO
S30bおよびPMOS28bがそれぞれオフ状態およ
びオン状態となり、最後に、PMOS28aがオン状態
となる。このため、このスイッチ回路24の出力端OU
Tは、PMOS28a,28bが順次オン状態になるタ
イミングに応じて順次段階的にハイレベルに変化する。
ルからローレベルに変化するときは、PMOS28a,
28b,NMOS30a,30bの状態と、入力信号N
1 ,N2 ,N3 およびスイッチ回路24の出力端OUT
の電圧レベルとが逆になることを除いて、ディジタル入
力信号Dn がローレベルからハイレベルに変化するとき
と全く同様に動作する。
用いるDAコンバータにおいては、図1に示されるスイ
ッチ回路10を用いるDAコンバータの場合と全く同様
に、貫通電流を低減または完全に防止することができ、
従って、消費電流を低減することができ、ノイズの発生
を防止してDAコンバータの精度を向上させることがで
き、製品の製造歩留りを向上させることができる。
は、PMOSをドライブするインバータの論理しきい値
を、NMOSをドライブするインバータの論理しきい値
よりも高くすることによって、スイッチ回路を構成する
PMOSおよびNMOSが同時にオン状態になる時間を
短縮あるいは同時にオフ状態になる時間を生成すること
ができれば、スイッチ回路を構成するPMOSおよびN
MOSの分割数は特に限定されない。即ち、スイッチ回
路を構成するPMOSおよびNMOSは、分割されてい
ない構成であってもよいし、逆に、所定数に分割された
構成としてもよい。また、スイッチ回路を構成するPM
OSおよびNMOSを所定数に分割したときに、それぞ
れのPMOSおよびNMOSを個々にしきい値の異なる
インバータでドライブするように構成してもよい。
一例のレイアウトである。図示例のレイアウトは、図7
および図1に示されるDAコンバータの構成回路におい
て、オペアンプOPおよびスイッチ回路10のPMOS
12a,12b,12c,NMOS14a,14b,1
4c、抵抗素子20a,20b,20cおよび抵抗素子
22a,22b,22cを除く部分の構成回路に対応す
るものであって、スイッチ回路10のPMOS16a,
16b,16cに相当するPMOS32と、スイッチ回
路10のNMOS18a,18b,18cに相当するN
MOS34と、抵抗素子R1nに相当する抵抗素子36
と、抵抗素子R2nに相当する抵抗素子38とを有してい
る。
は、スイッチ回路S0 ,S1 ,S2,S3 毎に、それぞ
れ5つに分割されたPMOSおよび5つに分割されたN
MOS、即ち、合計20個のPMOSおよび20個のN
MOSを並列接続して構成されている。これらの20個
のPMOSおよび20個のNMOSは、それぞれスイッ
チ回路S0 ,S1 ,S2 ,S3 の順番で1つずつ順次配
置され、この4個のPMOSおよび4個のNMOSを1
つのグループとして、合計5つのグループG0,G1 ,
G2 ,G3 ,G4 に分割配置されている。
は、抵抗値Rのポリシリコン抵抗により構成され、同様
に、抵抗素子38は抵抗値Rのポリシリコン抵抗を2つ
直列接続して構成されている。
トのDAコンバータに用いられているスイッチ回路のト
ランジスタ特性を表す一例の概念図である。図示例のト
ランジスタ特性は、例えばグループG0 のオン抵抗>グ
ループG1 のオン抵抗>グループG2 のオン抵抗>グル
ープG3 のオン抵抗>グループG4 のオン抵抗というよ
うに、グループ間のオン抵抗の抵抗値が傾斜状の傾きを
有する場合の一例を概念的に表したものである。
0 ,G1 ,G2 ,G3 ,G4 のオン抵抗の抵抗値は、図
6(a)に示されるスイッチ回路のオン抵抗の抵抗値と
同様に傾斜状の傾きを有している。しかしながら、それ
ぞれのグループG0 ,G1 ,G2 ,G3 ,G4 を構成す
るPMOSおよびNMOSの間のオン抵抗の抵抗値はほ
ぼ等しく形成されるため、スイッチ回路S0 ,S1 ,S
2 ,S3 間の特性を均等化することができ、DAコンバ
ータの変換精度を向上させることができ、製品としての
歩留りを向上させることができる。
のスイッチ回路S0 ,S1 ,S2 ,S3 を構成するPM
OSおよびNMOSは、例えばスイッチ回路S0 を構成
するPMOSおよびNMOSは、一定間隔離隔して配置
されているため、それぞれのスイッチ回路毎に、それぞ
れのスイッチ回路を構成するPMOSおよびNMOSの
ゲートを、例えばポリシリコンおよびメタル配線で接続
することによって、図1のスイッチ回路10に示される
抵抗素子20a,20b,20cおよび抵抗素子22
a,22b,22cを容易に構成することができる。
ープ内におけるPMOSおよびNMOSの配置順序は全
て同一であるが、本発明のDAコンバータにおいては、
1つのグループ内のPMOSおよびNMOSの配置順序
は、同一順序、左右対称あるいはランダムであってもよ
いなど、特に限定されるものではない。
Aコンバータは、スイッチ回路を構成するPMOSおよ
びNMOSの遅延手段を備えることによって、スイッチ
回路を構成するPMOSおよびNMOSが同時にオン状
態となる時間を短縮、あるいは同時にオフ状態となる時
間を生成し、スイッチ回路の論理しきい値近辺における
貫通電流を低減あるいは完全に防止するように論理回路
を構成するものである。また、本発明のDAコンバータ
は、n個のスイッチ回路を有するDAコンバータであっ
て、それぞれのスイッチ回路を構成するPMOSおよび
NMOSをそれぞれm個のPMOSおよびm個のNMO
Sから構成し、それぞれのスイッチ回路からPMOSお
よびNMOSを1つずつ取り出して、n個のPMOSお
よびNMOSからなるm個のグループに分割し、これら
のグループ毎に配置されるレイアウト構造を有するもの
である。従って、本発明のDAコンバータによれば、ス
イッチ回路の貫通電流を低減もしくは完全に防止するこ
とができ、また、スイッチ回路間のオン抵抗を均一化す
ることができるため、消費電流を低減することができる
ことは勿論、DAコンバータの変換精度を向上させるこ
とができ、その製造歩留りを向上させることができると
いう効果がある。
回路の一実施例の構成回路図である。
施例のタイミングチャートである。
回路の別の実施例の構成回路図である。
施例のタイミングチャートである。
トである。
に用いられるスイッチ回路のトランジスタ特性を表す一
例の概念図、(b)は図5に示される本発明のDAコン
バータに用いられるスイッチ回路のトランジスタ特性を
表す一実施例の概念図である。
る。
路の一例の構成回路図である。
る。
回路 26a,26b,26c インバータ 12a,12b,12c,16a,16b,16c,2
8a,28b,32,44,48,52 P型MOSト
ランジスタ(PMOS) 14a,14b,14c,18a,18b,18c,3
0a,30b,34,46,50,54 N型MOSト
ランジスタ(NMOS) 20a,20b,20c,22a,22b,22c,3
6,38,56,58,R10,R11,R12,R20,
R21,R22,R23,R24 抵抗素子 D0 ,D1 ,D2 ,D3 ,Dn ディジタル入力信号 N11,N12,N13,N21,N22,N23,N1 ,N2 ,N
3 入力信号 OUT 出力端 VDD 電源電圧 VR 基準電圧 OP オペアンプ G0 ,G1 ,G2 ,G3 ,G4 グループ
Claims (6)
- 【請求項1】抵抗素子と、入力されるディジタル入力信
号に応じて、前記抵抗素子の一端を基準電圧またはグラ
ンドのいずれか一方に接続するスイッチ回路とを有し、
前記ディジタル入力信号に対応する電圧レベルを有する
アナログ出力信号を出力するR−2R型DAコンバータ
であって、 前記スイッチ回路は、第1のP型MOSトランジスタ
と、第1のN型MOSトランジスタと、前記第1のN型
MOSトランジスタのオフ状態となるタイミングより
も、前記第1のP型MOSトランジスタのオン状態とな
るタイミングを遅延させ、かつ、前記第1のP型MOS
トランジスタのオフ状態となるタイミングよりも、前記
第1のN型MOSトランジスタのオン状態となるタイミ
ングを遅延させる遅延手段とを有し、 前記遅延手段の入力端には前記ディジタル入力信号が入
力され、前記遅延手段の出力端は前記第1のP型MOS
トランジスタおよび前記第1のN型MOSトランジスタ
のゲートに入力され、前記第1のP型MOSトランジス
タおよび前記第1のN型MOSトランジスタのソースは
それぞれ前記基準電圧および前記グランドに接続され、
前記第1のP型MOSトランジスタおよび前記第1のN
型MOSトランジスタのドレインは短絡されて前記抵抗
素子の一端に接続されていることを特徴とするDAコン
バータ。 - 【請求項2】前記遅延手段は、第2のP型MOSトラン
ジスタと、第2のN型MOSトランジスタと、第1およ
び第2の遅延素子とを有し、 前記第2のP型MOSトランジスタおよび前記第2のN
型MOSトランジスタのソースはそれぞれ電源電圧およ
びグランドに接続され、前記第2のP型MOSトランジ
スタおよび前記第2のN型MOSトランジスタのゲート
にはともに前記ディジタル入力信号が入力され、 前記第2のP型MOSトランジスタのドレインは、前記
第1のP型MOSトランジスタのゲートおよび前記第2
の遅延素子の入力端に接続され、前記第2のN型MOS
トランジスタのドレインは、前記第1のN型MOSトラ
ンジスタのゲートおよび前記第1の遅延素子の入力端に
入力され、 前記第1および第2の遅延素子の出力端はそれぞれ前記
第1のP型MOSトランジスタおよび前記第1のN型M
OSトランジスタのゲートに入力されていることを特徴
とする請求項1に記載のDAコンバータ。 - 【請求項3】前記第1および第2のP型MOSトランジ
スタ、前記第1および第2のN型MOSトランジスタな
らびに前記第1および第2の遅延素子は、それぞれ所定
数に分割され、 分割された前記第1のP型MOSトランジスタのソース
およびドレインはそれぞれ並列接続され、そのゲートは
分割された対応する前記第1の遅延素子を介して順次直
列接続され、 分割された前記第1のN型MOSトランジスタのソース
およびドレインはそれぞれ並列接続され、そのゲートは
分割された対応する前記第2の遅延素子を介して順次直
列接続され、 分割された前記第2のP型MOSトランジスタのソース
およびゲートはそれぞれ並列接続され、そのドレインは
分割された対応する前記第1のP型MOSトランジスタ
のゲートに接続され、 分割された前記第2のN型MOSトランジスタのソース
およびゲートはそれぞれ並列接続され、そのドレインは
分割された対応する前記第1のN型MOSトランジスタ
のゲートに接続されていることを特徴とする請求項2に
記載のDAコンバータ。 - 【請求項4】前記遅延手段は、その入力端に前記ディジ
タル入力信号が入力され、その出力端がそれぞれ前記第
1のP型MOSトランジスタおよび前記第1のN型MO
Sトランジスタのゲートに入力された第1および第2の
インバータを有し、 前記第1のインバータの論理しきい値は、前記第2のイ
ンバータの論理しきい値よりも高いことを特徴とする請
求項1に記載のDAコンバータ。 - 【請求項5】前記第1のP型MOSトランジスタおよび
前記第1のN型MOSトランジスタならびに前記第1お
よび第2のインバータはそれぞれ所定数に分割され、 分割された前記第1のP型MOSトランジスタのソース
およびドレインはそれぞれ並列接続され、そのゲートに
は分割された対応する前記第1のインバータの出力端が
入力され、 分割された前記第1のN型MOSトランジスタのソース
およびドレインはそれぞれ並列接続され、そのゲートに
は分割された対応する前記第2のインバータの出力端が
入力されていることを特徴とする請求項4に記載のDA
コンバータ。 - 【請求項6】抵抗素子と、それぞれm個のP型MOSト
ランジスタおよびm個のN型MOSトランジスタから構
成され、入力されるディジタル入力信号に応じて、前記
抵抗素子の一端を基準電圧またはグランドのいずれか一
方に接続するn個のスイッチ回路とを有し、前記ディジ
タル入力信号に対応する電圧レベルを有するアナログ出
力信号を出力するR−2R型DAコンバータであって、 それぞれの前記スイッチ回路から前記P型MOSトラン
ジスタおよび前記N型MOSトランジスタが1つずつ取
り出されて、それぞれn個の前記P型MOSトランジス
タおよびn個の前記N型MOSトランジスタからなるm
個のグループに分割され、このグループ毎に配置された
レイアウト構造を有することを特徴とするDAコンバー
タ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29548395A JP3335820B2 (ja) | 1995-11-14 | 1995-11-14 | Daコンバータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29548395A JP3335820B2 (ja) | 1995-11-14 | 1995-11-14 | Daコンバータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09139674A true JPH09139674A (ja) | 1997-05-27 |
JP3335820B2 JP3335820B2 (ja) | 2002-10-21 |
Family
ID=17821199
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29548395A Expired - Fee Related JP3335820B2 (ja) | 1995-11-14 | 1995-11-14 | Daコンバータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3335820B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017520172A (ja) * | 2014-05-27 | 2017-07-20 | クゥアルコム・インコーポレイテッドQualcomm Incorporated | 低グリッチノイズのセグメント型dac用のハイブリッドr−2r構造 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS60105323A (ja) * | 1983-11-12 | 1985-06-10 | Nippon Gakki Seizo Kk | デイジタル−アナログ変換器 |
JPH0490619A (ja) * | 1990-08-03 | 1992-03-24 | Toyota Motor Corp | トライステート出力回路 |
JPH05252011A (ja) * | 1992-03-06 | 1993-09-28 | Nec Ic Microcomput Syst Ltd | 出力バッファ回路 |
JPH06164361A (ja) * | 1992-11-25 | 1994-06-10 | Kawasaki Steel Corp | 出力回路 |
JPH07115365A (ja) * | 1993-10-15 | 1995-05-02 | Mitsubishi Electric Corp | 半導体回路装置 |
-
1995
- 1995-11-14 JP JP29548395A patent/JP3335820B2/ja not_active Expired - Fee Related
Patent Citations (5)
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---|---|
JP3335820B2 (ja) | 2002-10-21 |
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