JP2695098B2 - 直並列型ａ／ｄ変換器 - Google Patents
直並列型ａ／ｄ変換器Info
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- JP2695098B2 JP2695098B2 JP18561492A JP18561492A JP2695098B2 JP 2695098 B2 JP2695098 B2 JP 2695098B2 JP 18561492 A JP18561492 A JP 18561492A JP 18561492 A JP18561492 A JP 18561492A JP 2695098 B2 JP2695098 B2 JP 2695098B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路を構成す
る１つの上位コンパレータ群と２つの下位コンパレータ
群を有する直並列型Ａ／Ｄ変換器に関するものである。
る１つの上位コンパレータ群と２つの下位コンパレータ
群を有する直並列型Ａ／Ｄ変換器に関するものである。
【０００２】
【従来の技術】従来の直並列型Ａ／Ｄ変換器の動作を図
を用いて説明する。図２は従来の直並列型Ａ／Ｄ変換器
のブロック図を示す。図２において、１は上位コンパレ
ータ群および下位コンパレータ群に基準電位を与える基
準抵抗網であり、ＶＲＥＦＣは上位コンパレータ群に与
える基準電位、ＶＲＥＦＦは下位コンパレータ群に与え
る基準電位、ＶＲＢはロー側基準電位、ＶＲＴはハイ側
基準電位である。２はアナログ入力ＶＩＮを上位ｍビッ
トに変換する２M-1 個のコンパレータを有する上位コン
パレータ群、３は上位コンパレータ群２の結果をバイナ
リーコードまたはグレイコードに変換する上位エンコー
ド部である。４はアナログ入力ＶＩＮを下位ｎビットに
変換する、それぞれｋ個のコンパレータを有する２組の
コンパレータ群Ａ，Ｂを交互に配列してなる下位コンパ
レータ群、５は下位コンパレータ群４との結果をバイナ
リーコードまたはグレイコードに変換する下位エンコー
ド部である。６は各ブロックに与えるクロックを発生す
るクロック発生部、７は上位エンコード部３、下位エン
コード部５の結果よりｍ＋ｎビットの出力コードを出力
するための補正回路やグレイコード・バイナリーコード
変換回路などを含む出力ロジック部である。ここで、下
位コンパレータ群４の各コンパレータ群Ａ，Ｂは共通の
電源配線ＶＤＤおよび共通のＧＮＤ配線ＶＳＳに接続さ
れている。
を用いて説明する。図２は従来の直並列型Ａ／Ｄ変換器
のブロック図を示す。図２において、１は上位コンパレ
ータ群および下位コンパレータ群に基準電位を与える基
準抵抗網であり、ＶＲＥＦＣは上位コンパレータ群に与
える基準電位、ＶＲＥＦＦは下位コンパレータ群に与え
る基準電位、ＶＲＢはロー側基準電位、ＶＲＴはハイ側
基準電位である。２はアナログ入力ＶＩＮを上位ｍビッ
トに変換する２M-1 個のコンパレータを有する上位コン
パレータ群、３は上位コンパレータ群２の結果をバイナ
リーコードまたはグレイコードに変換する上位エンコー
ド部である。４はアナログ入力ＶＩＮを下位ｎビットに
変換する、それぞれｋ個のコンパレータを有する２組の
コンパレータ群Ａ，Ｂを交互に配列してなる下位コンパ
レータ群、５は下位コンパレータ群４との結果をバイナ
リーコードまたはグレイコードに変換する下位エンコー
ド部である。６は各ブロックに与えるクロックを発生す
るクロック発生部、７は上位エンコード部３、下位エン
コード部５の結果よりｍ＋ｎビットの出力コードを出力
するための補正回路やグレイコード・バイナリーコード
変換回路などを含む出力ロジック部である。ここで、下
位コンパレータ群４の各コンパレータ群Ａ，Ｂは共通の
電源配線ＶＤＤおよび共通のＧＮＤ配線ＶＳＳに接続さ
れている。
【０００３】図３は図２の基準抵抗網１の内部回路図を
示す。図３において、Ｒ11，Ｒ12，…Ｒ1q，Ｒ21，
Ｒ22，…Ｒ2q，…Ｒp1，Ｒp2，…Ｒpqは抵抗、ＳＷ11，
ＳＷ12，…ＳＷ1q-1，ＳＷ21，ＳＷ22，…ＳＷ2q-1，…
ＳＷp1，ＳＷp2，…ＳＷpq-1はスイッチを表わしてい
る。基準抵抗網の折り返し点から取り出した粗い基準電
位Ｖ c1，Ｖc2，…Ｖcp-1は上位コンパレータ群２の基準
電位を与える。また、上位コンパレータ群２の結果によ
って、選択された抵抗列（Ｒ1 からＲp のうちの１列）
に対し同じ列のＳＷ列をオンし、その結果発生した基準
電位ＶF1，ＶF2，…Ｖ Fkは下位コンパレータ群４の基準
電位を与える。
示す。図３において、Ｒ11，Ｒ12，…Ｒ1q，Ｒ21，
Ｒ22，…Ｒ2q，…Ｒp1，Ｒp2，…Ｒpqは抵抗、ＳＷ11，
ＳＷ12，…ＳＷ1q-1，ＳＷ21，ＳＷ22，…ＳＷ2q-1，…
ＳＷp1，ＳＷp2，…ＳＷpq-1はスイッチを表わしてい
る。基準抵抗網の折り返し点から取り出した粗い基準電
位Ｖ c1，Ｖc2，…Ｖcp-1は上位コンパレータ群２の基準
電位を与える。また、上位コンパレータ群２の結果によ
って、選択された抵抗列（Ｒ1 からＲp のうちの１列）
に対し同じ列のＳＷ列をオンし、その結果発生した基準
電位ＶF1，ＶF2，…Ｖ Fkは下位コンパレータ群４の基準
電位を与える。
【０００４】図４は上位および下位コンパレータ群２、
４を形成する単位コンパレータの回路例を示すチッョパ
型コンパレータの回路図である。図４において、ＶＩＮ
はアナログ入力、ＶＲＥＦは基準電位、ＳＷＩはアナロ
グ入力ＶＩＮを入力するスイッチ、ＳＷＲは基準電位Ｖ
ＲＥＦを入力するスイッチ、Ｃは容量、ＩＮＶはインバ
ータ、ＳＷＡはインバータの入出力端を接続するスイッ
チ、ＶO はコンパレータの出力である。
４を形成する単位コンパレータの回路例を示すチッョパ
型コンパレータの回路図である。図４において、ＶＩＮ
はアナログ入力、ＶＲＥＦは基準電位、ＳＷＩはアナロ
グ入力ＶＩＮを入力するスイッチ、ＳＷＲは基準電位Ｖ
ＲＥＦを入力するスイッチ、Ｃは容量、ＩＮＶはインバ
ータ、ＳＷＡはインバータの入出力端を接続するスイッ
チ、ＶO はコンパレータの出力である。
【０００５】図５はこのコンパレータの動作タイミング
を示す波形図である。図５において、ＶＳＷＩ，ＶＳＷ
Ｒ，ＶＳＷＡはそれぞれ図４のスイッチＳＷＩ，ＳＷ
Ｒ，ＳＷＡを制御する制御信号であり、”Ｈ”期間にス
イッチがオンしている。
を示す波形図である。図５において、ＶＳＷＩ，ＶＳＷ
Ｒ，ＶＳＷＡはそれぞれ図４のスイッチＳＷＩ，ＳＷ
Ｒ，ＳＷＡを制御する制御信号であり、”Ｈ”期間にス
イッチがオンしている。
【０００６】制御信号ＶＳＷＩ，ＶＳＷＡが”Ｈ”期間
ではアナログ入力はＶＩＮは容量Ｃにサンプリングさ
れ、インバータＩＮＶはスイッチＳＷＡにより入出力端
をショートされ、インバータのＩＮＶのスイッチング電
圧にバイアスされている。次にスイッチＳＷＩ，ＳＷＡ
がオフ、スイッチＳＷＲがオンし、基準電位ＶＲＥＦが
与えられて容量Ｃに充電され、ＶＩＮ，ＶＲＥＦの差電
圧がインバータＩＮＶにより増幅され出力ＶO が出力さ
れる。図５のＩはインバータＩＮＶに流れる電流を示
し、サンプル期間には入出力端がショートされているた
め、貫通電流が流れている。
ではアナログ入力はＶＩＮは容量Ｃにサンプリングさ
れ、インバータＩＮＶはスイッチＳＷＡにより入出力端
をショートされ、インバータのＩＮＶのスイッチング電
圧にバイアスされている。次にスイッチＳＷＩ，ＳＷＡ
がオフ、スイッチＳＷＲがオンし、基準電位ＶＲＥＦが
与えられて容量Ｃに充電され、ＶＩＮ，ＶＲＥＦの差電
圧がインバータＩＮＶにより増幅され出力ＶO が出力さ
れる。図５のＩはインバータＩＮＶに流れる電流を示
し、サンプル期間には入出力端がショートされているた
め、貫通電流が流れている。
【０００７】図６は図２の直並列型Ａ／Ｄ変換器の動作
タイミング図を示し、下位コンパレータ群Ａ，Ｂを交互
に動作させることにより、特開昭６２−２８５５２２号
公報にも記載されているように、一方の下位コンパレー
タ群がサンプル・ホールド期間であるときには、他方の
下位コンパレータ群が比較期間となって比較動作を行
い、また、一方が比較期間となって比較動作を行ってい
るときには、他方がサンプル・ホールド期間となってデ
ータをサンプル・ホールドし次の比較期間における比較
動作の準備を行い、常に、どちらか一方の下位コンパレ
ータ群によって比較動作を行って、動作的に待ち時間を
無くして高速化を図っている。また下位コンパレータ群
Ａ，Ｂのサンプル期間とホールド期間は、図４のインバ
ータＩＮＶがスイッチング電圧にバイアスされている状
態で、インバータに貫通電流が流れている状態であり、
その時間変化を図６の下部に示した。
タイミング図を示し、下位コンパレータ群Ａ，Ｂを交互
に動作させることにより、特開昭６２−２８５５２２号
公報にも記載されているように、一方の下位コンパレー
タ群がサンプル・ホールド期間であるときには、他方の
下位コンパレータ群が比較期間となって比較動作を行
い、また、一方が比較期間となって比較動作を行ってい
るときには、他方がサンプル・ホールド期間となってデ
ータをサンプル・ホールドし次の比較期間における比較
動作の準備を行い、常に、どちらか一方の下位コンパレ
ータ群によって比較動作を行って、動作的に待ち時間を
無くして高速化を図っている。また下位コンパレータ群
Ａ，Ｂのサンプル期間とホールド期間は、図４のインバ
ータＩＮＶがスイッチング電圧にバイアスされている状
態で、インバータに貫通電流が流れている状態であり、
その時間変化を図６の下部に示した。
【０００８】
【発明が解決しようとする課題】図６で示したように、
下位コンパレータ群Ａ，Ｂは交互に動作させているた
め、下位コンパレータ群Ａの比較期間では、下位コンパ
レータ群Ｂはサンプル・ホールド期間であり、チョッパ
型インバータには貫通電流が流れている。下位コンパレ
ータ群はそれぞれｋ個のコンパレータにより形成されて
おり、１コンパレータ当りの貫通電流をＩa とするとｋ
Ｉa の電流が電源配線ＶＤＤ、ＧＮＤ配線ＶＳＳに流れ
る。この電流により、図２の電源配線ＶＤＤとＧＮＤ配
線ＶＳＳにｋＩa の電流が流れ、配線抵抗のため下位コ
ンパレータ群４の１番目のＶＤＤ電位、ＶＳＳ電位とｋ
番目のＶＤＤ電位、ＶＳＳ電位は異なる。このため下位
コンパレータ群Ｂがサンプールホールド期間に、比較を
行っている下位コンパレータ群Ａのコンパレータに与え
るＶＤＤ電位、ＶＳＳ電位が１番目のコンパレータとｋ
番目のコンパレータ電位では差が生じ、コンパレータの
オフセット電圧を発生する。下位コンパレータ群Ａ，Ｂ
が逆の場合も同様であるオフセット電圧はＡ／Ｄ変換器
の微分有線性誤差を大きくし精度を悪くする。
下位コンパレータ群Ａ，Ｂは交互に動作させているた
め、下位コンパレータ群Ａの比較期間では、下位コンパ
レータ群Ｂはサンプル・ホールド期間であり、チョッパ
型インバータには貫通電流が流れている。下位コンパレ
ータ群はそれぞれｋ個のコンパレータにより形成されて
おり、１コンパレータ当りの貫通電流をＩa とするとｋ
Ｉa の電流が電源配線ＶＤＤ、ＧＮＤ配線ＶＳＳに流れ
る。この電流により、図２の電源配線ＶＤＤとＧＮＤ配
線ＶＳＳにｋＩa の電流が流れ、配線抵抗のため下位コ
ンパレータ群４の１番目のＶＤＤ電位、ＶＳＳ電位とｋ
番目のＶＤＤ電位、ＶＳＳ電位は異なる。このため下位
コンパレータ群Ｂがサンプールホールド期間に、比較を
行っている下位コンパレータ群Ａのコンパレータに与え
るＶＤＤ電位、ＶＳＳ電位が１番目のコンパレータとｋ
番目のコンパレータ電位では差が生じ、コンパレータの
オフセット電圧を発生する。下位コンパレータ群Ａ，Ｂ
が逆の場合も同様であるオフセット電圧はＡ／Ｄ変換器
の微分有線性誤差を大きくし精度を悪くする。
【０００９】本発明は上記問題を解決するもので、一方
の下位コンパレータ群が比較を行っているときに、もう
一方の下位コンパレータ群の影響を受けないようにした
直並列型Ａ／Ｄ変換器を提供することを目的とするもの
である。
の下位コンパレータ群が比較を行っているときに、もう
一方の下位コンパレータ群の影響を受けないようにした
直並列型Ａ／Ｄ変換器を提供することを目的とするもの
である。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明の直並列型Ａ／Ｄ変換器は、アナログ入力を
上位ｍビット（ｍは２以上の整数）のデジタルデータに
変換する上位コンパレータ群と下位ｎビット（ｎは２以
上の整数）のデジタルデータに変換する２組の下位コン
パレータ群Ａ，Ｂを有し、これら各コンパレータ群を構
成する単位コンパレータをチョッパ型コンパレータと
し、前記下位コンパレータ群Ａ，Ｂはそれぞれｋ個（ｋ
は２以上の整数）のコンパレータＡ1，Ａ2，…Ａkと
Ｂ1，Ｂ2，…Ｂkから構成され、前記下位コンパレータ
群Ａ，Ｂを、Ａ1，Ｂ1，Ａ2，Ｂ2，…，Ａi，Ｂi…
Ａk，Ｂkの順に交互に配置して交互に動作させることに
より、前記下位コンパレータ群を１組のみで構成して単
一動作させる場合に比べて高速化を図るように構成した
直並列型Ａ／Ｄ変換器であって、前記下位コンパレータ
群Ａ（Ａ1，Ａ2，…Ａi，…Ａk）に接続する電源配線お
よびＧＮＤ配線と前記下位コンパレータ群Ｂ（Ｂ1，
Ｂ2，…Ｂi，…Ｂk）に接続する電源配線およびＧＮＤ
配線を別系統にしたことを特徴とするものである。
に、本発明の直並列型Ａ／Ｄ変換器は、アナログ入力を
上位ｍビット（ｍは２以上の整数）のデジタルデータに
変換する上位コンパレータ群と下位ｎビット（ｎは２以
上の整数）のデジタルデータに変換する２組の下位コン
パレータ群Ａ，Ｂを有し、これら各コンパレータ群を構
成する単位コンパレータをチョッパ型コンパレータと
し、前記下位コンパレータ群Ａ，Ｂはそれぞれｋ個（ｋ
は２以上の整数）のコンパレータＡ1，Ａ2，…Ａkと
Ｂ1，Ｂ2，…Ｂkから構成され、前記下位コンパレータ
群Ａ，Ｂを、Ａ1，Ｂ1，Ａ2，Ｂ2，…，Ａi，Ｂi…
Ａk，Ｂkの順に交互に配置して交互に動作させることに
より、前記下位コンパレータ群を１組のみで構成して単
一動作させる場合に比べて高速化を図るように構成した
直並列型Ａ／Ｄ変換器であって、前記下位コンパレータ
群Ａ（Ａ1，Ａ2，…Ａi，…Ａk）に接続する電源配線お
よびＧＮＤ配線と前記下位コンパレータ群Ｂ（Ｂ1，
Ｂ2，…Ｂi，…Ｂk）に接続する電源配線およびＧＮＤ
配線を別系統にしたことを特徴とするものである。
【００１１】
【作用】本発明は上記の構成により、２組の下位コンパ
レータ群Ａ，Ｂを、交互に配置しそれぞれが交互に動作
するようにして、下位コンパレータ群を１組のみで構成
して単一動作させる場合に比べて高速化するように構成
した場合においても、一方の下位コンパレータ群が比較
期間であって、他方の下位コンパレータ群が貫通電流の
流れるサンプル・ホールド期間であるときにも、この貫
通電流による配線の電位差によって生ずるもう一方の下
位コンパレータ群のオフセット電圧の発生を防止する。
レータ群Ａ，Ｂを、交互に配置しそれぞれが交互に動作
するようにして、下位コンパレータ群を１組のみで構成
して単一動作させる場合に比べて高速化するように構成
した場合においても、一方の下位コンパレータ群が比較
期間であって、他方の下位コンパレータ群が貫通電流の
流れるサンプル・ホールド期間であるときにも、この貫
通電流による配線の電位差によって生ずるもう一方の下
位コンパレータ群のオフセット電圧の発生を防止する。
【００１２】
【実施例】以下本発明の一実施例を図面に基づいて説明
する。図１は本発明の一実施例のチョッパ型コンパレー
タを用いた直並列型Ａ／Ｄ変換器のブロック図である。
この構成は図２の従来例の構成と同じであるが、下位コ
ンパレータ群Ａ，Ｂに接続する電源配線ＶＤＤとＧＮＤ
配線ＶＳＳが、ＶＤＤＡ，ＶＳＳＡとＶＤＤＢ，ＶＳＳ
Ｂの２組に分かれていることが異なる。
する。図１は本発明の一実施例のチョッパ型コンパレー
タを用いた直並列型Ａ／Ｄ変換器のブロック図である。
この構成は図２の従来例の構成と同じであるが、下位コ
ンパレータ群Ａ，Ｂに接続する電源配線ＶＤＤとＧＮＤ
配線ＶＳＳが、ＶＤＤＡ，ＶＳＳＡとＶＤＤＢ，ＶＳＳ
Ｂの２組に分かれていることが異なる。
【００１３】すなわち、図１において、直列型Ａ／Ｄ変
換器は、アナログ入力ＶＩＮを上位ｍビット（ｍは２以
上の整数）のデジタルデータに変換する上位コンパレー
タ群１と下位ｎビット（ｎは２以上の整数）のデジタル
コードに変換する２組のコンパレータ群Ａ，Ｂよりなる
下位コンパレータ群14を備え、下位コンパレータ群Ａ，
Ｂはそれぞれｋ個（ｋは２以上の整数）のコンパレータ
Ａ1 ，Ａ2 ，…Ａk ，Ｂ1 ，Ｂ2 ，…Ｂk から構成さ
れ、下位コンパレータ群Ａ，ＢをＡ1 ，Ｂ1 ，Ａ 2 ，Ｂ
2 ，…，Ａi ，Ｂi ，…Ａk ，Ｂk の順に交互に配置し
て下位コンパレータ群Ａ，Ｂを交互に動作させることに
より高速化を図るように構成され、これらは図２の従来
例と同じである。さらに、下位コンパレータ群Ａ（Ａ
1 ，Ａ2 ，…Ａi ，…Ａk ）に接続する電源配線ＶＤＤ
ＡとＧＮＤ配線ＶＳＳＡを下位コンパレータ群Ｂ（Ｂ
1 ，Ｂ2 ，…Ｂi ，…Ｂk ）に接続する電源配線ＶＤＤ
ＢとＧＮＤ配線ＶＳＳＢと別系統に構成している。
換器は、アナログ入力ＶＩＮを上位ｍビット（ｍは２以
上の整数）のデジタルデータに変換する上位コンパレー
タ群１と下位ｎビット（ｎは２以上の整数）のデジタル
コードに変換する２組のコンパレータ群Ａ，Ｂよりなる
下位コンパレータ群14を備え、下位コンパレータ群Ａ，
Ｂはそれぞれｋ個（ｋは２以上の整数）のコンパレータ
Ａ1 ，Ａ2 ，…Ａk ，Ｂ1 ，Ｂ2 ，…Ｂk から構成さ
れ、下位コンパレータ群Ａ，ＢをＡ1 ，Ｂ1 ，Ａ 2 ，Ｂ
2 ，…，Ａi ，Ｂi ，…Ａk ，Ｂk の順に交互に配置し
て下位コンパレータ群Ａ，Ｂを交互に動作させることに
より高速化を図るように構成され、これらは図２の従来
例と同じである。さらに、下位コンパレータ群Ａ（Ａ
1 ，Ａ2 ，…Ａi ，…Ａk ）に接続する電源配線ＶＤＤ
ＡとＧＮＤ配線ＶＳＳＡを下位コンパレータ群Ｂ（Ｂ
1 ，Ｂ2 ，…Ｂi ，…Ｂk ）に接続する電源配線ＶＤＤ
ＢとＧＮＤ配線ＶＳＳＢと別系統に構成している。
【００１４】この構成により、２組の下位コンパレータ
群Ａ，Ｂを、交互に配置しそれぞれが交互に動作するよ
うにして、下位コンパレータ群を１組のみで構成して単
一動作させる場合に比べて高速化するように構成した場
合においても、２組の下位コンパレータ群ＡおよびＢの
各電源配線とＧＮＤ配線を、ＶＤＤＡとＶＳＳＡおよび
ＶＤＤＢとＶＳＳＢの別系統としているので、一方の下
位コンパレータ群が比較期間であって、他方の下位コン
パレータ群が貫通電流の流れるサンプル・ホールド期間
であるときにも、この貫通電流による電源配線ＶＤＤＢ
とＧＮＤ配線ＶＳＳＢの電位差によって、下位コンパレ
ータＡ群の比較時にコンパレータにオフセット電圧が発
生するのを防止し、Ａ／Ｄ変換器の精度を上げる。
群Ａ，Ｂを、交互に配置しそれぞれが交互に動作するよ
うにして、下位コンパレータ群を１組のみで構成して単
一動作させる場合に比べて高速化するように構成した場
合においても、２組の下位コンパレータ群ＡおよびＢの
各電源配線とＧＮＤ配線を、ＶＤＤＡとＶＳＳＡおよび
ＶＤＤＢとＶＳＳＢの別系統としているので、一方の下
位コンパレータ群が比較期間であって、他方の下位コン
パレータ群が貫通電流の流れるサンプル・ホールド期間
であるときにも、この貫通電流による電源配線ＶＤＤＢ
とＧＮＤ配線ＶＳＳＢの電位差によって、下位コンパレ
ータＡ群の比較時にコンパレータにオフセット電圧が発
生するのを防止し、Ａ／Ｄ変換器の精度を上げる。
【００１５】
【発明の効果】以上のように本発明によれば、下位コン
パレータ群Ａ，Ｂの電源配線ＶＤＤ、ＧＮＤ配線ＶＳＳ
を分離することにより、一方のコンパレータ群がサンプ
ルホールド期間にありコンパレータ貫通電流が流れてい
るとき、他方のコンパレータ群の比較時の、貫通電流に
よる電源配線ＶＤＤ、ＧＮＤ配線ＶＳＳの電位差による
コンパレータのオフセット電圧を減少することができ、
精度の高いＡ／Ｄ変換器を実現することができる。
パレータ群Ａ，Ｂの電源配線ＶＤＤ、ＧＮＤ配線ＶＳＳ
を分離することにより、一方のコンパレータ群がサンプ
ルホールド期間にありコンパレータ貫通電流が流れてい
るとき、他方のコンパレータ群の比較時の、貫通電流に
よる電源配線ＶＤＤ、ＧＮＤ配線ＶＳＳの電位差による
コンパレータのオフセット電圧を減少することができ、
精度の高いＡ／Ｄ変換器を実現することができる。
【図１】本発明の一実施例の直並列型Ａ／Ｄ変換器のブ
ロック図
ロック図
【図２】従来例の直並列型Ａ／Ｄ変換器のブロック図
【図３】直並列型Ａ／Ｄ変換器の基準抵抗網の回路図
【図４】直並列型Ａ／Ｄ変換器のコンパレータ群におけ
るチョッパ型コンパレータの回路図
るチョッパ型コンパレータの回路図
【図５】同チョッパ型コンパレータの動作タイミング図
【図６】直並列型Ａ／Ｄ変換器の動作タイミング図
１ 基準抵抗網 ２ 上位コンパレータ群 ３ 上位エンコード部 ４ 下位コンパレータ群 ５ 下位エンコード部 ６ クロック発生部 ７ 出力ロジック部 ＶＲＢ ロー側基準電位 ＶＲＴ ハイ側基準電位 ＤＩＮ アナログ入力 ＶＤＤＡ，ＶＤＤＢ，電源配線 ＶＳＳＡ，ＶＳＳＢ，ＧＮＤ配線 ＶＲＥＦＣ 上位コンパレータ群に与える基準
電圧 ＶＲＥＦＦ 下位コンパレータ群に与える基準
電圧
電圧 ＶＲＥＦＦ 下位コンパレータ群に与える基準
電圧
Claims (1)
- 【請求項１】 アナログ入力を上位ｍビット（ｍは２以
上の整数）のデジタルデータに変換する上位コンパレー
タ群と下位ｎビット（ｎは２以上の整数）のデジタルデ
ータに変換する２組の下位コンパレータ群Ａ，Ｂを有
し、これら各コンパレータ群を構成する単位コンパレー
タをチョッパ型コンパレータとし、前記下位コンパレー
タ群Ａ，Ｂはそれぞれｋ個（ｋは２以上の整数）のコン
パレータＡ1，Ａ2，…ＡkとＢ1，Ｂ2，…Ｂkから構成さ
れ、前記下位コンパレータ群Ａ，Ｂを、Ａ1，Ｂ1，
Ａ2，Ｂ2，…，Ａi，Ｂi…Ａk，Ｂkの順に交互に配置し
て交互に動作させることにより、前記下位コンパレータ
群を１組のみで構成して単一動作させる場合に比べて高
速化を図るように構成した直並列型Ａ／Ｄ変換器であっ
て、前記下位コンパレータ群Ａ（Ａ1，Ａ2，…Ａi，…
Ａk）に接続する電源配線およびＧＮＤ配線と前記下位
コンパレータ群Ｂ（Ｂ1，Ｂ2，…Ｂi，…Ｂk）に接続す
る電源配線およびＧＮＤ配線を別系統にしたことを特徴
とする直並列型Ａ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18561492A JP2695098B2 (ja) | 1992-07-14 | 1992-07-14 | 直並列型ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18561492A JP2695098B2 (ja) | 1992-07-14 | 1992-07-14 | 直並列型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0637636A JPH0637636A (ja) | 1994-02-10 |
| JP2695098B2 true JP2695098B2 (ja) | 1997-12-24 |
Family
ID=16173888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18561492A Expired - Fee Related JP2695098B2 (ja) | 1992-07-14 | 1992-07-14 | 直並列型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2695098B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111987969B (zh) * | 2020-07-31 | 2022-01-28 | 珠海格力电器股份有限公司 | 变频电机的控制信号采样电路、变频空调外机及控制方法 |
-
1992
- 1992-07-14 JP JP18561492A patent/JP2695098B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0637636A (ja) | 1994-02-10 |
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