JP2012160968A - デジタル／アナログ変換器 - Google Patents

Abstract

【課題】Ｄ／Ａコンバータの回路面積を削減する。
【解決手段】Ｎ個の上側抵抗ＲＨおよびＮ個の下側抵抗ＲＬはそれぞれ、デジタル入力コードＤ_ＩＮの各ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされている。Ｎ個の上側スイッチＳＷＨは、それぞれが対応する上側抵抗ＲＨと並列に設けられ、かつそれぞれのオン、オフが対応するビットに応じて制御される。Ｎ個の下側スイッチＳＷＬは、それぞれが対応する下側抵抗ＲＬと並列に設けられ、かつそれぞれのオン、オフが対応するビットの論理反転に応じて制御される。
【選択図】図２

Description

本発明は、Ｄ／Ａコンバータに関する。

デジタル信号処理とアナログ信号処理のインタフェースとして、Ｄ／Ａコンバータ（デジタル／アナログ変換器）が利用される。図１は、抵抗ストリング型の３ビットＤ／Ａコンバータの構成を示す回路図である。Ｄ／Ａコンバータ１００ｒは、直列に接続された複数の抵抗Ｒを含む抵抗ストリング１０と、スイッチ回路１２を備える。抵抗ストリング１０の両端には、高低２つの基準電圧ＶＲＨ、ＶＲＬが印加される。スイッチ回路１２は、隣接する抵抗Ｒの接続点（タップ）ごとに生ずる電圧のうち、デジタル入力コードＤ_ＩＮ（Ｂ２：Ｂ０）に応じたひとつを選択する。

スイッチ回路１２は、複数のタップに対してトーナメント形式で接続される複数の２対１スイッチ（セレクタ）ＳＷを含む。このＤ／Ａコンバータ１００ｒでは、抵抗ＲおよびスイッチＳＷの個数はそれぞれ、入力デジタルコードＤ_ＩＮのビット数Ｎ（Ｎは自然数）を用いて、２^Ｎ−１で与えられる。したがって、Ｄ／Ａコンバータのビット数Ｎが増加すると、抵抗ＲおよびスイッチＳＷの個数が指数関数的に増大し、回路面積が大きくなる。

抵抗ストリング型Ｄ／Ａコンバータの回路面積を低減するために、いくつかの回路形式が提案されている（たとえば特許文献１参照）。しかしながら特許文献１に記載の技術であっても、回路面積はビット数Ｎに応じて指数関数的に増加する。

抵抗ストリング型以外のたとえばＲ−２Ｒラダー型Ｄ／Ａコンバータを用いれば回路面積は削減できるが、消費電力が大きくなるという別の問題が生ずる。

米国特許第４，９１８，４４８号明細書

本発明はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、Ｄ／Ａコンバータの回路面積の削減にある。

本発明のある態様は、Ｎビット（Ｎは自然数）のデジタル入力コードを、それに応じたアナログ出力電圧に変換するＤ／Ａコンバータに関する。このＤ／Ａコンバータは、上側基準電圧が印加される上側端子と、下側基準電圧が印加される下側端子と、アナログ出力電圧を出力するための出力端子と、それぞれがデジタル入力コードの各ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、上側端子と出力端子の間に直列に設けられたＮ個の上側抵抗と、それぞれがデジタル入力コードの各ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、下側端子と出力端子の間に直列に設けられたＮ個の下側抵抗と、それぞれがデジタル入力コードの各ビットに対応付けられ、それぞれが対応する上側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットに応じて制御されるＮ個の上側スイッチと、それぞれがデジタル入力コードの各ビットに対応付けられ、それぞれが対応する下側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットの論理反転に応じて制御されるＮ個の下側スイッチと、を備える。

この態様によると、ビット数Ｎが増加しても、上側、下側スイッチの個数が指数関数的に増大しないため、従来に比べて回路面積を削減できる。

本発明の別の態様もまた、Ｄ／Ａコンバータである。このＤ／Ａコンバータは、上側基準電圧が印加される上側端子と、下側基準電圧が印加される下側端子と、アナログ出力電圧を出力するための出力端子と、デジタル入力コードの最上位ビットに対応付けられ、その抵抗値が最上位ビットに応じて実質的にバイナリで重み付けされているセンター抵抗と、それぞれがデジタル入力コードの上位第２ビットから最下位ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、上側端子とセンター抵抗の一端の間に直列に設けられた（Ｎ−１）個の上側抵抗と、それぞれがデジタル入力コードの上位第２ビットから最下位ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、下側端子とセンター抵抗の他端の間に直列に設けられた（Ｎ−１）個の下側抵抗と、センター抵抗の一端と出力端子の間に設けられ、そのオン、オフが最上位ビットに応じて制御される上側センタースイッチと、センター抵抗の他端と出力端子の間に設けられ、そのオン、オフが最上位ビットの論理反転に応じて制御される下側センタースイッチと、それぞれがデジタル入力コードの上位第２ビットから最下位ビットに対応付けられ、それぞれが対応する上側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットに応じて制御される（Ｎ−１）個の上側スイッチと、それぞれがデジタル入力コードの上位第２ビットから最下位ビットに対応付けられ、それぞれが対応する下側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットの論理反転に応じて制御される（Ｎ−１）個の下側スイッチと、を備える。

この態様によると、ビット数Ｎが増加しても、上側、下側スイッチの個数が指数関数的に増大しないため、従来に比べて回路面積を削減できる。また、最上位ビットに対応する抵抗がひとつで足りるため、さらに回路面積を削減できる。

本発明のさらに別の態様もまた、Ｄ／Ａコンバータである。このＤ／Ａコンバータは、上側基準電圧が印加される上側端子と、下側基準電圧が印加される下側端子と、アナログ出力電圧を出力するための出力端子と、デジタル入力コードの最下位ビットに対応付けられ、その抵抗値が最下位ビットに応じて実質的にバイナリで重み付けされているセンター抵抗と、それぞれがデジタル入力コードの最上位ビットから下位第２ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、上側端子とセンター抵抗の一端の間に直列に設けられた（Ｎ−１）個の上側抵抗と、それぞれがデジタル入力コードの最上位ビットから下位第２ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、下側端子とセンター抵抗の他端の間に直列に設けられた（Ｎ−１）個の下側抵抗と、センター抵抗の一端と出力端子の間に設けられ、そのオン、オフが最下位ビットに応じて制御される上側センタースイッチと、センター抵抗の他端と出力端子の間に設けられ、そのオン、オフが最下位ビットの論理反転に応じて制御される下側センタースイッチと、それぞれがデジタル入力コードの最上位ビットから下位第２ビットに対応付けられ、それぞれが対応する上側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットに応じて制御される（Ｎ−１）個の上側スイッチと、それぞれがデジタル入力コードの最上位ビットから下位第２ビットに対応付けられ、それぞれが対応する下側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットの論理反転に応じて制御される（Ｎ−１）個の下側スイッチと、を備える。

これらの態様によると、ビット数Ｎが増加しても、上側、下側スイッチの個数が指数関数的に増大しないため、従来に比べて回路面積を削減できる。また、上側スイッチ、下側スイッチそれぞれのオン抵抗は、対応する上側抵抗、下側抵抗に比べて十分に小さくなければならないところ、最も抵抗値が小さい最下位ビットに対応する抵抗をセンター抵抗に選ぶことにより、上側スイッチ、下側スイッチの全体の面積を小さくできる。

ある態様のＤ／Ａコンバータは、上側端子と上側抵抗のストリングの一端の間に設けられた第１遮断スイッチ、下側端子と下側抵抗のストリングの一端の間に設けられた第２遮断スイッチの少なくとも一方をさらに備えてもよい。
遮断スイッチをオフすれば消費電力を低減できる。

ある態様のＤ／Ａコンバータは、少なくともひとつのビットに関して、そのビットに対応する上側抵抗と直列に設けられ、そのオン、オフ状態が、そのビットの論理反転に応じて制御される上側直列スイッチをさらに備えてもよい。
またある態様のＤ／Ａコンバータは、少なくともひとつのビットに関して、そのビットに対応する下側抵抗と直列に設けられ、そのオン、オフ状態が、そのビットに応じて制御される下側直列スイッチをさらに備えてもよい。
これらの場合、上側もしくは下側直列スイッチによって、対応する上側もしくは下側スイッチのオン抵抗のばらつき、変動をキャンセルでき、Ｄ／Ａコンバータの精度、温度特性を改善できる。

ある態様において、下位第ｉビットに対応する上側抵抗の抵抗値をＲ_ｉ（ｉは１≦ｉ≦Ｎ）と書くとき、Ｒ_ｉ＜Ｒ_ｉ−１×２が成り立ってもよい。
この場合、デジタル入力コードに応じて、出力電圧は折り返しながら増大する。出力電圧をある一定値に固定すればよい用途においては、必要な出力電圧が得るために必要な入力デジタルコードを探索すればよい。この場合に、出力電圧の折り返しが存在すると、探索を確実に行うことができる。

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明のある態様によれば、Ｄ／Ａコンバータの回路面積を削減できる。

抵抗ストリング型の３ビットＤ／Ａコンバータの構成を示す回路図である。 第１の実施の形態に係るＤ／Ａコンバータの構成を示す回路図である。 図３（ａ）、（ｂ）は、Ｄ／Ａコンバータのデジタル入力コードと出力電圧の関係を示す図である。 折り返しを有するＤ／Ａコンバータの入出力特性の一例を示す図である。 図１のＤ／Ａコンバータのキャリブレーション方法を示すフローチャートである。 探索区間、右側区間、左側区間、測定される出力電圧の関係を示す図である。 第２の実施の形態に係るＤ／Ａコンバータの構成を示す回路図である。 第３の実施の形態に係るＤ／Ａコンバータの構成を示す回路図である。 第１の変形例に係るＤ／Ａコンバータの構成を示す回路図である。 第２の変形例に係るＤ／Ａコンバータの構成の一部を示す回路図である。

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

（第１の実施の形態）
図２は、第１の実施の形態に係るＤ／Ａコンバータ１００の構成を示す回路図である。Ｄ／Ａコンバータ１００は、Ｎビット（Ｎは自然数）のデジタル入力コードＤ_ＩＮ［Ｎ−１：０］を、それに応じたアナログ出力電圧Ｖ_ＯＵＴに変換する。
Ｄ／Ａコンバータ１００は、上側端子Ｐ_Ｈ、下側端子Ｐ_Ｌ、出力端子Ｐ_Ｏ、Ｎ個の上側抵抗ＲＨ、Ｎ個の下側抵抗ＲＬ、Ｎ個の上側スイッチＳＷＨ、Ｎ個の下側スイッチＳＷＬを備える。図２では、Ｎ＝３の場合が示される。デジタル入力コードＤ_ＩＮ［Ｎ−１：０］の各ビットを、上位ビットから順にＢ（Ｎ−１）、Ｂ（Ｎ−２）、・・・、Ｂ１、Ｂ０と記す。また、「＃」は論理反転を示す。

上側端子Ｐ_Ｈには、上側基準電圧ＶＲＨが印加され、下側端子Ｐ_Ｌには下側基準電圧ＶＲＬが印加される。出力端子Ｐ_Ｏからは、デジタル入力コードＤ_ＩＮに応じたアナログ出力電圧Ｖ_ＯＵＴが出力される。

Ｎ個の上側抵抗ＲＨ_Ｎ−１〜ＲＨ_０は、上側端子Ｐ_Ｈと出力端子Ｐ_Ｏの間に直列に設けられ、抵抗ストリングの上側を形成する。上側抵抗ＲＨ_Ｎ−１〜ＲＨ_０はそれぞれ、デジタル入力コードＤ_ＩＮの各ビットＢＮ−１〜Ｂ０に対応付けられ、それぞれの抵抗値が対応するビット（桁）に応じて実質的にバイナリで重み付けされている。すなわち、下位第ｉビット（１≦ｉ≦Ｎ）に対応する上側抵抗ＲＨ_ｉ−１の抵抗値Ｒ_ｉ−１は、ある単位抵抗値Ｒを用いて式（１）を満たすように規定される。
Ｒ_ｉ−１＝２^ｉ−１×Ｒ …（１）
上側の抵抗ストリング内の抵抗の順番は特に限定されない。

Ｎ個の下側抵抗ＲＬ_Ｎ−１〜ＲＬ_０は、下側端子Ｐ_Ｌと出力端子Ｐ_Ｏの間に直列に設けられ、抵抗ストリングの下側を形成する。また下側抵抗ＲＬ_Ｎ−１〜ＲＬ_０はそれぞれ、デジタル入力コードＤ_ＩＮの各ビットＢＮ−１〜Ｂ０に対応付けられ、それぞれの抵抗値が対応するビット（桁）に応じて実質的にバイナリで重み付けされている。すなわち、下位第ｉビットに対応する下側抵抗ＲＬ_ｉ−１の抵抗値Ｒ_ｉ−１も、式（１）を満たすように規定される。下側の抵抗ストリング内の抵抗の順番も特に限定されない。

Ｎ個の上側スイッチＳＷＨ_Ｎ−１〜ＲＬ_０はそれぞれ、デジタル入力コードＤ_ＩＮの各ビットＢＮ−１〜Ｂ０に対応付けられ、それぞれが対応する上側抵抗ＲＨ_Ｎ−１〜ＲＨ_０と並列に設けられる。

Ｎ個の下側スイッチＳＷＬ_Ｎ−１〜ＳＷＬ_０はそれぞれ、デジタル入力コードＤ_ＩＮの各ビットＢＮ−１〜Ｂ０に対応付けられ、それぞれが対応する下側抵抗ＲＬ_Ｎ−１〜ＲＬ_０と並列に設けられる。

制御部（デコーダ）１４は、デジタル入力コードＤ_ＩＮの各ビットに応じて、上側スイッチＳＷＨおよび下側スイッチＳＷＬのオン、オフ状態を制御する。制御部１４は、下位第ｉビットに対応する上側スイッチＳＷＨ_ｉ−１を、対応するビットＢ_ｉ−１に応じて、具体的には値が１のときオン、０のときオフする。また制御部１４は、下位第ｉビットに対応する下側スイッチＳＷＬ_ｉ−１を、対応するビットＢ_ｉ−１が０のときオン、１のときオフする。つまり下側スイッチＳＷＬ_ｉ−１は、対応するビットＢ_ｉ−１の論理反転（＃Ｂ_ｉ−１）に応じて制御される。

以上がＤ／Ａコンバータ１００の構成である。続いてその動作を説明する。
同じビットに対応する下側スイッチＳＷＬ_ｉ−１と上側スイッチＳＷＨ_ｉ−１に注目すると、それらは相補的にオンする。そしてオンしたスイッチＳＷＨ、ＳＷＬと並列な抵抗ＲＨ、ＲＬはスイッチによってバイパスされる。スイッチＳＷＨ、ＳＷＬのオン抵抗が実質的にゼロ、オフ抵抗が実質的に無限大とみなすことができる理想状態を考えると、出力電圧Ｖ_ＯＵＴは、式（２）で与えられる。Ｃ_ＩＮは、デジタル入力コードＤ_ＩＮを１０進数で表した値である。
Ｖ_ＯＵＴ＝（ＶＲＨ−ＶＲＬ）・Ｃ_ＩＮ／（２^Ｎ−１）＋ＶＲＬ …（２）
したがって実施の形態に係るＤ／Ａコンバータ１００によれば、デジタル入力コードＤ_ＩＮに対して線形に変化する出力電圧Ｖ_ＯＵＴを生成することができる。このＤ／Ａコンバータ１００を、抵抗値がバイナリで重み付けされていることから、「２進重み付けストリング（Binary Weighted Resistor String）Ｄ／Ａコンバータ」と称する。

Ｄ／Ａコンバータ１００の回路面積を検討する。Ｄ／Ａコンバータ１００の面積は、スイッチの個数に依存し、スイッチの個数は、デジタル入力コードＤ_ＩＮのビット数Ｎの２倍である。したがって、スイッチの個数がビット数Ｎに対して指数関数的に増加するＤ／Ａコンバータに比べて、回路面積を削減することができる。回路面積の削減の効果は、ビット数Ｎが増加するほど顕著となる。

また消費電力について検討する。Ｄ／Ａコンバータ１００において、上側端子ＰＨと下側端子ＰＬの間の抵抗ストリングの抵抗は、（２^Ｎ−１）×Ｒとなる。したがって、消費電力は、従来のＤ／Ａコンバータと同程度の低消費電力が実現でき、Ｒ−２Ｒラダー型Ｄ／Ａコンバータに比べて有利である。

つまり、実施の形態に係るＤ／Ａコンバータ１００は、回路面積の削減と低消費電力を両立できる。またＤ／Ａコンバータ１００は、その構成から、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスでのインプリメントに適しているという利点もある。

現実的な回路においては、下位第ｉ＋１ビットと下位第ｉビットの抵抗値を比較したときに、理想状態では、Ｒ_ｉ＝２・Ｒ_ｉ−１が成り立ち、デジタル入力コードＤ_ＩＮと出力電圧Ｖ_ＯＵＴは１対１で対応付けることができる。ところが上側抵抗ＲＨ、下側抵抗ＲＬの抵抗値は、プロセスばらつきなどによって、式（１）の関係式から逸脱する。図３（ａ）、（ｂ）は、Ｄ／Ａコンバータのデジタル入力コードＤ_ＩＮと出力電圧Ｖ_ＯＵＴの関係を示す図である。あるビットにおいて、関係式（３）が成り立つとき、図３（ａ）に示すように、出力電圧Ｖ_ＯＵＴに「とび」が発生し、Ｄ／Ａコンバータ１００が生成できない出力電圧の範囲が発生してしまう。
Ｒ_ｉ＞２・Ｒ_ｉ−１ …（３）

そこで、抵抗値のばらつきが顕著な場合には、ばらつきを考慮して式（４）が成り立つように設計するとよい。
Ｒ_ｉ＜２・Ｒ_ｉ−１ …（４）
図３（ｂ）は、式（４）が成り立つときのＤ／Ａコンバータの入出力特性であり、出力電圧Ｖ_ＯＵＴに折り返しが発生する。折り返しが発生する部分については、ある出力電圧Ｖ_ＯＵＴを生成することができるデジタル入力コードＤ_ＩＮが複数存在することを意味する。そこで制御部１４によってデジタル入力コードＤ_ＩＮを中間コードＤ_ＩＮＴに変換し、中間コードＤ_ＩＮＴにもとづいて上側スイッチＳＷＨ、下側スイッチＳＷＬを制御すればよい。なお、抵抗値Ｒ_ｉが小さいと、下位ビットの分解能が粗くなり、出力電圧Ｖ_ＯＵＴの折り返しが大きくなる。したがって、抵抗値Ｒ_ｉは、式（４）が成り立つ範囲においてなるべく大きくすることが望ましい。

また出力電圧Ｖ_ＯＵＴのとび、折り返しには、上側抵抗ＲＨ、下側抵抗ＲＬの抵抗値のみでなく、スイッチＳＷＨ、ＳＷＬのオン抵抗も影響する。ｉ番目のスイッチのオン抵抗をＲｏｎ_ｉと書くとき、式（５）が成り立つように設計することが好ましい。
Ｒｏｎ_ｉ−１＜Ｒｏｎ_ｉ／２ …（５）

ある出力電圧Ｖ_ＯＵＴを生成するために必要な中間コードＤ_ＩＮＴは、以下のように探索することができる。この探索をキャリブレーションと呼ぶ。

図４は、関係式（４）を満たすように構成されたＤ／Ａコンバータ１００の入出力特性の一例を示す図であり、ＶＲＨ＝１．２Ｖ，ＶＲＬ＝０Ｖ、Ｎ＝１３ビットである。

図５は、図１のＤ／Ａコンバータ１００のキャリブレーション方法を示すフローチャートである。フローチャートは、あるひとつの出力電圧Ｖ_ＯＵＴに対応する中間コードＤ_ＩＮＴを探索する処理を示す。

まず、目標となる出力電圧（目標電圧）Ｖ_ＲＥＦが設定される（Ｓ１００）。そして、全コード範囲を探索区間にセットする（Ｓ１０２）。その後、中間コードＤ_ＩＮＴの最上位ビットＤ_ＩＮＴ［Ｎ−１］から、最下位ビットＤ_ＩＮＴ［０］に向けて探索処理を繰り返す。つまり変数ｉを、Ｎから１に向けて１ずつデクリメントしながら、Ｄ_ＩＮＴ［ｉ−１］を順に決定していく（Ｓ１０４）。

まず、現在の探索区間を、その中央において、左側区間と右側区間に分割する（Ｓ１０６）。そして、左側区間の最小コードを与えたときの出力電圧Ｖ_ＯＵＴＡ、左側区間の最大コードを与えたときの出力電圧Ｖ_ＯＵＴＢ、右側区間の最小コードを与えたときの出力電圧Ｖ_ＯＵＴＣ、右側区間の最大コードを与えたときの出力電圧Ｖ_ＯＵＴＤを測定する（Ｓ１０８）。図６は、探索区間、右側区間、左側区間、測定される出力電圧の関係を示す図である。

図５に戻る。目標電圧Ｖ_ＲＥＦが左側区間のみに存在する場合（Ｓ１１０のＹ）、Ｄ_ＩＮＴ［ｉ−１］＝０が決定され（Ｓ１１２）、左側区間が次の探索区間に設定される。目標電圧Ｖ_ＲＥＦが右側区間のみに存在する場合（Ｓ１１０のＮ、Ｓ１２０のＹ）、Ｄ_ＩＮＴ［ｉ−１］＝１が決定され（Ｓ１２２）、右側区間が次の探索区間に設定される（Ｓ１２４）。

目標電圧Ｖ_ＲＥＦが、右側区間と左側区間の両方に存在する場合（Ｓ１２０のＮ）、目標電圧Ｖ_ＲＥＦが測定された電圧Ｖ_ＯＵＴＢよりもＶ_ＯＵＴＣのいずれに近いかが判定される（Ｓ１３０）。そして、目標電圧Ｖ_ＲＥＦ電圧Ｖ_ＯＵＴＣに近いとき（Ｓ１３０のＹ）、Ｄ_ＩＮＴ［ｉ−１］＝０が決定され（Ｓ１１２）、左側区間が次の探索区間に設定される。目標電圧Ｖ_ＲＥＦが電圧Ｖ_ＯＵＴＢに近いとき（Ｓ１３０のＮ）、Ｄ_ＩＮＴ［ｉ−１］＝１が決定され（Ｓ１２２）、右側区間が次の探索区間に設定される（Ｓ１２４）。

これらの処理により、中間コードのビットＤ_ＩＮＴ［ｉ−１］と、次の探索区間が決定される。そして処理Ｓ１０４に戻り、変数ｉがデクリメントされ、次のビットが決定される。

以上の処理により、中間コードＤ_ＩＮＴの各ビットが最上位ビットから最下位ビットに向けて順に決定することができる。
なお処理Ｓ１３０を省略し、目標電圧Ｖ_ＲＥＦが右側区間、左側区間の両方に存在する場合、処理Ｓ１１２、Ｓ１１４に進むか、処理Ｓ１２２、Ｓ１２４に進むかを、あらかじめ定めておいてもよい。

このように、出力電圧Ｖ_ＯＵＴに折り返しが存在するようにＤ／Ａコンバータ１００を設計することにより、上述のキャリブレーションによって、任意の出力電圧Ｖ_ＯＵＴを与える中間コードＤ_ＩＮＴを決定することができる。そして、Ｄ／Ａコンバータ１００を使用する際には、必要な出力電圧Ｖ_ＯＵＴを与える中間コードＤ_ＩＮＴを、デジタル入力コードＤ_ＩＮとしてＤ／Ａコンバータ１００に与えればよい。あるいは、デジタル入力コードＤ_ＩＮと中間コードＤ_ＩＮＴの対応関係をテーブルに格納しておき、デジタル入力コードＤ_ＩＮに応じた中間コードＤ_ＩＮＴを生成して、スイッチを制御してもよい。

なお、最下位ビット付近において折り返しが存在すると、Ｄ／Ａコンバータの分解能を無駄に損なうことになりかねない。そこで、少なくとも最下位ビットについては、折り返しが存在しないように、抵抗値を決定するとよい。この場合、Ｓ１０４のループにおいて、ｉ＝２、１の繰り返しを省略し、中間コードＤ_ＩＮＴの最下位ビットＤ_ＩＮＴ［０］については、基準電圧Ｖ_ＲＥＦが、測定された電圧Ｖ_ＯＵＴＡ〜Ｖ_ＯＵＴＤのうち、いずれに一番近いかに応じて決定してもよい。

（第２の実施の形態）
図７は、第２の実施の形態に係るＤ／Ａコンバータ１００ａの構成を示す回路図である。図７のＤ／Ａコンバータ１００ａは、図２のＤ／Ａコンバータ１００のデジタル入力コードＤ_ＩＮの最上位ビットＢＮ−１に対応する上側抵抗ＲＨ_Ｎ−１、下側抵抗ＲＬ_Ｎ−１および上側スイッチＳＷＨ_Ｎ−１、ＳＷＬ_Ｎ−１に代えてセンター抵抗ＲＣ_Ｎ−１、センタースイッチＳＷＨ_Ｎ−１、ＳＷＬ_Ｎ−１を備える。

センター抵抗ＲＣ_Ｎ−１は、最上位ビットＤ_ＩＮ［Ｎ−１］に割り当てられ、その抵抗値は、２^Ｎ−１×Ｒで与えられる。

上側端子Ｐ_Ｈとセンター抵抗ＲＣ_Ｎ−１の一端の間には、直列に接続された（Ｎ−１）個の上側抵抗ＲＨ_Ｎ−２〜ＲＨ_０が設けられる。各上側抵抗ＲＨ_Ｎ−２〜ＲＨ_０は、デジタル入力コードＤ_ＩＮの上位第２ビットから最下位ビットに対応付けられ、それぞれの抵抗値は、対応するビット（桁）に応じて実質的にバイナリで重み付けされている。

下側端子Ｐ_Ｌとセンター抵抗ＲＣ_Ｎ−１の他端の間には、直列に設けられた（Ｎ−１）個の下側抵抗ＲＬ_Ｎ−２〜ＲＬ_０が設けられる。各下側抵抗ＲＬ_Ｎ−２〜ＲＬ_０は、デジタル入力コードＤ_ＩＮの上位第２ビットから最下位ビットに対応付けられ、それぞれの抵抗値は、対応するビット（桁）に応じて実質的にバイナリで重み付けされている。

上側センタースイッチＳＷＨ_Ｎ−１は、センター抵抗ＲＣ_Ｎ−１の一端と出力端子Ｐ_Ｏの間に設けられ、下側センタースイッチＳＷＬ_Ｎ−１は、センター抵抗ＲＣ_Ｎ−１の他端と出力端子Ｐ_Ｏの間に設けられる。

上側センタースイッチＳＷＨ_Ｎ−１のオン、オフは、最上位ビットＤ_ＩＮ［Ｎ−１］（ＢＮ−１）に応じて制御され、下側センタースイッチＳＷＬ_Ｎ−１のオン、オフは、最上位ビットＤ_ＩＮ［Ｎ−１］の論理反転（＃ＢＮ−１）に応じて制御される。

図７のＤ／Ａコンバータ１００ａによれば、図２の構成に比べて、最上位ビットに割り当てられる抵抗を削減できる。最上位ビットに割り当てられる抵抗は、最も抵抗値が高いため、これを削減することにより、Ｄ／Ａコンバータ１００ａの面積をさらに低減できる。

（第３の実施の形態）
図８は、第３の実施の形態に係るＤ／Ａコンバータ１００ｂの構成を示す回路図である。図８のＤ／Ａコンバータ１００ｂは、図２のＤ／Ａコンバータ１００のデジタル入力コードＤ_ＩＮの最下位ビットＢ０に対応する上側抵抗ＲＨ_０、下側抵抗ＲＬ_０および上側スイッチＳＷＨ_０、ＳＷＬ_０に代えてセンター抵抗ＲＣ_０、センタースイッチＳＷＨ_０、ＳＷＬ_０を備える。

センター抵抗ＲＣ_０は、最下位ビットＤ_ＩＮ［０］に割り当てられ、その抵抗値はＲで与えられる。

上側端子Ｐ_Ｈとセンター抵抗ＲＣ_０の一端の間には、直列に接続された（Ｎ−１）個の上側抵抗ＲＨ_Ｎ−１〜ＲＨ_１が設けられる。各上側抵抗ＲＨ_Ｎ−１〜ＲＨ_１は、デジタル入力コードＤ_ＩＮの最上位ビットから下位第２ビットに対応付けられ、それぞれの抵抗値は、対応するビット（桁）に応じて実質的にバイナリで重み付けされている。

下側端子Ｐ_Ｌとセンター抵抗ＲＣ_０の他端の間には、直列に設けられた（Ｎ−１）個の下側抵抗ＲＬ_Ｎ−１〜ＲＬ_１が設けられる。各下側抵抗ＲＬ_Ｎ−１〜ＲＬ_１は、デジタル入力コードＤ_ＩＮの最上位ビットから下位第２ビットに対応付けられ、それぞれの抵抗値は、対応するビット（桁）に応じて実質的にバイナリで重み付けされている。

上側センタースイッチＳＷＨ_０は、センター抵抗ＲＣ_０の一端と出力端子Ｐ_Ｏの間に設けられ、下側センタースイッチＳＷＬ_０は、センター抵抗ＲＣ_０の他端と出力端子Ｐ_Ｏの間に設けられる。

上側センタースイッチＳＷＨ_０のオン、オフは、最下位ビットＤ_ＩＮ［０］（Ｂ０）に応じて制御され、下側センタースイッチＳＷＬ_０のオン、オフは、最下位ビットＤ_ＩＮ［０］の論理反転（＃Ｂ０）に応じて制御される。

図８のＤ／Ａコンバータ１００ｂによれば、図２の構成に比べて、最下位ビットに割り当てられる抵抗を削減できる。また、スイッチＳＷＨ_ｉ、ＳＷＬ_ｉ（ｉ≠０）のオン抵抗は、それらと並列な抵抗ＲＨ_ｉ、ＲＬ_ｉに比べて十分に低いことが要求される。一方、センタースイッチＳＷＨ_０、ＳＷＬ_０のオン抵抗は、センター抵抗ＲＣ_０の抵抗値にかかわらずに決めることができる。そこで、センター抵抗ＲＣ_０を、最下位ビットに割り当てることにより、全スイッチの面積の合計を、図２あるいは図７の面積よりも小さくすることができ、ひいてはＤ／Ａコンバータ全体の面積を削減できる。

図７のＤ／Ａコンバータ１００ａと図８のＤ／Ａコンバータ１００ｂのいずれの面積が小さくなるかについては、Ｄ／Ａコンバータ１００を製造するプロセスや、ビット数Ｎなどによりケースバイケースであるため、設計者は最上位ビットと最下位ビットのいずれをセンター抵抗に割り当てるべきかを適宜選択すればよい。

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

（第１の変形例）
図９は、第１の変形例に係るＤ／Ａコンバータ１００ｃの構成を示す回路図である。図９のＤ／Ａコンバータ１００ｃは、図７のＤ／Ａコンバータ１００ａに加えて、第１遮断スイッチＳＷＨ_ＰＤ、第２遮断スイッチＳＷＬ_ＰＤを備える。
第１遮断スイッチＳＷＨ_ＰＤは、上側端子Ｐ_Ｈと上側抵抗のストリングの一端の間に設けられ、第２遮断スイッチＳＷＬ_ＰＤは、下側端子Ｐ_Ｌと下側抵抗のストリングの一端の間に設けられる。

制御部１４ｃは、Ｄ／Ａコンバータ１００ｃの非動作状態において、遮断スイッチＳＷＨ_ＰＤ、ＳＷＬ_ＰＤをオフする。

この変形例によれば、不使用時において、上側端子Ｐ_Ｈから下側端子Ｐ_Ｌに流れる電流を遮断することができるため、待機消費電力を低減できる。待機状態において、出力端子をハイインピーダンスとする場合には、２つの遮断スイッチＳＷＨ_ＰＤ、ＳＷＬ_ＰＤを両方オフすればよく、待機状態において出力電圧Ｖ_ＯＵＴをハイレベルとしたい場合には、ＳＷＨ_ＰＤをオン、ＳＷＬ_ＰＤをオフすればよく、待機状態において出力電圧Ｖ_ＯＵＴをローレベルとしたい場合には、ＳＷＨ_ＰＤをオフ、ＳＷＬ_ＰＤをオンすればよい。

なお、遮断スイッチＳＷＨ_ＰＤ、ＳＷＬ_ＰＤはいずれか一方のみを設けてもよい。また、遮断スイッチＳＷＨ_ＰＤ、ＳＷＬ_ＰＤは図２あるいは図８あるいはその他の変形例とも組み合わせることができる。

（第２の変形例）
図１０は、第２の変形例に係るＤ／Ａコンバータ１００ｄの構成の一部を示す回路図である。第２の変形例は、図２、図７、図８あるいはその他の変形例と組み合わせが可能である。
Ｄ／Ａコンバータ１００ｄは、上側直列スイッチＳＷＨＲ_ｉ、下側直列スイッチＳＷＬＲ_ｉをさらに備える。上側直列スイッチＳＷＨＲ_ｉは、少なくともひとつのビットに関して設けられ、そのビットＢｉに対応する上側抵抗ＲＨｉと直列に設けられ、そのオン、オフ状態が、そのビットの論理反転＃Ｂｉに応じて制御される。
下側直列スイッチＳＷＬＲ_ｉは、少なくともひとつのビットに関して設けられ、そのビットに対応する下側抵抗ＲＬ_ｉと直列に設けられ、そのオン、オフ状態が、そのビットＢｉに応じて制御される。

直列スイッチＳＷＨＲ_ｉ、ＳＷＬＲ_ｉを設けることにより、Ｄ／Ａコンバータのデジタル入力コードＤ_ＩＮの値にかかわらず、常にスイッチＳＷＨＲ_ｉ、ＳＷＬＲ_ｉのオン抵抗が直列に挿入された状態になるため、スイッチＳＷＨ_ｉ、ＳＷＬ_ｉのオン抵抗値の変動による影響を抑制でき、Ｄ／Ａコンバータの精度、温度特性を改善できる。

実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

１００…Ｄ／Ａコンバータ、１４…制御部、ＲＨ…上側抵抗、ＲＬ…下側抵抗、ＳＷＨ…上側スイッチ、ＳＷＬ…下側スイッチ、Ｐ_Ｏ…出力端子、Ｐ_Ｈ…上側端子、Ｐ_Ｌ…下側端子。

Claims (8)

1. Ｎビット（Ｎは自然数）のデジタル入力コードを、それに応じたアナログ出力電圧に変換するＤ／Ａコンバータであって、
   上側基準電圧が印加される上側端子と、
   下側基準電圧が印加される下側端子と、
   前記アナログ出力電圧を出力するための出力端子と、
   それぞれが前記デジタル入力コードの各ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、前記上側端子と前記出力端子の間に直列に設けられたＮ個の上側抵抗と、
   それぞれが前記デジタル入力コードの各ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、前記下側端子と前記出力端子の間に直列に設けられたＮ個の下側抵抗と、
   それぞれが前記デジタル入力コードの各ビットに対応付けられ、それぞれが対応する前記上側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットに応じて制御されるＮ個の上側スイッチと、
   それぞれが前記デジタル入力コードの各ビットに対応付けられ、それぞれが対応する前記下側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットの論理反転に応じて制御されるＮ個の下側スイッチと、
   を備えることを特徴とするＤ／Ａコンバータ。
2. Ｎビット（Ｎは自然数）のデジタル入力コードを、それに応じたアナログ出力電圧に変換するＤ／Ａコンバータであって、
   上側基準電圧が印加される上側端子と、
   下側基準電圧が印加される下側端子と、
   前記アナログ出力電圧を出力するための出力端子と、
   前記デジタル入力コードの最上位ビットに対応付けられ、その抵抗値が前記最上位ビットに応じて実質的にバイナリで重み付けされているセンター抵抗と、
   それぞれが前記デジタル入力コードの上位第２ビットから最下位ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、前記上側端子と前記センター抵抗の一端の間に直列に設けられた（Ｎ−１）個の上側抵抗と、
   それぞれが前記デジタル入力コードの上位第２ビットから最下位ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、前記下側端子と前記センター抵抗の他端の間に直列に設けられた（Ｎ−１）個の下側抵抗と、
   前記センター抵抗の前記一端と前記出力端子の間に設けられ、そのオン、オフが前記最上位ビットに応じて制御される上側センタースイッチと、
   前記センター抵抗の前記他端と前記出力端子の間に設けられ、そのオン、オフが前記最上位ビットの論理反転に応じて制御される下側センタースイッチと、
   それぞれが前記デジタル入力コードの上位第２ビットから最下位ビットに対応付けられ、それぞれが対応する前記上側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットに応じて制御される（Ｎ−１）個の上側スイッチと、
   それぞれが前記デジタル入力コードの上位第２ビットから最下位ビットに対応付けられ、それぞれが対応する前記下側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットの論理反転に応じて制御される（Ｎ−１）個の下側スイッチと、
   を備えることを特徴とするＤ／Ａコンバータ。
3. Ｎビット（Ｎは自然数）のデジタル入力コードを、それに応じたアナログ出力電圧に変換するＤ／Ａコンバータであって、
   上側基準電圧が印加される上側端子と、
   下側基準電圧が印加される下側端子と、
   前記アナログ出力電圧を出力するための出力端子と、
   前記デジタル入力コードの最下位ビットに対応付けられ、その抵抗値が前記最下位ビットに応じて実質的にバイナリで重み付けされているセンター抵抗と、
   それぞれが前記デジタル入力コードの最上位ビットから下位第２ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、前記上側端子と前記センター抵抗の一端の間に直列に設けられた（Ｎ−１）個の上側抵抗と、
   それぞれが前記デジタル入力コードの最上位ビットから下位第２ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされており、前記下側端子と前記センター抵抗の他端の間に直列に設けられた（Ｎ−１）個の下側抵抗と、
   前記センター抵抗の前記一端と前記出力端子の間に設けられ、そのオン、オフが前記最下位ビットに応じて制御される上側センタースイッチと、
   前記センター抵抗の前記他端と前記出力端子の間に設けられ、そのオン、オフが前記最下位ビットの論理反転に応じて制御される下側センタースイッチと、
   それぞれが前記デジタル入力コードの最上位ビットから下位第２ビットに対応付けられ、それぞれが対応する前記上側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットに応じて制御される（Ｎ−１）個の上側スイッチと、
   それぞれが前記デジタル入力コードの最上位ビットから下位第２ビットに対応付けられ、それぞれが対応する前記下側抵抗と並列に設けられ、かつそれぞれのオン、オフが対応するビットの論理反転に応じて制御される（Ｎ−１）個の下側スイッチと、
   を備えることを特徴とするＤ／Ａコンバータ。
4. 前記上側端子と上側抵抗のストリングの一端の間に設けられた第１遮断スイッチをさらに備えることを特徴とする請求項１から３のいずれかに記載のＤ／Ａコンバータ。
5. 前記下側端子と下側抵抗のストリングの一端の間に設けられた第２遮断スイッチをさらに備えることを特徴とする請求項１から４のいずれかに記載のＤ／Ａコンバータ。
6. 少なくともひとつのビットに関して、そのビットに対応する前記上側抵抗と直列に設けられ、そのオン、オフ状態が、そのビットの論理反転に応じて制御される上側直列スイッチをさらに備えることを特徴とする請求項１から５のいずれかに記載のＤ／Ａコンバータ。
7. 少なくともひとつのビットに関して、そのビットに対応する前記下側抵抗と直列に設けられ、そのオン、オフ状態が、そのビットに応じて制御される下側直列スイッチをさらに備えることを特徴とする請求項１から６のいずれかに記載のＤ／Ａコンバータ。
8. 下位第ｉビットに対応する上側抵抗の抵抗値をＲ_ｉ（ｉは１≦ｉ≦Ｎ）と書くとき、
   Ｒ_ｉ＜Ｒ_ｉ−１×２
   が成り立つことを特徴とする請求項１から７のいずれかに記載のＤ／Ａコンバータ。

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