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1. Gebiet
der Erfindung
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Die
vorliegende Erfindung betrifft das Gebiet der Kompensationspuffer
für integrierte
Schaltungen.
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2. Beschreibung des Stands
der Technik
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Mit
zunehmender Komplexität
der Personalcomputer und anderer Systeme, welche integrierte Schaltungen
einsetzen, ist der Bedarf an präzisen Ausgabetreibern
zunehmend bedeutender geworden. Häufig muss eine integrierte
Schaltung Signale mit Frequenzen von 100 MHz und höher über Spuren gedruckter
Leiterplatten steuern, die mehrere Zoll lang sind. Derartige Spuren
verhalten sich wie Übertragungsleitungen,
wobei sie die Datenübertragung schwierig
gestalten, sofern die Impedanz der Puffer nicht die Übertragungsleitereigenschaften
kompensiert. Andere Faktoren tragen ebenso zu der Notwendigkeit
von kompensierten Puffern bei, wobei zum Beispiel die Temperatur
und die Spannung während dem
Betrieb der Schaltung variieren können, was die Eigenschaften
der Puffer. verändert.
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Bekannt
sind zahlreiche kompensierende Ausgabepuffer, wie etwa aus den U.S.
Patenten US-A-5,578,971; US-A-5,528,166; US-A-4,975,598 und US-A-4,768,170.
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In
der gleichzeitig anhängigen
Patentanmeldung USSN: 09/299,771, eingereicht am 26.4.1999 unter
dem Titel „Method
and Apparatus for Dual Mode Output Buffer Impedance Compensation" (übertragen
auf den Zessionar der vorliegenden Anmeldung), wird ein Puffer mit
binär gewichteten,
kompensierenden Treiberabschnitten offenbart, die während dem
Zurücksetzen
oder der Initialisierung ausgewählt
werden. Externe Pull-Up- und Pull-Down-Widerstände werden dazu verwendet,
eine Bestimmung zu ermöglichen,
welche Treiberabschnitte erforderlich sind. Die vorliegende Erfindung
baut auf dem in der vorstehend genannten Anmeldung beschriebenen
Puffer, wie dies aus der weiteren Beschreibung ersichtlich wird.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Es
zeigen:
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1 eine
elektrische Prinzipskizze des invertierten Puffers und einer Steuerschaltung,
die zum Steuern des Betriebs des Puffers verwendet wird;
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2 eine
elektrische Prinzipskizze eines Digital-Analog-Umsetzers (DAU), der dazu verwendet
wird, Vorspannungssignale zur Steuerung des Ankerabschnitts des
Puffers aus 1 zu steuern;
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3A ein
Diagramm zur Veranschaulichung der relativen Stärke zwischen den binär gewichteten
(BW) Treiberabschnitten und der Stärke, die durch das linear gewichtete
(LW) Vorspannungssignal bereitgestellt wird;
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3B ein
Diagramm zur Veranschaulichung einer kennzeichnenden binär gewichteten Ausgangsstärke und
der zusätzlichen
Stärke,
die durch das linear gewichtete Vorspannungssignal bereitgestellt
wird; und
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4 das
für den
Betrieb des Puffers gemäß der vorliegenden
Erfindung verwendete Verfahren.
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GENAUE BESCHREIBUNG
DER VORLIEGENDEN ERFINDUNG
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Offenbart
wird ein Kompensationspuffer für eine
integrierte Schaltung. In der folgenden Beschreibung sind zahlreiche
besondere Einzelheiten wie zum Beispiel eine bestimmte Anzahl von
Abschnitten bzw. Zweigen in dem Puffer ausgeführt, um ein umfassendes Verständnis der
vorliegenden Erfindung zu vermitteln. Für den Fachmann auf dem Gebiet
ist es ersichtlich, dass die vorliegende Erfindung auch ohne diese
besonderen Einzelheiten ausgeführt
werden kann. In anderen Fällen
wurden allgemein bekannte Schaltungen wie etwa Digital-Analog-Umsetzer (DAU)
nicht im Detail ausgeführt,
um die vorliegende Erfindung nicht unnötig zu verschleiern.
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In
erstem Bezug auf die Abbildung aus 1 weisen
die dargestellten Pufferabschnitte eine Mehrzahl von binär gewichteten
(BW) Ausgabetreiberabschnitten auf, die zur Kompensation eingesetzt
werden. Diese Treiberabschnitte sorgen für eine grobe Abstimmung der
Ausgangssignalstärke.
Zum Beispiel sehen der Pull-Up-Transistor 34 und der Pull-Down-Transistor 40 die
größte Stärke vor
(z.B. 8x), während
die Transistoren 36 und 38 die geringste Stärke (z.B.
1x) vorsehen. In einem kennzeichnenden Ausführungsbeispiel können vier
BW-Abschnitte verwendet werden, wobei deren relativen Stärken in der
Abbildung aus 3A dargestellt sind. Hiermit wird
festgestellt, dass für
den vierten Abschnitt, der in der Abbildung aus 3A dargestellt
ist, der Transistor 34 oder 40 die Stärke 73 vorsieht,
während
für den
ersten Abschnitt der Transistor 36 oder 38 die Stärke 70 vorsieht.
Der Stärkenunterschied
kann durch die Auswahl entweder der Größe der Transistoren oder der
Werte der Widerstände
bereitgestellt werden, welche in diesen Abschnitten verwendet werden,
oder durch eine Kombination aus Transistorgröße und Widerstandswerten. Der
Einsatz dieser Widerstände,
um die V-I-Eigenschaften
des Puffers linearer zu gestalten, ist bekannt. Dies weist Signalqualitätsvorteile
im Besonderen bei hohen Datenübertragungsraten
auf. Wie dies ebenfalls bekannt ist, kann auch eine zusammengesetzte
Anordnung von Transistoren mit linearen Eigenschaften eingesetzt werden.
Jeder Pull-Up- und Pull-Down-Transistor kann somit einen oder mehrere
Transistoren aufweisen. (Die zusammengesetzte Anordnung von Transistoren
sowie der Einsatz der Widerstände
können in
den nachstehend beschriebenen spannungsgeregelten Abschnitten mit
linearer Gewichtung verwendet werden.)
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Gemäß den Lehren
in der oben genannten Patentanmeldung wird eine Reihe von binär gewichteten
Abschnitten nach der Initialisierung der integrierten Schaltung
ausgewählt,
um die gewünschte Stärke vorzusehen.
Eine Steuerschaltung 30, die in der vorstehend genannten
Patentanmeldung näher beschrieben
ist, verwendet zwei Zähler,
um binäre
Signale bereitzustellen, welche die erforderlichen Pull-Up- und
Pull-Down-Stärken
bereitstellen. Die Signale (PENB) auf den Leitungen 41,
welche in einem Ausführungsbeispiel
vier Bits aufweisen, wählen
die erforderliche Anzahl der Pull-Up-Transistoren aus. Vier Bits
auf den Leitungen 42 stellen das Signal (NEN) bereit, das
für die
Auswahl der erforderlichen Pull-Down-Transistoren verwendet wird.
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Jede
Leitung 41 ist mit einem ODER-Glied verbunden, wie etwa
den ODER-Gliedern 33 und 35. Die anderen Anschlüsse der
ODER-Glieder empfangen
das P-Treibersignal (PDRV). Die Ausgänge der ODER-Glieder sind mit
den Pull-Up-Transistoren gekoppelt; im Besonderen ist der Ausgang
des Gatters 33 mit dem Gate-Anschluss des P-Kanal-Transistors 34 gekoppelt,
und der Ausgang des Gatters 35 ist mit dem Gate-Anschluss
des P-Kanal-Transistors 36 gekoppelt. Hiermit wird festgestellt,
dass zwar ODER-Glieder bzw. ODER-Gatter verwendet werden, wobei
jedoch auch eine andere Logik verwendet werden kann, um die Pull-Up-Transistoren
anzusteuern.
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In ähnlicher
Weise ist jede der Leitungen 42 mit einem UND-Gatter verbunden,
wie etwa den UND-Gattern 37 und 39. Die anderen
Anschlüsse
der UND-Gatter empfangen das Treibersignal N von der Leitung 14 (NDRV).
Die Ausgänge
der UND-Gatter sind mit den N-Kanal-Transistoren in den binär gewichteten
Treiberabschnitten verbunden; im Besonderen ist der Ausgang des
UND-Gatters 37 mit dem Gate-Anschluss des Transistors 38 verbunden,
und der Ausgang des UND-Gatters 39 ist mit dem Gate-Anschluss
des Transistors 40 verbunden. Hiermit wird wiederum festgestellt,
dass auch eine andere Logik zum Ansteuern der Pull-Down-Transistoren verwendet
werden kann.
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Nach
der Initialisierung oder dem Zurücksetzen
der integrierten Schaltung stellt die Steuerschaltung 30 die
binären
Signale bereit, welche die erforderliche Stärke darstellen. Diese Signale
wählen
die entsprechenden Ausgangstreiber aus. Die Schaltung 30 verwendet
einen oder mehrere externe Widerstände, wie etwa den Widerstand 31,
und ein Referenzpotenzial, um die Ausgangsstärke zu evaluieren, wie dies
in der oben genannten Anmeldung beschrieben ist.
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Die
binär gewichteten
Ausgangs-Treiberabschnitte sorgen für eine relative grobe Abstimmung der
Ausgangsstärke.
Selbst der Treiber mit der geringsten Stärke sorgt für eine verhältnismäßig große Anpassung der Ausgangsstärke des
Puffers. Folglich kann die neue Auswahl der binär gewichteten Abschnitte während dem
Betrieb des Puffers Fehler in der Signaldetektion verursachen. Im
Allgemeinen wissen Abschlussbausteine nicht, wann das Eingangssignal übergeht,
und somit wissen sie auch nicht, wann die Stärke sicher erhöht werden
kann. Wie dies nachstehend im Text beschrieben ist, sorgt die vorliegende
Erfindung für
eine Feinabstimmung, die während
dem Pufferbetrieb erfolgen kann.
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Der
Puffer aus 1 weist einen Ankerabschnitt 16 auf,
um einen bestimmten Wert des Ausgangssignals vorzusehen, wenn keine
Kompensation verwendet wird sowie zur Bereitstellung der Feinabstimmung.
Dieser Schenkel stellt ein Ausgangssignal an die Anschlussfläche 10 bereit,
wenn keiner der binär
gewichteten Abschnitte ausgewählt
ist und wenn die linear gewichteten Vorspannungssignale „deaktiviert" sind. Somit sehen
der Pull-Up-Transistor 18 und der Pull-Down-Transistor 19 stets
ein Ausgangssignal vor, wenn der Pufferausgang aktiviert bzw. freigegeben
ist. Diese Transistoren empfangen das Treibersignal P und das Treibersignal
N über
die entsprechenden Inverter 16 und 17. Der Ankerabschnitt 15 weist
zusätzlich
einen P-Kanal-Transistor 21 und einen N-Kanal-Transistor 22 auf.
Diese Transistoren empfangen Vorspannungssignale auf den entsprechenden
Leitungen 24 und 25, welche eine Feinabstimmung
des Ausgangssignals vornehmen. Wenn sich der Puffer in dem Empfangsmodus
befindet (PDRV hoch und NDRV niedrig), erfolgt keine Ansteuerung
von dem Anker durch 15 und der Puffer weist eine hohe Eingangsimpedanz
auf.
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Während dem
Betrieb des Puffers wird zuerst die entsprechende Anzahl der binär gewichteten Abschnitte
ausgewählt,
wobei jede Kombination aus Pull-Up- und Pull-Down-Transistoren ausgewählt werden
kann. Danach wird die Stärke
des Ausgangssignals periodisch überwacht,
um zu bestimmen, ob eine weitere Kompensation erforderlich ist.
Zum Beispiel stellt die Steuerschaltung 30 alle paar Millisekunden
nach der Initialisierung unter Verwendung des gleichen Mechanismus,
der auch zur Bereitstellung der Signale PENB und NEN verwendet wird,
die gleichen binären
Signale auf den Leitungen 43 und 44 bereit. Der
gleiche Pull-Up-Zähler
und Pull-Down-Zähler,
die zur Bereitstellung der Signale auf den Leitungen 41 und 42 verwendet
werden, können
erneut verwendet werden, um die Signale auf den Leitungen 43 und 44 bereitzustellen.
Diese Zähler
und deren Betrieb sind in der oben genannten Patentanmeldung näher beschrieben.
In einem Ausführungsbeispiel
sehen die Leitungen 43 und 44 jeweils vier Bits
vor, wie dies als die Signale SELN (Leitungen 43) und die
Signale SELP (Leitungen 44) dargestellt ist.
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Die
Signale SELN und SELP können
jeweils separate Transistoren zur Feinabstimmung steuern. Dabei
würde es
sich jedoch um eine in gewisser Weise kostspielige Implementierung
handeln, da für
jeden der Transistoren separate Treiber benötigt werden. In dem in Bezug
auf die Abbildung aus 2 beschriebenen Ausführungsbeispiel
wird stattdessen ein Pass-Gate-Digital-Analog-Umsetzer (DAU) verwendet.
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In
folgendem Bezug auf die Abbildung aus 2 ist jeder
DAU mit einer Mehrzahl von Widerständen in dem Abschnitt 55 und
einem Multiplexer implementiert. Der Abschnitt 55 ist zwischen
die Transistoren 52 und 53 geschaltet und weist
eine erste Mehrzahl von Reihenwiderständen auf, die mit dem Multiplexer
(MUX) 51 gekoppelt sind. In einem Ausführungsbeispiel handelt es sich
dabei um 16 Widerstände,
die mit dem MUX 50 gekoppelt sind sowie 16 Widerstände, die
mit dem MUX 51 gekoppelt sind. Die Transistoren 52 und 53 werden
durch das Signal VBiasEN auf der Leitung 60 aktiviert,
die über
den Inverter 61 mit dem Transistor 53 und dem
Transistor 52 gekoppelt ist. Das Signal auf der Leitung 60 ermöglicht ferner
eine Entkoppelung der Leitung 25 von dem Potenzial der
Stromversorgung, indem der Pull-Up-Transistor 57 ausgeschaltet
wird, da der Gate-Anschluss
des Transistors 57 mit dem Inverter 61 gekoppelt
ist. Der obere Bereich der Stromversorgung wird für NBIAS
verwendet und der untere Bereich für PBIAS, so dass einheitliche
einzelne Spannungsstufen ungefähr
einheitliche Stärkestufen
der Transistoren 21 und 22 aus 1 bilden.
Ein Vorteil der Spannung, die dem vollen Stromversorgungspotenzial
am nächsten
ist, ist es, dass eine höhere
Rauschimmunität
auftritt, die ansonsten Schwankungen der Pufferstärke verursachen
könnte.
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Die
binären
Signale auf den Leitungen 43 sorgen dafür, dass der MUX 50 das
Potenzial an einem der 16 Widerstände zur Kopplung mit der Leitung 25 über die
Passgate-Transistoren in dem MUX 50 auswählt. Folglich
nimmt das Potenzial an der Leitung 25 eine von 16 Stufen
an, beginnend mit dem höchsten
Potenzial an dem Anschluss F und dem niedrigsten Potenzial an Anschluss
0. In ähnlicher Weise
wählt der
MUX 51 eines der 16 Potenziale in dem Abschnitt 55 auf,
indem einer der 16 Anschlüsse 0 bis F mit der Leitung 24 gekoppelt
wird. Dies erfolgt wiederum durch Passgate-Transistoren in dem MUX 51.
Auf diese Weise sind die Signale auf den Leitungen 24 und 25 praktisch
dahingehend „analog", dass jedes Signal
einen von 16 Werten annimmt, wobei die Differenz zwischen
jeder Stufe gleich ist. Zum Beispiel kann jede der identischen Stufen
zwischen 20 und 50 mV liegen.
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Die
Funktion der Widerstände
und DAUs aus 2 kann auch anderweitig realisiert
werden. Zum Beispiel können
zwei separate, sich überschneidende
Widerstandsketten oder eine einzelne Widerstandskette mit sich überschneidenden
Anzapfstellen verwendet werden.
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In
erneutem Bezug auf die Abbildung aus 1 ist das
PBIAS-Potenzial
auf der Leitung 24 mit dem P-Kanal-Transistor 21 gekoppelt.
Das Vorspannungspotenzial bestimmt die Pull-Up-Stärke
in dem Ankerabschnitt 15. Jede Stufe in dem Signal PBIAS stellt
eine relativ geringfügige Änderung
in der Ausgangsstärke
im Vergleich zu selbst den binär
gewichteten Treibern mit der geringsten Signifikanz bereit, wie
dies nachstehend im Text näher
beschrieben ist. In ähnlicher
Weise weist das Signal auf der Leitung 25, das Signal NBIAS, 16 gleiche
Stufen auf und bestimmt die Vorbelastung bzw. Vorspannung für den Pull-Down-Transistor 22.
Jede dieser Stufen sieht verhältnismäßig kleine
Stärkenveränderungen
an der Ausgangsanschlussfläche 10 im
Vergleich zu den kleinsten der binär gewichteten Pull-Down-Treiber vor.
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Die
Signale SELN und SELP von der Steuerschaltung 10 schreiben
während
dem Betrieb der integrierten Schaltung periodisch aktualisierte
Ausgabestärken
vor. Diese Signale passen die Vorspannung an den Transistoren 22 und 21 entsprechend über die
DAUs aus 2 an. Auf diese Weise wird die
Signalstärke
an der Anschlussfläche 10 während dem
Betrieb der integrierten Schaltung fein abgestimmt.
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In
Bezug auf die Abbildung aus 3A sind die
relativen Stärken
abgebildet, die durch die binär gewichteten
(BW) Treiberabschnitte und die linear gewichteten (LW) Vorspannungssignale
vorgesehen werden. Auf der linken Seite aus der Abbildung aus 3A sind
vier Stärken
abgebildet, die jeweils durch einen anderen BW-Abschnitt bereitgestellt werden.
Die Abbildungen der 3A und 3B stellen
entweder Pull-Up- oder Pull-Down-Stärken dar. Hiermit wird festgestellt,
dass eine andere Kombination aus Pull-Up- und Pull-Down-Transistoren durch
die PENB- und NEN-Signale ausgewählt
werden kann. In ähnlicher
Weise kann eine andere Stufe von jedem der SELN und SELP Signale
ausgewählt werden.
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Die
durch den wertniedrigsten der BW-Abschnitte vorgesehene BW-Stärke ist
in der Abbildung aus 3A als die Stärke 70 dargestellt.
Wie dies bereits beschrieben worden ist, kann sie durch einen der
Transistoren 36 oder 38 bereitgestellt werden. Die
nächst
höhere
Stärke
ist als die Stärke 71 dargestellt,
und die dritthöchste
Stärke
ist als die Stärke 72 dargestellt.
Die werthöchste
Stärke
ist durch die Stärke 73 dargestellt
und kann zum Beispiel durch einen der Transistoren 34 oder 40 bereitgestellt
werden. Es gibt 16 Stufen für die Feinabstimmung. Für dieses Ausführungsbeispiel
entspricht der BW-Stärkenbereich
somit (2nk-1), mit n=4, und wobei k eine
Konstante ist, und wobei der LW-Stärkenbereich ungefähr 4k entspricht.
Wenn der LW-Bereich allgemein p Bits umfasst, und wenn das Verhältnis des
wertniedrigsten Bits von BW zu LW „n" entspricht, so ist der LW-Stärkenbereich
gleich (2Pk/n-1).
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Nach
der Initialisierung oder dem Zurücksetzen
wird im Betrieb eine Kombination von BW-Abschnitten ausgewählt, um
die gewünschte
Stärke vorzusehen.
Die Stärke
der BW-Abschnitte, die dem gewünschten
Stärkewert
entspricht oder diesem am nächsten
ist, ohne diesen zu überschreiten,
wird ausgewählt.
In der Abbildung aus 3B wird angenommen, dass nach
der Initialisierung die BW-Stärken 71 und 73 die
anfängliche
Ausgabestärke 75 am
genauesten bereitstellen. Hiermit wird in Bezug auf das Beispiel
aus 3B festgestellt, dass bei einer derartigen Auswahl
der Stärke 70,
die BW-Abschnitte mehr als die erforderliche anfängliche Stärke 75 bereitstellen
würden.
Dies ist nicht wünschenswert,
da dabei kein Raum für
die Feinabstimmung gegeben ist. Bei der Initialisierung kompensiert
die LW-Vorspannung die Differenz der durch die #BW-Abschnitte vorgesehenen
Stärke
und dem tatsächlich
erforderlichen Wert.
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In
einem Ausführungsbeispiel
ist die LW-Vorbelastung bei der Initialisierung auf eine Auswahl
im Bereich der Stufen 4 bis 7 beschränkt. Das
heißt,
anfangs kann die Steuerschaltung 10 nur die beiden wertniedrigsten
Bits der Signale SELN und SELP variieren. In der Abbildung aus 3B wählt die
Feinabstimmung vier LW-Stufen aus, um die Differenz zwischen den
Stärken 71 und 73 auszugleichen,
wodurch die gewünschte
anfängliche
Stärke 75 erreicht wird.
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Während dem
Betrieb passt die Steuerschaltung 30 periodisch die Signale
SELN und SELP an. Während
jeder der periodischen Anpassungen ermöglicht die Steuerschaltung
höchstens
eine Änderung
um eine Stufe in einem der Signale SELN und SELP oder in beiden
Signalen. Diese verhältnismäßig geringfügigen Änderungen
der Stärke
verhindert fehlerhafte Detektionen der Signale und ermöglichen eine
Veränderung
der Stärke
zu jedem Zeitpunkt. Selbst diese kleinen Veränderungen können ausgeglichen werden, um
Stufenveränderungen
zu verhindern. Die Kapazitäten
auf den Leitungen 24 und 25 aus 2 sorgen
für eine
derartige Glättung.
Zusätzliches
Filtern kann eingesetzt werden, um die Stufenänderungen zu kompensieren.
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Wie
dies aus der Abbildung aus 3B ersichtlich
ist, kann die anfängliche
Stärke
während dem
Betrieb um vier LW-Stufen gesenkt und in einem Ausführungsbeispiel
um bis zu 12 LW-Stufen
erhöht werden.
Es kann entschieden werden, nur das wertniedrigste Bit während der
Initialisierung zu verwenden, und wobei somit ein umfassender Bereich
von LW-Stufen während
dem Betrieb zur Verfügung
steht. Allgemein steigt während
dem Betrieb die Temperatur, und die Stromversorgungsspannung nimmt ab, was
eine zusätzliche
Stärke
erforderlich macht, wobei folglich mehr Raum zur Erhöhung der
Stärke
als zu deren Verringerung vorgesehen wird. Ferner ist aus der Abbildung
aus 3A ersichtlich, dass die 16 Stufen ungefähr den Bereich
bereitstellen, der den beiden wertniedrigsten BW-Bits zugeordnet
ist. Dies ermöglicht
einen geeigneten Bereich für
die LW-Signale sowohl für
die Initialisierung als auch während dem
Betrieb.
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In
der Abbildung aus 4 sind die Stufen veranschaulicht,
die zur Steuerung des Puffers verwendet werden. Bei der durch den
Schritt 80 dargestellten Initialisierung werden BW-Abschnitte ausgewählt und
es wird ein begrenzter Bereich (z.B. 4 bis 7) des LW-Vorspannungssignals
verwendet. Während
dem Betrieb wird nur das LW-Signal verändert, und derartige Änderungen
treten danach nur während
einer Stufe je Periode auf, wie dies durch den Schritt 81 dargestellt
ist.
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Der
erfindungsgemäße Puffer
eignet sich im Besonderen für
Punkt-zu-Punkt-Übertragungen
für Grafikkarten,
E/A-Bausteine, und kann auch in anderen Schaltungen wie zum Beispiel
Prozessoren eingesetzt werden. Der erfindungsgemäße Puffer ermöglicht eine
Aktualisierung der Pufferstärke
während
sich der Puffer im Einsatz befindet, wie etwa als Treiber oder als
Abschluss. Da die LW-Stufen verhältnismäßig klein
sind, garantieren sie, dass sich die Stärke nicht dramatisch verändern kann
und falsche Signalerkennungen verursacht. Durch den Einsatz von
DAUs ist die Schaltung verhältnismäßig einfach im
Vergleich zur Implementierung von Transistoren, um eine Feinabstimmung
bereitzustellen.