JPH05225364A - 可変抵抗型ｍｏｓｆｅｔアナログ乗算器 - Google Patents
可変抵抗型ｍｏｓｆｅｔアナログ乗算器Info
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- JPH05225364A JPH05225364A JP4292339A JP29233992A JPH05225364A JP H05225364 A JPH05225364 A JP H05225364A JP 4292339 A JP4292339 A JP 4292339A JP 29233992 A JP29233992 A JP 29233992A JP H05225364 A JPH05225364 A JP H05225364A
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- Japan
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- mosfet
- terminal
- variable resistance
- voltage
- resistance type
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
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- G06N3/065—Analogue means
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Abstract
(57)【要約】
【目的】 高精度な乗算機能を実現する可変抵抗型ＭＯ
ＳＦＥＴアナログ乗算器を提供する。 【構成】 ＭＯＳＦＥＴ Ｑ１のソース端子とＭＯＳＦ
ＥＴ Ｑ２のドレイン端子とを接続し、ＭＯＳＦＥＴ
Ｑ２のゲート端子とソース端子とを接続することによ
り、可変抵抗型ＭＯＳＦＥＴ線形手段２０は入力電圧Ｖ
１とＶ２の積に比例した電流を出力し、演算増幅部１０
はこの電流を増幅し、入力電圧Ｖ１とＶ２の積に比例し
た出力電圧ＶO を出力する。
ＳＦＥＴアナログ乗算器を提供する。 【構成】 ＭＯＳＦＥＴ Ｑ１のソース端子とＭＯＳＦ
ＥＴ Ｑ２のドレイン端子とを接続し、ＭＯＳＦＥＴ
Ｑ２のゲート端子とソース端子とを接続することによ
り、可変抵抗型ＭＯＳＦＥＴ線形手段２０は入力電圧Ｖ
１とＶ２の積に比例した電流を出力し、演算増幅部１０
はこの電流を増幅し、入力電圧Ｖ１とＶ２の積に比例し
た出力電圧ＶO を出力する。
Description
【０００１】
【産業上の利用分野】本発明は可変抵抗型ＭＯＳＦＥＴ
アナログ乗算器に関するもので、特に、ＭＯＳＦＥＴの
非線形電流が除去されるように、２個のＭＯＳＦＥＴが
結合構成された可変抵抗型ＭＯＳＦＥＴ線形手段をアナ
ログ乗算器に適用して、正確度を大きく改善させた可変
抵抗型ＭＯＳＦＥＴアナログ乗算器に関するものであ
る。
アナログ乗算器に関するもので、特に、ＭＯＳＦＥＴの
非線形電流が除去されるように、２個のＭＯＳＦＥＴが
結合構成された可変抵抗型ＭＯＳＦＥＴ線形手段をアナ
ログ乗算器に適用して、正確度を大きく改善させた可変
抵抗型ＭＯＳＦＥＴアナログ乗算器に関するものであ
る。
【０００２】
【従来の技術】最近、ＶＬＳＩ技術が発達することによ
って、デジタルシステムだけでなくアナログシステムも
集積化することが必要となった。これはデジタル技術が
もはやコンピュータのように局限された分野にだけ使用
されるのではなく、遠隔地間の通信方式とか使用者の接
続部の人間化あるいは神経網の具現という新たな分野等
に、総合的適用が要求されるためである。
って、デジタルシステムだけでなくアナログシステムも
集積化することが必要となった。これはデジタル技術が
もはやコンピュータのように局限された分野にだけ使用
されるのではなく、遠隔地間の通信方式とか使用者の接
続部の人間化あるいは神経網の具現という新たな分野等
に、総合的適用が要求されるためである。
【０００３】
【発明が解決しようとする課題】上記のような背景か
ら、古典的な意味の演算という側面と実際の外部との接
続あるいは模擬具現という側面から既存のＶＬＳＩ技術
の使用のデジタル回路あるいはシステムの限界が表れて
いる。これは既存のＶＬＳＩ技術ですべての信号処理過
程の基本になる乗算機能の具現において、所要チップ面
積の著しい増加と同期式動作による速度の制限という問
題点が生じるためである。一方、現在までのアナログ集
積回路方式は、制限された精密度と設計の難易度のため
に、一般的にＶＬＳＩ化が難しいという問題点がある。
ら、古典的な意味の演算という側面と実際の外部との接
続あるいは模擬具現という側面から既存のＶＬＳＩ技術
の使用のデジタル回路あるいはシステムの限界が表れて
いる。これは既存のＶＬＳＩ技術ですべての信号処理過
程の基本になる乗算機能の具現において、所要チップ面
積の著しい増加と同期式動作による速度の制限という問
題点が生じるためである。一方、現在までのアナログ集
積回路方式は、制限された精密度と設計の難易度のため
に、一般的にＶＬＳＩ化が難しいという問題点がある。
【０００４】したがって、本発明はデジタルシステム具
現に有利な既存のＶＬＳＩ技術と新たなアナログ集積回
路で高い精密度の乗算演算機能をともに提供して、新た
に要求される総合的適用分野に存在する従来の問題点を
解決することができる可変抵抗型ＭＯＳＦＥＴアナログ
乗算器を提供することにその目的がある。
現に有利な既存のＶＬＳＩ技術と新たなアナログ集積回
路で高い精密度の乗算演算機能をともに提供して、新た
に要求される総合的適用分野に存在する従来の問題点を
解決することができる可変抵抗型ＭＯＳＦＥＴアナログ
乗算器を提供することにその目的がある。
【０００５】本発明の他の目的は、神経網の具現に効果
的なアナログデジタル混合（Ｈｙｂｒｉｄ）形の人工神
経環（Ｓｙｎａｐｓｅ）を提供して次世代コンピュータ
の具現が可能であるようにすることにある。
的なアナログデジタル混合（Ｈｙｂｒｉｄ）形の人工神
経環（Ｓｙｎａｐｓｅ）を提供して次世代コンピュータ
の具現が可能であるようにすることにある。
【０００６】
【課題を解決するための手段】本発明の可変抵抗型ＭＯ
ＳＦＥＴアナログ乗算器は対称形入力電圧によって全体
の電流を線形的に変化させるため可変抵抗型ＭＯＳＦＥ
Ｔ線形手段と、可変抵抗型ＭＯＳＦＥＴ線形手段から自
体の反転入力端子に接続されるが自体の非反転入力端子
は接地される演算増幅器および、この演算増幅器の反転
入力端子および出力端子間に接続される帰還素子で構成
される演算増幅手段とを備える。
ＳＦＥＴアナログ乗算器は対称形入力電圧によって全体
の電流を線形的に変化させるため可変抵抗型ＭＯＳＦＥ
Ｔ線形手段と、可変抵抗型ＭＯＳＦＥＴ線形手段から自
体の反転入力端子に接続されるが自体の非反転入力端子
は接地される演算増幅器および、この演算増幅器の反転
入力端子および出力端子間に接続される帰還素子で構成
される演算増幅手段とを備える。
【０００７】
【実施例】以下、添付の図面を参照して本発明を詳細に
説明することにする。
説明することにする。
【０００８】図１（ａ）はＭＯＳＦＥＴのシンボルを、
図１（ｂ）はＭＯＳＦＥＴの非飽和領域での等価モデル
を各々示すが、抵抗性領域でのドレイン電流特性は、 Ｉ＝−（ＣOX・Ｗ・μ・Ｖds 2 ）／（２・２・Ｌ）…（１） となり、 Ｒ＝１／｛（ＣOX・Ｗ・μ）／Ｌ・（Ｖgs−Ｖt ）｝…（２） となる。
図１（ｂ）はＭＯＳＦＥＴの非飽和領域での等価モデル
を各々示すが、抵抗性領域でのドレイン電流特性は、 Ｉ＝−（ＣOX・Ｗ・μ・Ｖds 2 ）／（２・２・Ｌ）…（１） となり、 Ｒ＝１／｛（ＣOX・Ｗ・μ）／Ｌ・（Ｖgs−Ｖt ）｝…（２） となる。
【０００９】ここで、μは多数キャリアの移動度、ＣOX
は単位面積当りのゲートキャパスタンス、Ｌはチャンネ
ルの長さ、Ｗはチャンネルの幅（Ｌに垂直方向）、Ｖds
はドレインおよびソース端子間の電圧、Ｖgsはゲートお
よびソース端子間の電圧、Ｖ t は限界電圧である。
は単位面積当りのゲートキャパスタンス、Ｌはチャンネ
ルの長さ、Ｗはチャンネルの幅（Ｌに垂直方向）、Ｖds
はドレインおよびソース端子間の電圧、Ｖgsはゲートお
よびソース端子間の電圧、Ｖ t は限界電圧である。
【００１０】図２は本発明の基本構成図で前記の式
（１）で非線形電流を除去するため同一な特性の２個の
ＭＯＳＦＥＴ（デプレッション形である）を結合構成す
るがＭＯＳＦＥＴ Ｑ１のソース端子およびＭＯＳＦＥ
Ｔ Ｑ２のドレイン端子を互いに接続し、ＭＯＳＦＥＴ
Ｑ２のゲート端子は自体のソース端子と接続されたま
ま演算入力用の電圧−Ｖ２の電圧源に接続される。ま
た、ＭＯＳＦＥＴ Ｑ１のドレイン端子は演算入力用の
電圧Ｖ２の電圧源に接続され、そのゲート端子は演算入
力用の電圧Ｖ１の電圧源に接続されてＭＯＳＦＥＴ Ｑ
１のソース端子およびＭＯＳＦＥＴ Ｑ２のドレイン端
子の接続点から電流Ｉが流れるように構成されるが、こ
こで電圧Ｖ２の電圧源および電圧−Ｖ２の電圧源は互い
に対称入力を提供する。以上からＭＯＳＦＥＴ Ｑ１お
よびＭＯＳＦＥＴ Ｑ２の電圧−電流特性は次のとおり
である。
（１）で非線形電流を除去するため同一な特性の２個の
ＭＯＳＦＥＴ（デプレッション形である）を結合構成す
るがＭＯＳＦＥＴ Ｑ１のソース端子およびＭＯＳＦＥ
Ｔ Ｑ２のドレイン端子を互いに接続し、ＭＯＳＦＥＴ
Ｑ２のゲート端子は自体のソース端子と接続されたま
ま演算入力用の電圧−Ｖ２の電圧源に接続される。ま
た、ＭＯＳＦＥＴ Ｑ１のドレイン端子は演算入力用の
電圧Ｖ２の電圧源に接続され、そのゲート端子は演算入
力用の電圧Ｖ１の電圧源に接続されてＭＯＳＦＥＴ Ｑ
１のソース端子およびＭＯＳＦＥＴ Ｑ２のドレイン端
子の接続点から電流Ｉが流れるように構成されるが、こ
こで電圧Ｖ２の電圧源および電圧−Ｖ２の電圧源は互い
に対称入力を提供する。以上からＭＯＳＦＥＴ Ｑ１お
よびＭＯＳＦＥＴ Ｑ２の電圧−電流特性は次のとおり
である。
【００１１】ＭＯＳＦＥＴ Ｑ１の電圧−電流関係は、 Ｉ１＝（ＣOX・Ｗ・μ）／Ｌ・｛（Ｖgs−Ｖt ）・Ｖds−Ｖds 2 ／２｝…（３ ） になり、ＭＯＳＦＥＴ Ｑ２の電圧−電流関係は、 Ｉ２＝（ＣOX・Ｗ・μ）／Ｌ・｛（−Ｖt ）・Ｖds−Ｖds 2 ／２｝…（４） となる。
【００１２】それで、最終電流−電圧関係は、 Ｉ＝Ｉ１−Ｉ２＝（ＣOX・Ｗ・μ）／Ｌ・（Ｖgs・Ｖds） ＝ａ・Ｖgs・Ｖds…（５） となる。
【００１３】ただし、ａ＝（ＣOX・Ｗ・μ）／Ｌであ
る。したがって、上記第２次項が除去される。
る。したがって、上記第２次項が除去される。
【００１４】図３は本発明による可変抵抗型ＭＯＳＦＥ
Ｔアナログ乗算器の構成図で、可変抵抗型ＭＯＳＦＥＴ
線形手段２０のＭＯＳＦＥＴ Ｑ１のゲート端子は電圧
Ｖ１の供給電圧源に接続され、ドレイン端子は電圧Ｖ２
の供給電圧源に接続される。また、自体のゲートおよび
ソース端子が互いに接続されたＭＯＳＦＥＴ Ｑ２のソ
ース端子は電圧−Ｖ２の供給電圧源に接続され、ドレイ
ン端子はＭＯＳＦＥＴＱ１のソース端子とノードＡで接
続され、演算増幅部１０の演算増幅器Ｕの反転入力端子
に接続される。この演算増幅器Ｕの非反転入力端子は接
地され、出力端子は帰還素子Ｚを通じて自体の反転入力
端子に接続構成されるが、その動作説明は次のとおりで
ある。
Ｔアナログ乗算器の構成図で、可変抵抗型ＭＯＳＦＥＴ
線形手段２０のＭＯＳＦＥＴ Ｑ１のゲート端子は電圧
Ｖ１の供給電圧源に接続され、ドレイン端子は電圧Ｖ２
の供給電圧源に接続される。また、自体のゲートおよび
ソース端子が互いに接続されたＭＯＳＦＥＴ Ｑ２のソ
ース端子は電圧−Ｖ２の供給電圧源に接続され、ドレイ
ン端子はＭＯＳＦＥＴＱ１のソース端子とノードＡで接
続され、演算増幅部１０の演算増幅器Ｕの反転入力端子
に接続される。この演算増幅器Ｕの非反転入力端子は接
地され、出力端子は帰還素子Ｚを通じて自体の反転入力
端子に接続構成されるが、その動作説明は次のとおりで
ある。
【００１５】ＭＯＳＦＥＴ Ｑ１およびＭＯＳＦＥＴ
Ｑ２を流れる各々の電流Ｉ１、Ｉ２および帰還素子Ｚか
ら得られる出力電圧ＶO は入力電圧Ｖ１（Ｖgs）とＶ２
（Ｖ ds）の積に比例する値で表わされる。このような乗
算演算機能は従来とは異なるＭＯＳＦＥＴの一次線形関
係を利用して簡単で新たな回路で正確な演算結果を得る
ことができる。
Ｑ２を流れる各々の電流Ｉ１、Ｉ２および帰還素子Ｚか
ら得られる出力電圧ＶO は入力電圧Ｖ１（Ｖgs）とＶ２
（Ｖ ds）の積に比例する値で表わされる。このような乗
算演算機能は従来とは異なるＭＯＳＦＥＴの一次線形関
係を利用して簡単で新たな回路で正確な演算結果を得る
ことができる。
【００１６】図４は本発明の第１の実施例で、図３の状
態から可変抵抗型ＭＯＳＦＥＴ線形手段２０のノードＡ
および演算増幅部１０の演算増幅器Ｕの反転入力端子間
にゲート端子から神経状態の信号が入力されるＭＯＳＦ
ＥＴ Ｑ３を接続して、可変抵抗型ＭＯＳＦＥＴ線形手
段２０の入力中のＶ２を一定のレベルに固定させて入力
Ｖ１が神経網のＳｙｎａｐｓｅ ｗｅｉｇｈｔの役割を
するようにし、帰還キャパスタ（図示省略）で神経状態
を電気的に蓄積させるハイブリッド神経網環の基本構造
を実現するための回路図である。
態から可変抵抗型ＭＯＳＦＥＴ線形手段２０のノードＡ
および演算増幅部１０の演算増幅器Ｕの反転入力端子間
にゲート端子から神経状態の信号が入力されるＭＯＳＦ
ＥＴ Ｑ３を接続して、可変抵抗型ＭＯＳＦＥＴ線形手
段２０の入力中のＶ２を一定のレベルに固定させて入力
Ｖ１が神経網のＳｙｎａｐｓｅ ｗｅｉｇｈｔの役割を
するようにし、帰還キャパスタ（図示省略）で神経状態
を電気的に蓄積させるハイブリッド神経網環の基本構造
を実現するための回路図である。
【００１７】図５は本発明の第２の実施例で、図３の可
変抵抗型ＭＯＳＦＥＴ線形手段２０の電圧Ｖ２および電
圧−Ｖ２の入力端子にＭＯＳＦＥＴ Ｑ４およびＭＯＳ
ＦＥＴ Ｑ５を各々従属接続させ、それらの各ゲート端
子を互いに接続させ神経状態が入力できるようにして、
入力がない場合、ＭＯＳＦＥＴ Ｑ１およびＭＯＳＦＥ
Ｔ Ｑ２で消費する消費電流を除去することができて高
集積化時に電力消費を極小化させるための神経環の他の
具現回路である。
変抵抗型ＭＯＳＦＥＴ線形手段２０の電圧Ｖ２および電
圧−Ｖ２の入力端子にＭＯＳＦＥＴ Ｑ４およびＭＯＳ
ＦＥＴ Ｑ５を各々従属接続させ、それらの各ゲート端
子を互いに接続させ神経状態が入力できるようにして、
入力がない場合、ＭＯＳＦＥＴ Ｑ１およびＭＯＳＦＥ
Ｔ Ｑ２で消費する消費電流を除去することができて高
集積化時に電力消費を極小化させるための神経環の他の
具現回路である。
【００１８】
【発明の効果】上述のように本発明によるとＭＯＳＦＥ
Ｔの１次線形関係を利用して簡単で正確な演算結果を得
ることができ、また少ない数のＭＯＳＦＥＴ素子により
完全な非同期式の高速動作が可能な神経環回路の具現が
可能である。
Ｔの１次線形関係を利用して簡単で正確な演算結果を得
ることができ、また少ない数のＭＯＳＦＥＴ素子により
完全な非同期式の高速動作が可能な神経環回路の具現が
可能である。
【図１】（ａ）はＭＯＳＦＥＴの基本図、（ｂ）はＭＯ
ＳＦＥＴの非飽和領域での等価モデル図である。
ＳＦＥＴの非飽和領域での等価モデル図である。
【図２】本発明の基本構成図である。
【図３】本発明による可変抵抗型ＭＯＳＦＥＴアナログ
乗算器の構成図である。
乗算器の構成図である。
【図４】本発明の第１の実施例の図である。
【図５】本発明の第２の実施例の図である。
１０ 演算増幅部 ２０ 可変抵抗型ＭＯＳＦＥＴ線形手段
Claims (4)
- 【請求項１】 アナログ乗算器において、 対称形入力電圧によって全体の電流を線形的に変化させ
るための可変抵抗型ＭＯＳＦＥＴ線形手段と、 前記可変抵抗型ＭＯＳＦＥＴ線形手段から自体の反転入
力端子に接続されるが、自体の非反転入力端子は接地さ
れる演算増幅器および、この演算増幅器の反転入力端子
および出力端子間に接続される帰還素子で構成される演
算増幅手段と、を備えたことを特徴とする可変抵抗型Ｍ
ＯＳＦＥＴアナログ乗算器。 - 【請求項２】 前記可変抵抗型ＭＯＳＦＥＴ線形手段と
して、自体のゲート入力端子は電圧Ｖ１の第１の供給電
源に接続され、自体のドレイン端子は電圧Ｖ２の第２の
供給電源に接続される第１のＭＯＳＦＥＴと、 自体のドレイン端子は前記第１のＭＯＳＦＥＴのソース
端子に接続され、自体のゲートおよびソース端子は互い
に接続されたまま電圧−Ｖ２の第３の供給電源に接続さ
れる第２のＭＯＳＦＥＴと、を備え、 前記第２の供給電源および前記第３の供給電源によって
電流を線形的に変化できるようになしたことを特徴とす
る請求項１記載の可変抵抗型ＭＯＳＦＥＴアナログ乗算
器。 - 【請求項３】 前記可変抵抗型ＭＯＳＦＥＴ線形手段と
前記演算増幅部の演算増幅器の反転端子間に接続される
が自体のゲート端子に神経状態が入力され、ハイブリッ
ド神経環回路として動作するようにする第３のＭＯＳＦ
ＥＴを包含することを特徴とする請求項１記載の可変抵
抗型ＭＯＳＦＥＴアナログ乗算器。 - 【請求項４】 前記可変抵抗型ＭＯＳＦＥＴ線形手段の
対称形入力端子に各々従属接続されるが、それらの各ゲ
ート端子は互いに接続されたまま神経状態が入力されて
ハイブリッド神経環回路として動作するようになす第４
のＭＯＳＦＥＴおよび第５のＭＯＳＦＥＴを包含するこ
とを特徴とする請求項１記載の可変抵抗型ＭＯＳＦＥＴ
アナログ乗算器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910019374A KR940004429B1 (ko) | 1991-11-01 | 1991-11-01 | 가변저항형 mosfet 아날로그 곱셈기 |
| KR19374 | 1991-11-01 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05225364A true JPH05225364A (ja) | 1993-09-03 |
| JPH0693248B2 JPH0693248B2 (ja) | 1994-11-16 |
Family
ID=19322147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4292339A Expired - Fee Related JPH0693248B2 (ja) | 1991-11-01 | 1992-10-30 | 可変抵抗型ｍｏｓｆｅｔアナログ乗算器 |
Country Status (18)
| Country | Link |
|---|---|
| US (1) | US5254889A (ja) |
| JP (1) | JPH0693248B2 (ja) |
| KR (1) | KR940004429B1 (ja) |
| AT (1) | AT397443B (ja) |
| BE (1) | BE1005226A5 (ja) |
| CH (1) | CH684855A5 (ja) |
| DE (1) | DE4222844C2 (ja) |
| DK (1) | DK81692A (ja) |
| ES (1) | ES2040660B1 (ja) |
| FR (1) | FR2683354A1 (ja) |
| GB (1) | GB2261092B (ja) |
| GR (1) | GR1002179B (ja) |
| IT (1) | IT1255430B (ja) |
| LU (1) | LU88147A1 (ja) |
| MC (1) | MC2321A1 (ja) |
| NL (1) | NL9201212A (ja) |
| PT (1) | PT100692B (ja) |
| SE (1) | SE515267C2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5666080A (en) * | 1993-06-17 | 1997-09-09 | Yozan, Inc. | Computational circuit |
| US5442583A (en) * | 1993-05-14 | 1995-08-15 | California Institute Of Technology | Compensated analog multipliers |
| US5617053A (en) * | 1993-06-17 | 1997-04-01 | Yozan, Inc. | Computational circuit |
| KR970007006B1 (ko) * | 1993-08-31 | 1997-05-01 | 한국전자통신연구원 | 인공 신경 회로와 패턴 분리 및 인식용 발진 신경 망의 구조 |
| CN1109404C (zh) * | 1993-09-20 | 2003-05-21 | 株式会社鹰山 | 计算电路 |
| GB2325341A (en) * | 1997-03-28 | 1998-11-18 | Nec Corp | A composite transistor for a current squarer and analog multiplier |
| US6829598B2 (en) | 2000-10-02 | 2004-12-07 | Texas Instruments Incorporated | Method and apparatus for modeling a neural synapse function by utilizing a single conventional MOSFET |
| US10832014B1 (en) | 2018-04-17 | 2020-11-10 | Ali Tasdighi Far | Multi-quadrant analog current-mode multipliers for artificial intelligence |
| US10594334B1 (en) | 2018-04-17 | 2020-03-17 | Ali Tasdighi Far | Mixed-mode multipliers for artificial intelligence |
| US10700695B1 (en) | 2018-04-17 | 2020-06-30 | Ali Tasdighi Far | Mixed-mode quarter square multipliers for machine learning |
| US10819283B1 (en) | 2019-06-04 | 2020-10-27 | Ali Tasdighi Far | Current-mode analog multipliers using substrate bipolar transistors in CMOS for artificial intelligence |
| US11467805B1 (en) | 2020-07-10 | 2022-10-11 | Ali Tasdighi Far | Digital approximate multipliers for machine learning and artificial intelligence applications |
| US11416218B1 (en) | 2020-07-10 | 2022-08-16 | Ali Tasdighi Far | Digital approximate squarer for machine learning |
| KR102480434B1 (ko) * | 2020-02-13 | 2022-12-23 | 광운대학교 산학협력단 | 선형 전류-전압 특성의 시냅스 소자 및 신경망 회로 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DD103746A1 (ja) * | 1973-05-23 | 1974-02-05 | ||
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