LU88147A1 - Multiplieur analogique mosfet - Google Patents
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Description
Revendication de la priorité d'une demande de brevet déposée en République de Corée, le 1er novembre 1991 sous le N° 91-19374
MEMOIRE DESCRIPTIF
déposé à l'appui d'une demande de BREVET D'INVENTION
Société dite: KOREA TELECOMMUNICATION AUTHORITY 100, Sejong-Ro, Chongro-Gu Séoul, République de Corée Désignation:
MULT1PLIEUR ANALOGIQUE MOSFET MULTIPLIEUR ANALOGIQUE MOSFET Arrière-plan de l'invention
Domaine de l'invention
La présente invention concerne un multiplieur analogique MOSFET (transistor à effet de champ du type métal-oxyde-semiconducteur) à résistance variable et plus particulièrement, un multiplieur analogique MOSFET à résistance variable qui utilise un moyen linéaire MOSFET à résistance variable qui inclut deux MOSFET destinés à enlever le courant non linéaire du MOSFET, ceci ayant pour résultat une amélioration considérable de la précision du multiplieur.
Art antérieur Récemment, du fait du développement de la technologie VLSI (intégration à très grande échelle), la nécessité d'utiliser la technologie d'intégration non seulement dans les systèmes numériques mais encore dans les systèmes analogiques est devenue plus pressante. Ainsi, la technologie numérique est non seulement utilisée par exemple pour des ordinateurs mais elle est encore appliquée à de nouveaux domaines afin de pouvoir accomplir une "humanisation" ou la réalisation d'un réseau neuronal pour des techniques de communication entre les systèmes commandés à distance ou entre des connexions pour utilisateurs. Dans ce contexte, il existe des limites dans les systèmes numériques qui utilisent la technologie VLSI de l'art antérieur à la fois en ce qui concerne l'aspect classique d'un processus qui utilise un algorithme et en ce qui concerne un processus de réalisation simulée, c'est-à-dire une connexion réelle en provenance de l'extérieur. En ce qui concerne le procédé de multiplication, celui-ci étant basé sur une procédure utilisée dans une technologie VLSI, des problèmes proviennent du fait que les puces nécessaires doivent avoir des dimensions qui augmentent considérablement, et que la vitesse de fonctionnement du système permettant de réaliser l'opération de synchronisation du système est limitée. D'autre part, la technologie utilisée pour un circuit intégré analogique conduit à des difficultés pour la réalisation de la technologie VLSI du fait de sa précision limitée et de la difficulté de conception du système.
Par conséquent, un objet de la présente invention consiste à résoudre les problèmes énoncés ci-dessus et à proposer un multiplieur analogique MOSFET pouvant fournir une fonction précise de multiplication opérationnelle en utilisant à la fois une technologie VLSI qui a l'avantage d'être un système numérique et un circuit intégré analogique nouveau. D'autre part, un autre objet de la présente invention consiste à proposer un type de synapse neuronale artificielle hybride analogique-numérique pour mettre en oeuvre un concept destiné à une nouvelle génération de technologie pour les ordinateurs.
Ces objets sont atteints en utilisant certaines des caractéristiques les plus pertinentes de la présente invention. Un grand nombre d'autres avantages et caractéristiques peuvent être obtenus en mettant en oeuvre la présente invention selon des manières différentes ou en modifiant l'invention tout en restant dans le cadre de la description. Par conséquent, d'autres objets ainsi qu'une meilleure compréhension .de l'invention pourront être atteints en se reportant à la fois au résumé de l'invention et à la description détaillée qui suit, cette description concernant le mode de réalisation préféré dans le cadre de l'invention telle que définie par les revendications qui sont considérées en conjonction avec les dessins annexés. Résumé de l'invention
Le multiplieur analogique MOSFET selon la présente invention est défini dans les revendications en considérant un mode de réalisation spécifique qui est représenté sur les figures annexées. Pour résumer 11 invention, on peut dire que l'invention concerne un multiplieur analogique MOSFET qui comprend un moyen linéaire MOSFET à résistance variable 20 qui inclut un MOSFET Q1 qui comporte une électrode de grille qui est connectée à une source de tension VI, une électrode de drain qui est connectée à une source de tension V2 et une électrode de source. Un MOSFET Q2 qui comporte une électrode de source et une électrode de grille qui sont connectées à une source de tension -V2 ainsi qu'une électrode de drain, les sources de tension V2 et -V2 fournissant une tension d'entrée symétrique, en fonctionnement, et "l'électrode de source du MOSFET Q1 ainsi que l'électrode de drain du MOSFET Q2 étant connectées à un noeud A. Le noeud A produit en sortie, en fonctionnement, un courant variant linéairement I. Une unité d'amplification opérationnelle 10 inclut un amplificateur opérationnel U pour amplifier le courant de sortie variant linéairement I. L'amplificateur opérationnel U comprend une borne d'entrée inversée connectée au premier noeud A du moyen linéaire MOSFET à résistance variable 20 et une borne d'entrée non inversée connectée à la masse, ainsi qu'une borne de sortie. Un élément de retour Z est connecté à la borne d'entrée inversée et à la borne de sortie, la borne de sortie produisant en sortie, en fonctionnement, une tension variable Vo.
Le multiplieur analogique MOSFET peut en outre inclure un MOSFET Q3 interposé de façon opérationnelle entre le noeud A et la borne d'entrée inversée de l'amplificateur opérationnel U de l'unité d'amplification opérationnelle 10, le MOSFET Q3 ayant une électrode de grille destinée à valider un signal d'entrée d'un état neuronal, ce signal étant fourni en entrée.
Le multiplieur analogique MOSFET peut inclure en outre un MOSFET Q4 interposé de façon opérationnelle entre la source de tension V2 et l'électrode de drain du MOSFET Q1 du moyen linéaire MOSFET à résistance variable 20, et un MOSFET Q5 interposé de façon opérationnelle entre la source de tension -V2, 1'électrode de source et l'électrode du grille du MOSFET Q2, les électrodes de grille des MOSFET Q4 et Q5 étant interconnectées de.façon à valider un signal d'entrée d'un état neuronal, ce signal étant fourni en entrée.
Dans le multiplieur analogique MOSFET, les MOSFET Q1 et Q2 sont de préférence des MOSFET du type à déplétion.
Les caractéristiques les plus pertinentes et les plus importantes de la présente invention ont été soulignées ci-dessus afin que la description détaillée de l'invention qui suit soit mieux comprise et afin que Ton puisse mieux apprécier la contribution à l'état de l'art qui est faite par la présente invention. Des caractéristiques additionnelles de l'invention seront décrites ci-après en considérant les revendications de l'invention. L'homme de l'art pourra apprécier que la conception et que le mode de réalisation spécifique décrits ici peuvent être utilisés en tant que base de l'invention afin de modifier ou de concevoir d'autres structures mettant en oeuvre les mêmes objectifs que ceux de la présente invention. En outre, l'homme de l'art comprendra que de telles constructions équivalentes ne sortent ni du cadre ni de l'esprit de l'invention telle que définie dans les revendications.
Brève description des dessins
Pour mieux comprendre la nature et les objets de la présente invention, référence est faite au cours de la description détaillée qui suit aux dessins annexés parmi lesquels: la figure IA représente un symbole d'un MOSFET; la figure IB représente un circuit équivalent dans une région non saturée du MOSFET; la figure 2 représente un principe de circuit selon la présente invention; la figure 3 représente un circuit d'un multiplieur analogique MOSFET selon la présente invention; la figure 4 représente un premier mode de réalisation de la présente invention; et la figure 5 représente un second mode de réalisation de la présente invention.
Dans toutes ces figures, des index de référence identiques se rapportent à des parties similaires.
Description détaillée de l'invention
La figure IA représente de façon schématique un symbole d'un MOSFET qui comprend une électrode de grille, une électrode de source et une électrode de drain. La figure IB représente un circuit équivalent d'un MOSFET fonctionnant dans une région de non saturation, 'dans lequel les caractéristiques de courant de drain au niveau de la région de résistance peuvent s'exprimer au moyen des équations suivantes:
...(2) où μ " la mobilité des porteurs majoritaires Cox = la capacité de grille par unité de surface L = la longueur du canal W = la largeur du canal (direction perpendiculaire à L)
Vds = la tension entre l'électrode de drain et l'électrode de source Vgs = la tension entre l'électrode de grille et l'électrode de source Vt = la tension de seuil.
La figure 2 est une vue schématique de la présente invention dans laquelle, afin d'éliminer la composante de courant non linéaire à partir de l'équation (1), deux MOSFET Q1 et Q2 (qui sont du type à déplétion) sont utilisés comme représenté, l'électrode de source du MOSFET Q1 étant connectée à l'électrode de drain du MOSFET Q2 pour fournir en sortie un courant I à partir de celle-ci. L'électrode de grille du MOSFET Q1 est connectée à une source de tension VI pour la constitution d'une entrée opérationnelle et l'électrode de drain de celui-ci est connectée à une source de tension V2 pour la constitution d'une entrée opérationnelle, afin de provoquer un courant II qui s'écoule depuis le côté de la source de tension V2 jusqu'au MOSFET Ql. L'électrode de source du MOSFET Q2 est connectée à la source de tension -V2 pour la constitution d'une entrée opérationnelle, et elle est également connectée à l'électrode de grille de celui-ci pour produire un courant 12 qui s'écoule depuis le MOSFET Q2 jusqu'au côté de la source de tension -V2. De préférence, les sources de tension V2 et -V2 fournissent des tensions de sortie symétriques aux MOSFET Ql et Q2, de façon simultanée.
Par conséquent, les caractéristiques qui relient la tension et le courant des MOSFET Ql et Q2 peuvent s'exprimer au moyen des équations suivantes.
La caractéristique qui relie la tension et le courant du MOSFET Q1 est décrite de la manière suivante:
Il = (Cox . W . μ) / L [ (Vgs - Vt) . Vds - V2ds/ 2] ...(3) et la caractéristique qui relie la tension et le courant du MOSFET Q2 est décrite de la manière suivante: 12 = (Cox . W . μ) / L [( - Vt) .Vds - V2ds/ 2] ...(4)
Par conséquent, la relation résultante entre la tension et le courant peut être calculée en utilisant les équations (3) et (4) de la manière suivante: I =Il - 12 = (Cox . W . \i)/L [Vgs . Vds] ---(5) = a . Vgs . Vds où
a = (Cox . X . μ)/L A partir de ce qui précède, on peut remarquer que le terme quadratique est éliminé des résultats.
La figure 3 représente un circuit d'un multiplieur analogique MOSFET selon la présente invention. Si l'on se reporte au dessin, on peut voir qu'un moyen linéaire MOSFET à résistance variable 20 est représenté, et dans ce moyen, l'électrode de grille du MOSFET Q1 est connectée à une source de tension VI pour la constitution d'une entrée opérationnelle et l'électrode I de drain de celui-ci, qui constitue l'une des bornes d'entrée, est connectée à une source de tension V2 pour la constitution d'une entrée opérationnelle.. L'électrode de source du MOSFET Q2, qui constitue l'autre borne d'entrée, est connectée à la source de tension -V2 pour la constitution d'une entrée opérationnelle et elle est connectée à l'électrode de grille de celui-ci. I L'électrode de source du MOSFET Q1 est connectée à l'électrode de drain du MOSFET Q2, la connexion entre ceux-ci, c'est-à-dire le noeud A, étant connectée à une borne d'entrée inversée d'un amplificateur opérationnel U d'une unité d'amplification opérationnelle 10. Une borne d'entrée non inversée de l'amplificateur opérationnel U est connectée à la masse et une borne de sortie de celui-ci est connectée au travers d'un élément de retour Z à sa borne d'entrée inversée, la description du fonctionnement afférent étant décrite ci-après.
Si l'on se reporte au dessin, on peut voir que la tension de sortie Vo est obtenue à partir des deux courants respectifs II et 12 qui s'écoulent au travers des MOSFET Q1 et Q2, et l'élément de retour Z présente une valeur qui est en proportion du produit des tensions d'entrée provenant respectivement des sources de tension VI (Vgs) et V2 (Vds). Les résultats d'une telle fonction opérationnelle peuvent être obtenus au travers d'un circuit simple et nouveau en utilisant une caractéristique linéaire primaire d'un MOSFET, comme cela est clairement différencié par rapport à un circuit de l'art antérieur.
La figure 4 représente un premier mode de réalisation de la présente invention dans lequel, si l'on se réfère en même temps à la figure 3, un MOSFET Q3 est connecté entre le moyen linéaire MOSFET à résistance variable 20 et la borne d'entrée inversée de l'amplificateur opérationnel U de l'unité d'amplification opérationnelle 10 afin d'entrer le signal d'état neuronal au travers de l'électrode de grille de celui-ci. Selon le mode de réalisation mentionné ci-avant, si la tension d'entrée de la source de tension V2 du moyen linéaire MOSFET 20 est établie à un niveau prédéterminé et si la tension d'entrée de la source de tension VI joue un rôle de pondération des synapses d'un réseau neuronal, en fonctionnement, un circuit nouveau permettant de réaliser la structure de base du réseau de synapses neuronales hybride qui stocke l'état neuronal sous une forme électrique en utilisant une capacité de retour (non représentée) peut être obtenu.
La figure 5 montre un second mode de réalisation de la présente invention. En considérant en même temps la figure 3, on voit que les MOSFET Q4 et Q5 sont interposés de façon opérationnelle entre les sources de tension V2 et -V2 et le moyen linéaire MOSFET 20 afin de recevoir respectivement les sources de tension V2 et -V2, et les électrodes de grille de ceux-ci sont connectées Tune à l'autre en validant ainsi le signal d'entrée de l'état neuronal qui doit être entré. Par conséquent, si aucun signal d'entrée n'est appliqué, la consommation de courant au niveau des MOSFET Q1 et Q2 peut être éliminée. Selon le second mode de réalisation de la présente invention qui vient d'être décrit, un autre réseau de synapses neuronales nouveau permettant de minimiser la consommation électrique, ce qui est nécessaire pour pouvoir obtenir un système à haute intégration, peut être obtenu.
Bien que cette invention ait été décrite dans son mode de réalisation préféré qui comprend certaines particularités, on comprendra que la présente description de ce mode de réalisation préféré a été donnée seulement à titre d'exemple et qu'un grand nombre de modifications dans les détails de la construction, dans la combinaison des moyens et dans l'agencement de certaines parties de l'ensemble peuvent être apportées sans que l'on sorte ni du cadre ni de l'esprit de la présente invention.
Claims (13)
1. Multiplieur analogique MQSFET comprenant: un moyen linéaire MOSFET à résistance variable permettant de faire varier linéairement un courant de sortie I en fonction d'une tension d'entrée symétrique provenant de sources de tension V2 et -V2 et d'une tension d'entrée provenant d'une source de tension d'entrée VI associée de façon opérationnelle à ladite tension d'entrée symétrique provenant desdites sources de tension V2 et -V2, ledit moyen linéaire MOSFET à résistance variable comprenant un noeud A permettant de produire en sortie au travers de lui ledit courant de sortie variant linéairement I; et une unité d'amplification opérationnelle permettant d'amplifier ledit courant de sortie variant linéairement I, ladite unité d'amplification opérationnelle incluant un amplificateur opérationnel U comprenant une borne d'entrée inversée connectée audit noeud A dudit moyen linéaire MOSFET, une borne d'entrée non inversée connectée à la masse et une borne de sortie, ladite unité d'amplification opérationnelle incluant en outre un élément de retour Z connecté entre ladite borne d'entrée inversée et ladite borne de sortie dudit amplificateur opérationnel U.
2. Multiplieur selon la revendication 1, dans lequel ledit moyen linéaire MOSFET inclut un MOSFET Q1 comprenant une électrode de source connectée audit noeud A dudit moyen linéaire MOSFET, une électrode de grille connectée à ladite source de tension VI et une électrode de drain connectée à ladite source de tension V2; et un MOSFET Q2 comprenant une électrode de drain connectée audit noeud A, une électrode de grille et une électrode de source, lesdites électrodes de grille et de source étant connectées l'une à l'autre afin de d'établir une connexion à ladite source de tension -V2.
3. Multiplieur analogique MOSFET selon la revendication 2, dans lequel lesdits MOSFET Q1 et Q2 sont des MOSFET du type à déplétion.
4. Multiplieur selon la revendication 1 incluant en outre un MOSFET Q3 interposé de façon opérationnelle entre ledit noeud A dudit moyen linéaire MOSFET et ladite borne d'entrée inversée dudit amplificateur opérationnel U de ladite unité d'amplification opérationnelle, ledit MOSFET Q3 incluant en outre une électrode de grille pour recevoir le signal d'entrée d'un état neuronal de telle sorte qu'en fonctionnement, ledit MOSFET Q3 fonctionne en tant que circuit de synapses neuronales hybride qui reçoit ledit signal d'entrée dudit état neuronal au travers de ladite électrode de grille dudit MOSFET Q3.
5. Multiplieur selon la revendication 1, incluant en outre un MOSFET Q4 interposé de façon opérationnelle entre ladite source de tension V2 et ledit moyen linéaire MOSFET à résistance variable afin de recevoir ladite tension d'entrée provenant de ladite source de tension V2; et un MOSFET Q5 interposé de façon opérationnelle entre ladite source de tension -V2 et ledit moyen linéaire MOSFET à résistance variable afin de recevoir ladite tension d'entrée provenant de ladite source de tension -V2, les deux MOSFET Q4 et Q5 comprenant des électrodes de grilles interconnectées l'une à l'autre afin de valider un signal d'entrée d'un état neuronal qui doit être entré de telle sorte qu'en fonctionnement, chaque MOSFET Q4 et Q5 fonctionne en tant que circuit de synapses neuronales hybride qui reçoit ledit signal d'entrée dudit état neuronal au travers de chaque électrode de grille de chacun desdits MOSFET Q4 et Q5.
6. Multiplieur analogique MOSFET comprenant: un moyen linéaire MOSFET à résistance variable qui inclut: un MOSFET Q1 comprenant une électrode de grille connectée à une source de tension VI, une électrode de drain connectée à une source de tension V2 et une électrode de source; un MOSFET Q2 comprenant une électrode de source et une électrode de grille connectées à une source de tension -V2 et une électrode de drain, lesdites sources de tension V2 et -V2 fournissant des tensions d'entrée symétriques lors du fonctionnement et ladite électrode de source dudit MOSFET Q1 et ladite électrode de drain dudit MOSFET Q2 étant connectées à un noeud A qui produit en sortie, en fonctionnement, un courant variant linéairement I; une unité d'amplification opérationnelle qui inclut un amplificateur opérationnel U permettant d'amplifier ledit courant de sortie variant linéairement I et qui inclut une borne d'entrée inversée connectée audit premier noeud A dudit moyen linéaire MOSFET à résistance variable et une borne d'entrée non inversée connectée à la masse ainsi qu'une borne de sortie; et un élément de retour Z connecté à ladite borne d'entrée inversée et à ladite borne de sortie, ladite borne de sortie produisant en sortie, en fonctionnement, une tension Vo.
7. Multiplieur analogique MOSFET selon la revendication 6, incluant en outre un MOSFET Q3 interposé de façon opérationnelle entre ledit noeud A et ladite borne d'entrée inversée dudit amplificateur opérationnel U de ladite unité d'amplification opérationnelle, ledit MOSFET Q3 comprenant une électrode de grille permettant de valider un signal d'entrée d'un état neuronal qui doit être entré au travers de celle-ci.
8. Multiplieur analogique MOSFET selon la revendication 6, incluant en outre un MOSFET Q4 interposé de façon opérationnelle entre ladite source de tension V2 et ladite électrode de drain dudit MOSFET Q1 dudit moyen linéaire MOSFET à résistance variable; et un MOSFET Q5 interposé de façon opérationnelle entre ladite source de tension -V2 et lesdites électrodes de source et de grille dudit MOSFET Q2, lesdites électrodes de grille desdits MOSFET Q4 et Q5 étant interconnectées afin de valider un signal d'entrée d'un état neuronal qui doit être entré au travers d'elles.
9. Multiplieur analogique MOSFET selon la revendication 6, dans lequel lesdits MOSFET Q1 et Q2 sont des MOSFET du type à déplétion.
10. Multiplieur analogique MOSFET comprenant: un MOSFET Q1 comprenant une électrode de grille connectée à une source de tension VI, une électrode de drain connectée à une source de tension V2 et une électrode de source ; un MOSFET Q2 comprenant une électrode de source et une électrode de grille connectées à une source de tension -V2 et une électrode de drain, lesdites sources de tension V2 et -V2 fournissant des tensions d'entrée symétriques, en fonctionnement, et ladite électrode de source dudit MOSFET Q1 et ladite électrode de drain dudit MOSFET Q2 étant connectées à un noeud A qui produit en sortie, en fonctionnement, un courant variant linéairement I afin de définir un moyen linéaire MOSFET à résistance variable; un amplificateur opérationnel U permettant d'amplifier ledit courant de sortie variant linéairement I et incluant une borne d'entrée inversée connectée audit premier noeud A dudit moyen linéaire MOSFET à résistance variable et une borne d'entrée non inversée connectée à la masse, ainsi qu'une borne de sortie; et un élément de retour Z connecté à ladite borne d'entrée inversée et à ladite borne de sortie afin de définir une unité d'amplification opérationnelle permettant de produire en sortie, en fonctionnement^ une tension Vo; et un MOSFET Q3 interposé de façon opérationnelle entre ledit noeud A et ladite borne d'entrée inversée dudit amplificateur opérationnel U, ledit MOSFET Q3 comprenant une électrode de grille permettant de valider un signal d'entrée d'un état neuronal qui doit être entré au travers d'elle.
11. Multiplieur analogique MOSFET selon la revendication 10, dans lequel lesdits MOSFET Q1 et Q2 sont des MOSFET du type à déplétion.
12. Multiplieur analogique MOSFET comprenant: un MOSFET Q1 comprenant une électrode de grille connectée à une source de tension VI, une électrode de drain connectée à une source de tension V2 et une électrode de source; un MOSFET Q2 comprenant une électrode de source et une électrode de grille connectées à une source de tension -V2 et une électrode de drain, lesdites sources de tension V2 et -V2 fournissant des tensions d'entrée symétriques, en fonctionnement, ladite électrode de source dudit MOSFET Q1 et ladite électrode de drain dudit MOSFET Q2 étant connectées à un noeud A qui produit en sortie, en fonctionnement, un courant variant linéairement I afin de définir un moyen linéaire MOSFET à résistance variable; un amplificateur opérationnel U permettant d'amplifier ledit courant de sortie variant linéairement I et incluant une borne d'entrée inversée connectée audit premier noeud A dudit moyen linéaire MOSFET à résistance variable et une borne d'entrée non inversée connectée à la masse, ainsi qu'une borne de sortie; et un élément de retour Z connecté à ladite borne d'entrée inversée et à ladite borne de sortie afin de définir une unité d'amplification opérationnelle permettant de produire en sortie, en fonctionnement, une tension Vo; un MOSFET Q4 interposé de façon opérationnelle entre ladite source de tension V2 et ladite électrode de drain dudit MOSFET Q1 dudit moyen linéaire MOSFET à résistance variable; et un MOSFET Q5 interposé de façon opérationnelle entre ladite source de tension -V2 et lesdites électrodes de source et de grille dudit MOSFET Q2, lesdites électrodes de grille desdits MOSFET Q4 et Q5 étant interconnectées afin de valider un signal d'entrée d'un état neuronal qui doit être entré au travers d'elles.
13. Multiplieur analogique MOSFET selon la revendication 12, dans lequel lesdits MOSFET Q1 et Q2 sont des MOSFET du type à déplétion.
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