EP1033668A1 - Bloc opérateur électronique permettant d'engendrer un courant qui est une puissance rationnelle quelconque d'un autre courant - Google Patents

Bloc opérateur électronique permettant d'engendrer un courant qui est une puissance rationnelle quelconque d'un autre courant Download PDF

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EP1033668A1
EP1033668A1 EP00810165A EP00810165A EP1033668A1 EP 1033668 A1 EP1033668 A1 EP 1033668A1 EP 00810165 A EP00810165 A EP 00810165A EP 00810165 A EP00810165 A EP 00810165A EP 1033668 A1 EP1033668 A1 EP 1033668A1
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EP
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current
cell
pseudo
transistor
row
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Withdrawn
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EP00810165A
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German (de)
English (en)
Inventor
Eric Vittoz
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Centre Suisse dElectronique et Microtechnique SA CSEM
Original Assignee
Centre Suisse dElectronique et Microtechnique SA CSEM
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06G—ANALOGUE COMPUTERS
    • G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
    • G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
    • G06G7/20—Arrangements for performing computing operations, e.g. operational amplifiers for evaluating powers, roots, polynomes, mean square values, standard deviation

Definitions

  • the present invention relates to a block electronic operator allowing to generate a current having a predetermined relationship with another current.
  • Figure 4 of this article shows an example of realization of such an operator block in which uses compatible bipolar transistors, (or lateral bipolar transistors compatible with a CMOS technology), to establish the relationship between two streams.
  • Exponent of the value of the first current is determined by a resistive component which suggests varying the value to allow obtaining a variable exponent value. More specifically, a series resistance bench is provided, resistors can selectively be set circuit using selection MOS transistors.
  • This known operator block has the drawback of not only require bipolar transistors compatible but above all resistive components, little compatible with recent production techniques exclusively CMOS circuits devoid of any resistive component.
  • the applications of such block are limited due, on the one hand, to the fact that the value of the variable exponent must be between 0 and 1 and, on the other hand, various precautions which must be taken to account for characteristics of compatible bipolar transistors.
  • the object of the invention is to provide an operator unit for the kind briefly mentioned above but that either devoid of the drawbacks of the prior art.
  • the operator block according to the invention adapts perfectly to modern techniques of realization of CMOS circuits and does not include any component other than MOS transistors.
  • T 1 control circuit
  • the operator block according to the invention has thus a large choice, easily obtainable by simple connections, of current values which have between them the desired power relationship.
  • this operator block can be produced entirely using CMOS technology without require no resistive components.
  • Figure 1 shows a first block diagram of the invention.
  • This includes a network of conductances G * 1 to G * N , connected in parallel between a supply line 2, brought to the voltage V * in , and ground 3.
  • the conductance G * 1 is a fixed conductance
  • the conductances G * 2 to G * N of the network are variable conductances (as indicated by the arrow which crosses them), each variable conductance being controlled so that its value is proportional to the current flowing through the conductance preceding it.
  • G * 2 is proportional to I 1
  • G * 3 is proportional to I 2
  • ..., G * N is proportional to I N1 .
  • each branch k is traversed by a current I k , which is proportional to the k th power of I 1 .
  • the input voltage V * in can be adjusted so that the current I 1 is equal to a reference value.
  • the currents I j , ..., I k can be extracted from the network by current conveyors.
  • I k is proportional to (I in ) k / j .
  • FIG. 3 shows an example of variable pseudo-conductance in a CMOS type technology.
  • the variable conductance G * is constituted by a MOS transistor of type P, working in low inversion, the gate of which is connected to the gate of a control transistor T, itself also of type P and working in weak inversion, having its drain at a fixed voltage V F , its source connected to its gate and whose channel current is I.
  • transistor G * If the voltage at terminal 7 of transistor G * is sufficiently low compared to its gate voltage, then transistor G * is in saturated state and terminal 7 can be considered as a pseudo-mass (see article by EA Vittoz and X. Arreguit cited above).
  • FIG. 4 shows the complete diagram of a cell J of a network, or operator block, according to the invention.
  • the transistor acting as a variable pseudo-conductance G j * connected between the input voltage V * in and the pseudo-mass 7, and the control transistor T j , connected to a fixed voltage V F and powered by a current I j-1 .
  • This current I j-1 is extracted from the previous cell by means of a current mirror formed by the transistors M 1 and M 2 , both of type N; the transistor M 2 being connected in series with the transistor T j between the fixed voltage V F and the ground 3 and the transistor M 1 , mounted as a diode, being connected between the terminal 8 and the ground and having its gate connected to that of M 2 .
  • the current mirror in MOS technology is well known in the literature. If the transistors M 1 and M 2 have identical dimensions (same value of the ratio of the width W to the length L of their channel) and are arranged very close to each other on the same substrate, then they are traversed by the same channel current. It should be noted, however, that the current ratio can be made different from unity by modifying the dimensional ratio W / L of one of the two transistors of the mirror with respect to the other.
  • the output terminal 7 of cell j constitutes the input terminal of the next cell J + 1. Likewise, the input terminal 8 of cell j constitutes the output terminal of the previous cell j-1.
  • FIG. 5 The complete diagram of the network, or operator block, of the invention is represented in FIG. 5. It is composed of a set of cells C 1 , C 2 , ..., C j , ....
  • the cells are all identical; they include, if we refer to cell C j , a P type transistor which constitutes the variable pseudo-conductance G * j , a transistor T j for controlling this pseudo-conductance and a current mirror formed of a first transistor, of type N diode-mounted, T 5 and of two output transistors T 3 and T 6 , also of type N.
  • the first transistor T 3 makes it possible to apply the current I j , crossing the pseudo-conductance G * j , to the control transistor (analogous to the transistor Tj) of the next cell C j + 1
  • the control transistor T j of the cell C j receives the current I j-1 of the previous cell by l intermediary of an output transistor (analogous to transistor T 6 ) of the current mirror of the previous cell C j-1
  • the output transistor T 3 makes it possible to extract the current I j from cell C j , if it must be used in the control loop described below.
  • the transistor T j is connected, in series with the output transistor (analogous to T 6 ) of the current mirror of the previous cell C j-1 , between a positive fixed voltage V + and a negative fixed voltage (or ground) V- .
  • the transistor constituting the variable conductance G * j is connected, in series with the transistor T 5 , between the input voltage V * in and the ground.
  • This input voltage V * in is generated by the transistor T 1, the N-type channel connected between a supply voltage V power supply and the line 1 power V * in.
  • the gate 5 of the transistor T 1 receives an input current I in as well as the output current I j of the chosen cell.
  • the transistor T 1 operates as a voltage follower; it supplies, on line 1, a voltage V * in , which is such that it ensures equality between the input current I in and the current I j of the chosen cell.
  • the voltage V power supply is a fixed supply voltage, whose value must be sufficiently greater than the voltage V + for proper network operation.
  • Connection means (not shown) make it possible to connect to the gate 5 of the transistor T 1 any output current I j .
  • Cell C 1 differs from other cells of the network only in that the current I 0 supplied to the control transistor (analogous to the transistor T j of cell C j ) is generated by a current source 4, connected in series with said control transistor.
  • CMOS technology is preferred for the realization of operator block according to the invention, specialists will know that the latter can also be carried out at using bipolar transistors.

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Abstract

Ce bloc opérateur permet d'engendrer un second courant qui présente une relation, par rapport à au moins un premier courant, du type y=x<k/j>, dans laquelle x est la valeur du premier courant et y la valeur du second courant, k et j étant, respectivement, des nombres entiers positifs distincts pouvant être choisis librement. Il comprend une rangée de cellules (C1, C2, ..., Cj,...), chaque cellule comportant une conductance variable (G*j), dont la valeur est proportionnelle au courant circulant dans la conductance variable de la cellule qui précède cette cellule dans la rangée. La conductance (G*1) de la première cellule (C1) est proportionnelle à un courant de référence (I0). <IMAGE>

Description

La présente invention est relative à un bloc opérateur électronique permettant d'engendrer un courant ayant une relation prédéterminée avec un autre courant.
Plus précisément, l'invention vise à fournir un bloc opérateur capable de mettre en oeuvre la relation : y=xk/j dans laquelle x est représentatif d'un premier courant, y est représentatif d'un second courant et k et j sont deux entiers dont le rapport définit l'exposant de la valeur x. Par conséquent, le bloc opérateur selon l'invention sera capable d'engendrer à partir d'un premier courant x, un autre courant y qui peut être une puissance rationnelle quelconque du premier courant.
Un bloc opérateur de ce type a été décrit dans un article de X. Arreguit, E. A. Vittoz et M. Merz, publié dans IEEE Journal of Solid State Circuits, Vol SC-22, N0.3, juin 1987, ce bloc opérateur étant, dans le cadre décrit, destiné notamment à être incorporé dans un compresseur de données appliqué à une aide auditive.
La figure 4 de cet article montre un exemple de réalisation d'un tel bloc opérateur dans lequel on utilise des transistors bipolaires compatibles, (ou transistors bipolaires latéraux compatibles avec une technologie CMOS), pour établir la relation entre les deux courants. L'exposant de la valeur du premier courant est déterminé par un composant résistif dont on suggère de faire varier la valeur afin de permettre l'obtention d'une valeur d'exposant variable. Plus précisément, on prévoit un banc de résistances en série, les résistances pouvant sélectivement être mises en circuit à l'aide de transistors MOS de sélection.
Ce bloc opérateur connu présente l'inconvénient de nécessiter non seulement des transistors bipolaires compatibles mais surtout des composants résistifs, peu compatibles avec les techniques récentes de réalisation de circuits exclusivement CMOS dépourvus de tout composant résistif. De plus, les applications d'un tel bloc sont limitées à cause, d'une part, du fait que la valeur de l'exposant variable doive être comprise entre 0 et 1 et, d'autre part, des différentes précautions qui doivent être prises pour tenir compte des caractéristiques des transistors bipolaires compatibles. L'invention a pour but de fournir un bloc opérateur du genre brièvement évoqué ci-dessus, mais qui soit dépourvu des inconvénients de l'art antérieur. En particulier, le bloc opérateur selon l'invention s'adapte parfaitement aux techniques modernes de réalisation des circuits CMOS et ne comporte aucun composant autre que des transistors MOS.
L'invention a donc pour objet un bloc opérateur électronique comportant une rangée de cellules (C1, C2, ..., Cj, ...) et permettant d'engendrer un second courant qui présente une relation, par rapport à au moins un premier courant, du type y = xi, où x représente la valeur du premier courant, y la valeur du second courant et i est le rang de la cellule dans ladite rangée, ledit bloc opérateur étant caractérisé en ce que chaque cellule Cj comporte:
  • une pseudo-conductance G*j connectée entre une tension d'alimentation (V*in) et une pseudo-masse (7) et engendrant un courant de sortie (Ij);
  • un transistor de contrôle (Tj) traversé par le courant de sortie Ij-1 de la cellule précédente Cj-1 et capable de contrôler ladite pseudo-conductance G*j de telle sorte que ledit courant de sortie Ij soit proportionnel au courant Ij-1 de la cellule précédente Cj; et
  • un convoyeur de courant (T3, T5, T6) pour convoyer ledit courant de sortie Ij vers, d'une part, ledit transistor de contrôle de la cellule suivante Cj+1 et, d'autre part, une sortie de la cellule Cj;
   et en ce que le courant traversant le transistor de contrôle de la première cellule C1 de ladite rangée est un courant fixe (I0), de sorte que le courant de sortie Ij d'une cellule quelconque Cj de la rangée est proportionnel à I0 j.
Un autre objet de l'invention est un bloc opérateur comportant une rangée de cellules, dont les caractéristiques sont telles que mentionnées ci-dessus, et permettant d'engendrer un second courant qui présente une relation, par rapport à un premier courant, du type y = xk/j, où x représente la valeur du premier courant, y la valeur du second courant et k et j le rang des cellules Ck et Cj, respectivement, ledit bloc étant caractérisé en ce qu'il comporte en outre un circuit d'asservissement (T1) délivrant, à partir d'un courant d'entrée arbitrairement choisi (Iin) et du courant de sortie (Ij) d'une cellule Cj quelconque de ladite rangée, ladite tension d'alimentation (V*in) telle que les courants Iin et I1 restent égaux, de sorte que le courant de sortie Ik d'une cellule Ck est tel que Ik = Iin k/j.
Grâce à ces caractéristiques, il devient possible de prélever dans ledit réseau sur une cellule donnée un courant y qui soit une puissance rationnelle donnée du courant envoyé dans une autre cellule, la puissance étant déterminée par le rapport des rangs qu'occupent ces cellules dans le réseau.
Le bloc opérateur suivant l'invention présente ainsi un grand choix, facilement obtenable par de simples branchements, de valeurs de courant qui ont entre eux la relation de puissance souhaitée.
En outre, il s'avère que ce bloc opérateur peut être réalisé entièrement selon la technologie CMOS sans nécessiter aucun composant résistif.
Le bloc opérateur selon l'invention peut également présenter l'une ou plusieurs des caractéristiques suivantes:
  • le circuit d'asservissement est constitué d'un seul transistor MOS qui délivre une tension d'alimentation des pseudo-conductances à une valeur telle qu'elle assure l'égalité en un courant de sortie d'une cellule choisie et un courant d'entrée donné;
  • les pseudo-conductances sont constituées, chacune, par un transistor MOS polarisé de manière à travailler dans un régime de faible inversion;
  • les convoyeurs de courant sont réalisés à l'aide de miroirs de courant à deux sorties.
D'autres caractéristiques et avantages de l'invention apparaítront au cours de la description qui va suivre, donnée uniquement à titre d'exemple et faite en se référant aux dessins annexés dans lesquels:
  • la figure 1 est un premier schéma de principe d'un bloc opérateur selon l'invention;
  • la figure 2 montre une variante du schéma de la figure 1;
  • la figure 3 est un exemple de réalisation en technologie CMOS d'une pseudo-conductance variable;
  • la figure 4 représente une cellule du circuit de l'invention; et
  • la figure 5 montre une réalisation d'un bloc opérateur selon l'invention.
La figure 1 montre un premier schéma de principe de l'invention. Celui-ci comprend un réseau de conductances G*1 à G*N, connectées en parallèle entre une ligne d'alimentation 2, portée à la tension V*in, et la masse 3. La raison de l'astérisque affectant certaines références sera expliquée en relation avec les figures suivantes de la description. La conductance G*1 est une conductance fixe, alors que les conductances G*2 à G*N du réseau sont des conductances variables (comme l'indique la flèche qui les traverse), chaque conductance variable étant contrôlée de manière que sa valeur soit proportionnelle au courant qui traverse la conductance qui la précède. Ainsi, G*2 est proportionnelle à I1, G*3 est proportionnelle à I2, ..., G*N est proportionnelle à IN1. Pour le réseau de la figure 1, on peut donc écrire: I1 = G*1V*in G*2 = (G*1.V*in) / V*0, où 1 / V*0 représente une constante de proportionnalité I2 = G*2.V*in = G*1.(V*in)2 / V*0 G*3 = (G*2.V*in) / V*0 = G*1.(V*in)2 / V*0 2 I3 = G*3.V*in = G*1.(V*in)3 / V*0 2 etc.
De ce qui précède, on peut déduire que I2 est proportionnel à I1 2, que I3 est proportionnel à I1 3, ..., IN est proportionnel à I1 N. Ainsi, pour le réseau de la figure 1, chaque branche k est parcourue par un courant Ik, qui est proportionnel à la kème puissance de I1. La tension d'entrée V*in peut être ajustée pour que le courant I1 soit égal à une valeur de référence. Les courants Ij, ..., Ik peuvent être extraits du réseau par des convoyeurs de courant. Avec l'utilisation proposée, comme on le verra ci-après, de pseudo-conductances en technologie CMOS, l'extraction des courants de sortie peut être faite au moyen de simples miroirs de courant.
Le schéma de la figure 2 montre une variante de celui de la figure 1, selon laquelle la tension d'entrée V*in est telle que le courant dans une branche donnée j (ici, j = 3) est égal à un courant fixe d'entrée Iin. Pour cela, un générateur de courant 4, délivrant le courant Iin, est connecté en série, entre l'alimentation 2 et la masse 3, avec la conductance G*3 qui est parcourue par le courant I3. Le noeud 6, commun au générateur de courant 4 et à la conductance G*3, est relié à l'entrée inverseuse (-) d'un amplificateur opérationnnel 5, dont l'autre entrée (+) est à la masse. La tension V*in, à la sortie de l'amplificateur 5, est appliquée à la borne d'alimentation 2 du réseau et est telle qu'elle assure l'égalité entre les courants I3 et Iin. Selon l'arrangement de la figure 2, il est alors possible de fixer la valeur du courant dans une branche quelconque du réseau et l'on a les relations suivantes:
  • I1 est proportionnel à V*in
  • I2 est proportionnel à I1 2
  • I3 est proportionnel à I1 3
    • D'où l'on déduit, I1 est proportionnel à (Iin)1/3.
    Ainsi, en assurant que le courant Ij est égal à un courant d'entrée donné Iin, on obtient, pour le courant Ik dans la branche k:
    Ik est proportionnel à (Iin)k/j.
    Pour la suite de la description, on fera référence à l'article de E. A. Vittoz et X. Arreguit, intitulé "Linear Networks Based on Transistors", paru dans Electronics Letters du 4 février 1993, Vol. 29, No. 3, pp. 297-298. Cet article décrit, en particulier, le principe des pseudo-conductances et définit les pseudo-tensions. Comme dans l'article, l'utilisation dans la présente description d'un astérisque affectant une référence permet de reconnaítre les pseudo-conductances G* et les pseudo-tensions V*.
    La figure 3 montre un exemple de pseudo-conductance variable dans une technologie de type CMOS. La conductance variable G* est constituée par un transistor MOS de type P, travaillant en faible inversion, dont la grille est connectée à la grille d'un transistor de contrôle T, lui-même également de type P et travaillant en faible inversion, ayant son drain à une tension fixe VF, sa source connectée à sa grille et dont le courant de canal est I.
    Une description des caractéristiques des transistors MOS travaillant en faible inversion peut être trouvée dans l'article de E. A. Vittoz et J. Fellrath, intitulé "CMOS Analog Integrated Circuits Based on Weak Inversion Opération" et paru dans Journal of Solid State Circuits, Vol. SC-12, June 1977, pp. 224-231.
    Si la tension à la borne 7 du transistor G* est suffisamment faible par rapport à sa tension de grille, alors le transistor G* est en régime saturé et la borne 7 peut être considérée comme une pseudo-masse (voir article de E. A. Vittoz et X. Arreguit précité). Le transistor G* se comporte, alors, comme une conductance à la terre et l'on peut écrire: G* = I / V*0, où V*0 représente un coefficient de valeur arbitraire.
    La figure 4 montre le schéma complet d'une cellule J d'un réseau, ou bloc opérateur, selon l'invention. On reconnaít le transistor faisant office de pseudo-conductance variable Gj*, connecté entre la tension d'entrée V*in et la pseudo-masse 7, et le transistor de contrôle Tj, connecté à une tension fixe VF et alimenté par un courant Ij-1. Ce courant Ij-1 est extrait de la cellule précédente par l'intermédiaire d'un miroir de courant formé des transistors M1 et M2, tous deux de type N; le transistor M2 étant connecté en série avec le transistor Tj entre la tension fixe VF et la masse 3 et le transistor M1, monté en diode, étant connecté entre la borne 8 et la masse et ayant sa grille connectée à celle de M2. Le miroir de courant en technologie MOS est bien connu dans la littérature. Si les transistors M1 et M2 ont des dimensions identiques (même valeur du rapport de la largeur W à la longueur L de leur canal) et sont disposés très près l'un de l'autre sur le même substrat, alors ils sont parcourus par le même courant de canal. Il convient de noter, cependant, que le rapport des courants peut être rendu différent de l'unité en modifiant le rapport dimensionnel W/L d'un des deux transistors du miroir par rapport à l'autre. La borne 7 de sortie de la cellule j constitue la borne d'entrée de la cellule suivante J+1. De même, la borne d'entrée 8 de la cellule j constitue la borne de sortie de la cellule précédente j-1.
    Le schéma complet du réseau, ou bloc opérateur, de l'invention est représenté à la figure 5. Il est composé d'un ensemble de cellules C1, C2, ..., Cj, .... Les cellules sont toutes identiques; elles comprennent, si l'on se reporte à la cellule Cj, un transistor de type P qui constitue la pseudo-conductance variable G*j, un transistor Tj de contrôle de cette pseudo-conductance et un miroir de courant formé d'un premier transistor, de type N monté en diode, T5 et de deux transistors de sortie T3 et T6, également de type N. Le premier transistor T3 permet d'appliquer le courant Ij, traversant la pseudo-conductance G*j, au transistor de contrôle (analogue au transistor Tj) de la cellule suivante Cj+1 De la même manière, le transistor de contrôle Tj de la cellule Cj reçoit le courant Ij-1 de la cellule précédente par l'intermédiaire d'un transistor de sortie (analogue au transistor T6) du miroir de courant de la cellule précédente Cj-1 Le transistor de sortie T3 permet d'extraire le courant Ij de la cellule Cj, s'il doit servir dans la boucle d'asservissement décrite ci-après. Le transistor Tj est connecté, en série avec le transistor de sortie (analogue à T6) du miroir de courant de la cellule précédente Cj-1, entre une tension fixe positive V+ et une tension fixe négative (ou masse) V-. Le transistor constituant la conductance variable G*j est connecté, en série avec le transistor T5, entre la tension d'entrée V*in et la masse. Cette tension d'entrée V*in est engendrée par le transistor T1, dont le canal de type N est connecté entre une tension d'alimentation Valim et la ligne 1 de l'alimentation V*in. La grille 5 du transistor T1 reçoit un courant d'entrée Iin ainsi que le courant de sortie Ij de la cellule choisie. Le transistor T1 opère en suiveur de tension; il fournit, à la ligne 1, une tension V*in, qui est telle qu'elle assure l'égalité entre le courant d'entrée Iin et le courant Ij de la cellule choisie. La tension Valim est une tension fixe d'alimentation, dont la valeur doit être suffisamment supérieure à la tension V+ pour assurer le fonctionnement correct du réseau. Des moyens de connexion (non représentés) permettent de connecter à la grille 5 du transistor T1 n'importe quel courant de sortie Ij. La cellule C1 ne diffère des autres cellules du réseau que par le fait que le courant I0 fourni au transistor de contrôle (analogue au transistor Tj de la cellule Cj) est engendré par une source de courant 4, reliée en série avec ledit transistor de contrôle.
    Il est à noter que, malgré le fait que la technologie CMOS soit préférée pour la réalisation du bloc opérateur selon l'invention, les spécialistes sauront que ce dernier peut également être réalisé à l'aide de transistors bipolaires.

    Claims (7)

    1. Bloc opérateur électronique comportant une rangée de cellules (C1, C2, ..., Cj, ...) et permettant d'engendrer un second courant qui présente une relation, par rapport à au moins un premier courant, du type y = xi, où x représente la valeur du premier courant, y la valeur du second courant et i est le rang de la cellule dans ladite rangée, caractérisé en ce que chaque cellule Cj comporte:
      une pseudo-conductance G*j connectée entre une tension d'alimentation (V*in) et une pseudo-masse (7) et engendrant un courant de sortie (Ij);
      un transistor de contrôle (Tj) traversé par le courant de sortie Ij-1 de la cellule précédente Cj-1 et capable de contrôler ladite pseudo-conductance G*j de telle sorte que ledit courant de sortie Ij soit proportionnel au courant Ij-1 de la cellule précédente Cj-1 ; et
      un convoyeur de courant (T3, T5, T6) pour convoyer ledit courant de sortie Ij vers, d'une part, ledit transistor de contrôle de la cellule suivante Cj+1 et, d'autre part, une sortie de la cellule Cj;
         et en ce que le courant traversant le transistor de contrôle de la première cellule C1 de ladite rangée est un courant fixe (I0), de sorte que le courant de sortie Ij d'une cellule quelconque Cj de la rangée est proportionnel à I0 j.
    2. Bloc opérateur comportant une rangée de cellules selon la revendication 1 et permettant d'engendrer un second courant qui présente une relation, par rapport à un premier courant, du type y = xk/j, où x représente la valeur du premier courant, y la valeur du second courant et k et j le rang des cellules Ck et Cj, respectivement, caractérisé en ce qu'il comporte en outre un circuit d'asservissement (T1) délivrant, à partir d'un courant d'entrée arbitrairement choisi (Iin) et du courant de sortie (Ij) d'une cellule Cj quelconque de ladite rangée, ladite tension d'alimentation (V*in) telle que les courants Iin et I1 restent égaux, de sorte que le courant de sortie Ik d'une cellule Ck est tel que Ik = Iin k/j.
    3. Bloc opérateur selon la revendication 2, caractérisé en ce que ledit circuit d'asservissement est constitué d'un transistor MOS (T1), dont la grille est connectée à un noeud (5) recevant ledit courant d'entrée (Iin) et dont est extrait ledit courant de sortie quelconque (Ij) et dont le canal est relié entre une tension fixe d'alimentation (Valim) et le noeud d'alimentation (V*in) de toutes les pseudo-conductances; ledit transistor MOS agissant comme un suiveur de tension.
    4. Bloc opérateur selon l'une des revendications 1 à 3, caractérisé en ce que lesdites pseudo-conductances sont constituées, chacune, par un transistor MOS (G*j), dont la grille est reliée à la grille de son transistor de contrôle, le transistor de contrôle a sa grille connectée à sa source et son drain connecté à une tension fixe d'alimentation et en ce que les transistors de contrôle et pseudo-conductances sont polarisés de façon à travailler dans un régime de faible inversion.
    5. Bloc opérateur selon la revendication 4, caractérisé en ce que les transistors formant lesdites pseudo-conductances (G*j) sont en régime saturé.
    6. Bloc opérateur selon l'une quelconque des revendications 1 à 5, caractérisé en ce que lesdits convoyeurs de courant sont réalisés à l'aide de miroirs de courant à deux sorties; le miroir de courant de chaque cellule étant connecté en série avec ladite pseudo-conductance.
    7. Bloc opérateur selon la revendication 6, caractérisé en ce que lesdits transistors de contrôle et pseudo-conductances sont des transistors MOS à canal P et lesdits miroirs de courant et transistor suiveur sont des transistors MOS à canal N.
    EP00810165A 1999-03-04 2000-02-29 Bloc opérateur électronique permettant d'engendrer un courant qui est une puissance rationnelle quelconque d'un autre courant Withdrawn EP1033668A1 (fr)

    Applications Claiming Priority (4)

    Application Number Priority Date Filing Date Title
    CH39999 1999-03-04
    CH39999 1999-03-04
    FR9905372A FR2790569B1 (fr) 1999-03-04 1999-04-28 Bloc operateur electronique permettant d'engendrer un courant qui est une puissance rationnelle quelconque d'un autre courant
    FR9905372 1999-04-28

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    Publication Number Publication Date
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    Family Applications (1)

    Application Number Title Priority Date Filing Date
    EP00810165A Withdrawn EP1033668A1 (fr) 1999-03-04 2000-02-29 Bloc opérateur électronique permettant d'engendrer un courant qui est une puissance rationnelle quelconque d'un autre courant

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    Non-Patent Citations (2)

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    Title
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