DE4222844A1 - Mosfet-analog-multiplizierer - Google Patents
Mosfet-analog-multipliziererInfo
- Publication number
- DE4222844A1 DE4222844A1 DE4222844A DE4222844A DE4222844A1 DE 4222844 A1 DE4222844 A1 DE 4222844A1 DE 4222844 A DE4222844 A DE 4222844A DE 4222844 A DE4222844 A DE 4222844A DE 4222844 A1 DE4222844 A1 DE 4222844A1
- Authority
- DE
- Germany
- Prior art keywords
- mosfet
- voltage
- source
- operational amplifier
- voltage source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division
- G06G7/163—Arrangements for performing computing operations, e.g. operational amplifiers for multiplication or division using a variable impedance controlled by one of the input signals, variable amplification or transfer function
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
- G06N3/065—Analogue means
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- General Physics & Mathematics (AREA)
- Biophysics (AREA)
- Health & Medical Sciences (AREA)
- Software Systems (AREA)
- Life Sciences & Earth Sciences (AREA)
- Biomedical Technology (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- General Health & Medical Sciences (AREA)
- Molecular Biology (AREA)
- Evolutionary Computation (AREA)
- Data Mining & Analysis (AREA)
- Computational Linguistics (AREA)
- Artificial Intelligence (AREA)
- Neurology (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Networks Using Active Elements (AREA)
Description
Die Erfindung betrifft einen neuartigen
MOSFET-Analog-Multiplizierer mit variablem Widerstand und
insbesondere einen MOSFET-Multiplizierer mit variablem
Widerstand, bei dem ein lineares MOSFET-Element mit variablem
Widerstand verwendet ist, welches zwei MOSFETs zur Beseitigung
des nicht-linearen Stroms der MOSFETs umfaßt, wobei die
Genauigkeit des Multiplizierers beträchtlich verbessert ist.
Seit kurzem zeichnet sich im Zusammenhang mit der Entwicklung
der sogenannten VLSI-Technologie (Very Large Scale Integration)
die Notwendigkeit ab, die Integrations-Technologie nicht nur
auf digitale Systeme anzuwenden, sondern ebenso auf analoge
Systeme. Die digitale Technologie wird nicht nur beispielsweise
für Computer verwendet, sondern ebenso auf neuen Gebieten, wo
versucht wird, die Vorgänge des menschlichen Gehirns
nachzubilden oder bei der Realisierung eines neuronalen
Netzwerkes in der Kommunikationstechnik zwischen
fernbedienbaren Systemen oder zwischen Benutzeranschlüssen.
Unter den gegebenen Umständen ergeben sich Grenzen für das
digitale System der VLSI-Technologie gemäß dem Stand der
Technik sowohl im klassischen Sinne hinsichtlich der
Algorithmen als auch im Hinblick auf die Realisierung der
Simulation, das heißt, einer realen Verbindung mit der
Außenwelt. Für Multiplikationsvorgänge, welche auf einem
Verfahren unter Nutzung der VLSI-Technologie basieren, ergeben
sich Probleme, da die Datenwortbreite, die für die benötigten
Chips verlangt wird, beträchtlich steigt und die
Systemarbeitsgeschwindigkeit zur Realisierung für die
Synchronisierung des Systems limitiert ist.
Außerdem bestehen in der Technologie der analogen integrierten
Schaltkreise die Schwierigkeiten bei der VLSI-Technologie
aufgrund der verringerten Genauigkeit und der Schwierigkeit im
Systementwurf selbst.
Es ist deshalb Aufgabe der vorliegenden Erfindung, die
vorgenannten Probleme zu lösen und einen
MOSFET-Analog-Multiplizierer zu schaffen, der eine genaue
Multiplizierfunktion umfaßt und sowohl die VLSI-Technologie
nutzt, welche den Vorteil hat, ein digitales System zu sein und
gleichzeitig einen neuen analogen integrierten Schaltkreis
schafft.
Diese Aufgabe wird durch einen MOSFET-Analog-Multiplizierer mit
den Merkmalen des Anspruchs 1 gelöst.
Weitere vorteilhafte Ausgestaltungen des erfindungsgemäßen
MOSFET-Analog-Multiplizierers sind Gegenstand der Ansprüche 2
bis 13.
Eine weitere Aufgabe der vorliegenden Erfindung liegt darin,
einen Analog-Digitalhybridtyp einer künstlichen neuronalen
Synapse zu schaffen, als Ausgangsbasis für die Realisierung
einer neuen Generation in der Computertechnologie.
Die vorbezeichneten Verwendungsmöglichkeiten stellen lediglich
einige der interessantesten Merkmale und
Verwendungsmöglichkeiten der vorliegenden Erfindung dar. Viele
andere lassen sich von der nachfolgend offenbarten Erfindung
ableiten ohne hierbei von dem eigentlichen Konzept der
Erfindung abzuweichen.
Die Erfindung wird im folgenden in einer mehr ins einzelne
gehenden Diskussion näher erläutert.
Das Konzept der Erfindung kann wie folgt beschrieben werden:
Der MOSFET-Analog-Multiplizierer umfaßt ein lineares
MOSFET-Element mit variablem Widerstand, welches einen MOSFET
Q1 umfaßt, dessen Gate-Elektrode mit einer Spannungsquelle V1
verbunden ist, dessen Drain-Elektrode mit einer Spannungsquelle
V2 verbunden ist, sowie mit einer Quell-Elektrode. Ein MOSFET
Q2 ist mit seiner Quell-Elektrode und seiner Gate-Elektrode ist
der Spannungsquelle -V2 verbunden und weist eine
Drain-Elektrode auf, wobei die Spannungsquellen V2 und -V2 im
Betrieb symmetrische Eingangsspannungen liefern, und wobei die
Quell-Elektrode des MOSFET Q1 und die Drain-Elektrode des
MOSFET Q2 mit einem Knotenpunkt A verbunden sind. Der
Knotenpunkt A gibt im Betrieb einen linear variablen Strom I
ab. Eine Operationsverstärker-Einheit umfaßt einen
Operationsverstärker U zur Verstärkung des linear variablen
Ausgangsstroms I. Der Operationsverstärker U besitzt einen
invertierenden Eingangs-Anschluß, welcher mit dem ersten
Knotenpunkt A des linearen MOSFET-Elements mit variablem
Widerstand verbunden ist, sowie einen nicht-invertierenden
Eingangs-Anschluß, welcher mit Masse verbunden ist, sowie einen
Ausgangs-Anschluß. Ein Rückkopplungselement Z ist mit dem
invertierenden Eingang und Ausgang verbunden, wobei der
Ausgangs-Anschluß im Betrieb die variable Spannung Vo abgibt.
Der MOSFET-Analog-Multiplizierer kann ferner einen MOSFET Q3
umfassen, der zwischen dem Knotenpunkt A und dem invertierenden
Eingangs-Anschluß des Operationsverstärkers U der
Operationsverstärker-Einheit geschaltet ist, wobei der MOSFET
Q3 eine Gate-Elektrode umfaßt, um ein Eingangssignal eines
neuronalen Zustandes zu empfangen.
Der MOSFET-Analog-Multiplizierer kann ferner einen MOSFET Q4
umfassen, der zwischen die Spannungsquelle V2 und die
Drain-Elektrode des MOSFET Q1 des linearen MOSFET-Elements mit
variablem Widerstand geschaltet ist, und ein MOSFET Q5 kann
zwischen die Spannungsquelle -V2 und die Quell-Elektrode und
die Gate-Elektrode des MOSFET Q2 geschaltet sein, wobei die
Gate-Elektrode der MOSFETs Q4 und Q5 miteinander verbunden
sind, um ein Eingangssignal eines neuronalen Zustandes zu
empfangen.
Bei dem MOSFET-Analog-Multiplizierer sind die MOSFETs Q1 und Q2
vorzugsweise Verarmungs-MOSFETs.
Die Erfindung wird im folgenden anhand der Zeichnungen näher
erläutert. Es zeigen im einzelnen:
Fig. 1A eine symbolische Darstellung eines MOSFETs;
Fig. 1B ein Ersatzschaltbild eines MOSFETs, der nicht im
Sättigungsbereich betrieben ist;
Fig. 2 einen erfindungsgemäßen Prinzipschaltkreis;
Fig. 3 den Schaltkreis eines erfindungsgemäßen
MOSFET-Analog-Multiplizierers;
Fig. 4 eine erste Applikation der vorliegenden Erfindung
und
Fig. 5 eine weitere Applikation der vorliegenden
Erfindung.
Gleiche Bezugszeichen werden im folgenden für gleiche Teile der
verschiedenen Figuren verwendet.
Fig. 1A zeigt in Form eines Diagrammes das Symbol eines
MOSFETs mit einer Gate-Elektrode G, einer Quell-Elektrode S und
einer Drain-Elektrode D. Fig. 1B zeigt ein Ersatzschaltbild
eines MOSFETs in einem nicht gesättigten Betriebszustand, bei
welchem die Drain-Stromcharakteristik im Widerstandsbereich
durch die folgenden Gleichungen ausgedrückt werden kann
wobei
µ ist: Beweglichkeit der hauptsächlichen Ladungsträger;
Cox ist: die Gate-Kapazität pro Flächenbereich,
L ist: die Länge des Kanals,
W ist: die Breite des Kanals (in senkrechter Richtung zu L),
Vds ist: die Spannung zwischen der Drain-Elektorde D und der Quell-Elektrode S,
Vgs ist: die Spannung zwischen der Gate-Elektrode G und der Quell-Elektrode S,
Vt ist: die Schwellenspannung.
µ ist: Beweglichkeit der hauptsächlichen Ladungsträger;
Cox ist: die Gate-Kapazität pro Flächenbereich,
L ist: die Länge des Kanals,
W ist: die Breite des Kanals (in senkrechter Richtung zu L),
Vds ist: die Spannung zwischen der Drain-Elektorde D und der Quell-Elektrode S,
Vgs ist: die Spannung zwischen der Gate-Elektrode G und der Quell-Elektrode S,
Vt ist: die Schwellenspannung.
Fig. 2 beinhaltet eine schematische Darstellung eines
Schaltungsteils der vorliegenden Erfindung, der dazu dient, den
nicht-linearen Stromanteil in Gleichung 1 auszuschalten. Zwei
MOSFETs Q1 und Q2 (welche vom Verarmungstyp sind) werden wie
gezeigt verwendet, wobei die Quell-Elektrode des MOSFET Q1 mit
der Drain-Elektrode des MOSFET Q2 verbunden ist und einen
Ausgangsstrom I liefern. Die Gate-Elektrode G des MOSFET Q1 ist
mit einer Spannungsquelle V1 für eine Operator-Eingabe
verbunden und die Drain-Elektrode D dieses MOSFETs ist mit
einer Spannungsquelle V2 für eine Operator-Eingabe verbunden,
und erzeugt einen Strom Il, der von der Spannungsquelle V2 zum
MOSFET Q1 fließt. Die Quell-Elektrode S des MOSFET Q2 ist mit
der Spannungsquelle -V2 für eine Operator-Eingabe verbunden und
ist ebenso mit der Gate-Elektrode hiervon verbunden, so daß ein
Strom I2 von dem MOSFET Q2 zur Spannungsquelle -V2 fließt. Wie
ersichtlich, bilden die Spannungsquellen V2 und -V2 eine
symmetrische Eingangsspannungs-Versorgung gleichzeitig für die
MOSFETs Q1 und Q2.
Deshalb läßt sich der Zusammenhang zwischen der Spannung und
dem Strom der MOSFETs Q1 und Q2 durch die folgenden Gleichungen
ausdrücken.
Die Beziehung zwischen der Spannung und dem Strom des MOSFET Q1
ergibt sich folgendermaßen:
Il = (Cox · W · µ)/L [(Vgs - Vt) · Vds - V²ds/2] (3)
und die Beziehung zwischen Spannung und Strom des MOSFET Q2
ergibt sich wie folgt:
I2 = (Cox · W · µ)/L [(- Vt) · Vds - V²ds/2] (4)
Deshalb ergibt sich als Gleichung für den Strom I unter
Verwendung der Gleichungen (3) und (4):
I = Il - I2 = (Cox · W · µ)/L [Vgs · Vds] = α · VGs · Vds (5)
wobei α = (Cox · X · µ)/L.
Aus dem Obigen ist ersichtlich, daß sich der quadratische
Ausdruck im Ergebnis eliminieren läßt.
Fig. 3 zeigt einen Schaltkreis eines
MOSFET-Analog-Multiplizierers gemäß der vorliegenden Erfindung.
Sie zeigen ein lineares MOSFET-Element 20 mit variablem
Widerstand, bei dem die Gate-Elektrode G des MOSFETs Q1 mit
einer Spannungsquelle V1 für eine Operator-Eingabe verbunden
ist, während dessen Drain-Elektrode D, die einen der
Eingabe-Anschlüsse bildet, mit der Spannungsquelle V2 für eine
Operator-Eingabe verbunden ist. Die Quell-Elektrode des MOSFETs
Q2, welche den anderen Eingangs-Anschluß bildet, ist mit der
Spannungsquelle -V2 zur Operator-Eingabe verbunden und ist
außerdem mit der Gate-Elektrode G hiervon verbunden. Die
Quell-Elektrode des MOSFET Q1 ist mit der Drain-Elektrode des
MOSFET Q2 verbunden, wobei die Verbindung hiervon, der
Knotenpunkt A mit einem invertierenden Eingangs-Anschluß eines
Operationsverstärkers U einer Operationsverstärker-Einheit 10
verbunden ist. Ein nicht-invertierender Eingangs-Anschluß des
Operationsverstärkers U ist mit Masse verbunden und ein
Ausgangs-Anschluß des Operationsverstärkers ist durch ein
Rückkoppelelement Z mit dessen invertierendem Eingangs-Anschluß
verbunden. Die Funktionsbeschreibung hiervon folgt weiter unten.
Die Ausgangsspannung Vo, die aufgrund der beiden Ströme I1 und
I2, welche durch die MOSFETs Q1 und Q2 fließen, sowie das
Rückkopplungselement Z erhalten wird, nimmt einen Wert in
Abhängigkeit von den Eingangsspannungen der Spannungsquellen V1
(Vgs) und V2 (Vds) an. Das Ergebnis dieser Operation läßt sich
durch einen einfachen und neuen Schaltkreis durch die
Verwendung eines primären linearen MOSFET-Element erreichen,
anders als in den Schaltkreisen nach dem Stand der Technik.
Fig. 4 zeigt eine erste Applikation der vorliegenden
Erfindung, wobei im Vergleich zu dem Schaltkreis in Fig. 3
zwischen das lineare MOSFET-Element 20 mit variablem Widerstand
und den invertierenden Eingangs-Anschluß des
Operationsverstärkers U der Operationsverstärker-Einheit 10 ein
MOSFET Q3 geschaltet ist, um hierdurch die Eingabe eines
neuronalen Zustandssignals durch dessen Gate-Elektrode G zu
ermöglichen. Entsprechend dieser Applikation wird, falls die
Eingangsspannung der Spannungsquelle V2 des linearen
MOSFET-Elements 20 auf ein gegebenes Level gesetzt wird und die
Eingangsspannung der Spannungsquelle V2 als eine
Synapsengewichtung (synapse weight) eines neuronalen Netzwerks
im Betrieb fungiert, ein neuer Schaltkreis zur Realisierung der
Basisstruktur eines hybriden neuronalen Synapsen-Netzwerkes
erhalten werden, das den neuronalen Zustand in elektrischer
Form unter Verwendung eines Rückkopplungskondensators (nicht
gezeigt) speichert.
Fig. 5 zeigt eine weitere Applikation der vorliegenden
Erfindung. Gegenüber der Abbildung in Fig. 3 sind MOSFETs Q4
und Q5 zwischen die Spannungsquellen V2 und -V2 und das lineare
MOSFET-Element 20 geschaltet, welches die Spannung von den
Spannungsquellen V2 und -V2 empfängt. Die Gate-Elektroden G der
MOSFETs Q4 und Q5 sind miteinander verbunden und bieten
hierdurch die Möglichkeit, ein Eingangssignal eines neuronalen
Zustands zu vermitteln. Falls kein Eingangssignal hierauf
angewendet wird, ist der Stromverbrauch, der bei den MOSFETs Q1
und Q2 existiert, vermieden. Diese zweite Applikation der
vorliegenden Erfindung schafft ein anderes neues neuronales
Synapsen-Netzwerk, welches den Verbrauch an Leistung minimiert,
wie es für hoch-integrierte Systeme notwendig ist.
Wie oben beschrieben, lassen sich auf einfache Weise genaue
Ergebnisse durch die Verwendung einer primären linearen
Charakteristik der MOSFETs erreichen. Ferner kann ein neues
neuronales Synapsen-Netzwerk erhalten werden, das, obwohl es
wenige MOSFETs verwendet, trotzdem ermöglicht, einen
vollständig asynchronen Betrieb mit einer hohen Geschwindigkeit
in der Verarbeitungszeit zu realisieren.
Claims (13)
1. MOSFET-Analog-Multiplizierer mit
einem linearen MOSFET-Element (20) mit variablem Widerstand zum linearen Verändern eines Ausgangsstroms I in Abhängigkeit einer symmetrischen Eingangsspannung aus den Spannungsquellen V2 und -V2 und einer Eingangsspannung einer Eingangsspannungsquelle V1, welche im Betrieb mit der symmetrischen Eingangsspannung der Spannungsquellen V2 und -V2 verknüpft wird, wobei das lineare MOSFET-Element mit variablem Widerstand einen Knotenpunkt A aufweist, der der Ausgabe eines linear variablen Ausgangsstroms I dient; und
mit einer Operationsverstärker-Einheit (10) zur Verstärkung des linear variablen Ausgangsstroms I, wobei die Operationsverstärker-Einheit (10) einen Operationsverstärker U mit einem invertierenden Eingang, der mit dem Knotenpunkt A verbunden ist, einen nicht-invertierenden Eingang, der mit Masse verbunden ist und einen Ausgangs-Anschluß umfaßt und wobei die Operationsverstärker-Einheit (10) ferner ein Rückkopplungselement Z umfaßt, welches zwischen den invertierenden Eingang und den Ausgang des Operationsverstärkers U geschaltet ist.
einem linearen MOSFET-Element (20) mit variablem Widerstand zum linearen Verändern eines Ausgangsstroms I in Abhängigkeit einer symmetrischen Eingangsspannung aus den Spannungsquellen V2 und -V2 und einer Eingangsspannung einer Eingangsspannungsquelle V1, welche im Betrieb mit der symmetrischen Eingangsspannung der Spannungsquellen V2 und -V2 verknüpft wird, wobei das lineare MOSFET-Element mit variablem Widerstand einen Knotenpunkt A aufweist, der der Ausgabe eines linear variablen Ausgangsstroms I dient; und
mit einer Operationsverstärker-Einheit (10) zur Verstärkung des linear variablen Ausgangsstroms I, wobei die Operationsverstärker-Einheit (10) einen Operationsverstärker U mit einem invertierenden Eingang, der mit dem Knotenpunkt A verbunden ist, einen nicht-invertierenden Eingang, der mit Masse verbunden ist und einen Ausgangs-Anschluß umfaßt und wobei die Operationsverstärker-Einheit (10) ferner ein Rückkopplungselement Z umfaßt, welches zwischen den invertierenden Eingang und den Ausgang des Operationsverstärkers U geschaltet ist.
2. Multiplizierer nach Anspruch 1, dadurch gekennzeichnet,
daß das lineare MOSFET-Element (10) einen MOSFET Q1
umfaßt, dessen Quell-Elektrode mit dem Knotenpunkt A
des linearen MOSFET-Elements (20) verbunden ist, dessen
Gate- Elektrode mit der Spannungsquelle V1 verbunden
ist und dessen Drain-Elektrode mit der Spannungsquelle
V2 verbunden ist; und daß ein MOSFET Q2 vorhanden ist,
dessen Drain-Elektrode mit dem Knotenpunkt A verbunden
ist, und dessen Gate-Elektrode mit der Quell-Elektrode
verbunden ist, wobei die Gate- und Quell-Elektrode
zusammen mit der Spannungsquelle -V2 verbunden sind.
3. Multiplizierer nach Anspruch 2, dadurch gekennzeichnet,
daß die MOSFETs Q1 und Q2 Verarmungs-MOSFETs sind.
4. Multiplizierer nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß der Multiplizierer ferner
einen MOSFET Q3 umfaßt, der zwischen den Knotenpunkt A
des linearen MOSFET-Elements (20) und dem
invertierenden Eingang des Operationsverstärkers U der
Operationsverstärker-Einheit (10) geschaltet ist, wobei
der MOSFET Q3 eine Gate-Elektrode zum Empfang eines
Eingangssignals eines neuronalen Zustands umfaßt, so
daß im Betrieb der MOSFET Q3 als hybrider neuronaler
Synapsen-Schaltkreis im Falle des Empfangs eines
Eingangssignals des neuronalen Zustands durch die
Gate-Elektrode des MOSFETs Q3 fungiert.
5. Multiplizierer nach Anspruch 1, dadurch gekennzeichnet,
daß ferner ein MOSFET Q4 zwischen die Spannungsquelle
V2 und das lineare MOSFET-Element (20) mit variablem
Widerstand geschaltet ist, welches die Eingangsspannung
aus der Spannungsquelle V2 empfängt;
und daß ein MOSFET Q5 zwischen die Spannungsquelle -V2
und das lineare MOSFET-Element (20) mit variablem
Widerstand geschaltet ist, welches die Eingangsspannung
von der Spannungsquelle -V2 empfängt, wobei die MOSFETs
Q4 und Q5 miteinander verbundene Gate-Elektroden
aufweisen, so daß ein Eingangssignal eines neuronalen
Zustands hierdurch eingespeist werden kann, so daß im
Betrieb jeder der MOSFETs Q4 und Q5 als ein hybrider
neuronaler Synapsen-Schaltkreis beim Empfang eines
Eingangssignals des neuronalen Zustands durch jede der
Gate-Elektroden Q4 und Q5 arbeitet.
6. MOSFET-Analog-Multiplizierer mit
einem linearen MOSFET-Element (20) mit variablem Widerstand, welches einen MOSFET Q1 mit einer mit einer Spannungsquelle V1 verbundenen Gate-Elektrode umfaßt, welche ferner eine Drain-Elektrode, die mit einer Spannungsquelle V2 verbunden ist, und eine Quell-Elektrode umfaßt;
mit einem MOSFET Q2, welcher eine mit einer Spannungsquelle -V2 verbundene Quell- und Gate-Elektrode umfaßt sowie eine Drain-Elektrode aufweist, wobei die Spannungsquellen V2 und -V2 im Betrieb symmetrische Eingangsspannungen liefern und wobei die Quell-Elektrode des MOSFET Q1 und die Drain-Elektrode des MOSFET Q2 mit einem Knotenpunkt A verbunden sind, welcher im Betrieb einen linear variablen Strom ausgibt;
mit einer Operationsverstärker-Einheit (10), welche einen Operationsverstärker U zur Verstärkung des linear variablen Ausgangsstroms I umfaßt, welch letzterer einen mit dem Knotenpunkt A verbundenen invertierenden Eingang umfaßt und einen nicht-invertierenden, mit Masse verbundenen Eingang, sowie einen Ausgang umfaßt; und
mit einem Rückkopplungselement Z, welches mit dem invertierenden Eingang und dem Ausgang verbunden ist, wobei im Betrieb der Ausgang eine Spannung Vo ausgibt.
einem linearen MOSFET-Element (20) mit variablem Widerstand, welches einen MOSFET Q1 mit einer mit einer Spannungsquelle V1 verbundenen Gate-Elektrode umfaßt, welche ferner eine Drain-Elektrode, die mit einer Spannungsquelle V2 verbunden ist, und eine Quell-Elektrode umfaßt;
mit einem MOSFET Q2, welcher eine mit einer Spannungsquelle -V2 verbundene Quell- und Gate-Elektrode umfaßt sowie eine Drain-Elektrode aufweist, wobei die Spannungsquellen V2 und -V2 im Betrieb symmetrische Eingangsspannungen liefern und wobei die Quell-Elektrode des MOSFET Q1 und die Drain-Elektrode des MOSFET Q2 mit einem Knotenpunkt A verbunden sind, welcher im Betrieb einen linear variablen Strom ausgibt;
mit einer Operationsverstärker-Einheit (10), welche einen Operationsverstärker U zur Verstärkung des linear variablen Ausgangsstroms I umfaßt, welch letzterer einen mit dem Knotenpunkt A verbundenen invertierenden Eingang umfaßt und einen nicht-invertierenden, mit Masse verbundenen Eingang, sowie einen Ausgang umfaßt; und
mit einem Rückkopplungselement Z, welches mit dem invertierenden Eingang und dem Ausgang verbunden ist, wobei im Betrieb der Ausgang eine Spannung Vo ausgibt.
7. MOSFET-Analog-Multiplizierer nach Anspruch 6, dadurch
gekennzeichnet, daß ferner ein MOSFET Q3 zwischen den
Knotenpunkt A und den invertierenden Eingang des
Operationsverstärkers U der
Operationsverstärker-Einheit (10) geschaltet ist, wobei
der MOSFET Q3 eine Gate-Elektrode für den Empfang eines
Eingangssignals von einem neuronalen Zustand aufweist.
8. MOSFET-Analog-Multiplizierer nach Anspruch 6, dadurch
gekennzeichnet, daß er ferner einen MOSFET Q4 zwischen
die Spannungsquelle V2 und die Drain-Elektrode des
MOSFET Q1 des linearen MOSFET-Elements (20) geschaltet
umfaßt; und daß ein MOSFET Q5 vorhanden und zwischen
die Spannungsquelle -V2 und die Quell- und
Gate-Elektroden des MOSFET Q2 geschaltet ist, wobei die
Gate-Elektroden der MOSFETs Q4 und Q5 miteinander
verbunden sind und ein Eingangssignal eines neuronalen
Zustands empfangen können.
9. MOSFET-Analog-Multiplizierer nach Anspruch 6, dadurch
gekennzeichnet, daß die MOSFETs Q1 und Q2
Verarmungs-MOSFETs sind.
10. MOSFET-Analog-Multiplizierer mit
einem MOSFET Q1 mit einer Gate-Elektrode, welche mit einer Spannungsquelle V1 verbunden ist, mit einer Drain-Elektrode, die mit einer Spannungsquelle V2 verbunden ist, sowie einer Quell-Elektrode;
mit einem MOSFET Q2 mit einer Quell- und einer Gate-Elektrode, welche mit einer Spannungsquelle -V2 verbunden sind, sowie mit einer Drain-Elektrode, wobei die Spannungsquellen V2 und -V2 symmetrische Eingangsspannungen im Betrieb liefern, und wobei die Quell-Elektrode des MOSFET Q1 und die Drain-Elektrode des MOSFET Q2 mit einem Knotenpunkt A verbunden sind, welcher im Betrieb einen linear veränderlichen Strom I liefert und insgesamt ein lineares MOSFET-Element (20) mit variablem Widerstand bildet;
mit einem Operationsverstärker U zum Verstärken des linear variablen Ausgangsstroms I, welcher einen invertierenden, mit dem ersten Knotenpunkt A verbundenen Eingang und mit einem nicht-invertierenden, mit Masse verbundenen Eingang sowie mit einem Ausgangs-Anschluß; und
mit einem Rückkopplungselement Z, welches mit dem invertierenden Eingang und dem Ausgang verbunden ist und so eine Operationsverstärker-Einheit (10) zur Ausgabe der Spannung Vo im Betrieb bildet; und
mit einem MOSFET Q3, welcher zwischen den Knotenpunkt A und den invertierenden Eingang des Operationsverstärkers U geschaltet ist, wobei der MOSFET Q3 eine Gate-Elektrode für den Empfang eines Eingangssignals eines neuronalen Zustandes aufweist.
einem MOSFET Q1 mit einer Gate-Elektrode, welche mit einer Spannungsquelle V1 verbunden ist, mit einer Drain-Elektrode, die mit einer Spannungsquelle V2 verbunden ist, sowie einer Quell-Elektrode;
mit einem MOSFET Q2 mit einer Quell- und einer Gate-Elektrode, welche mit einer Spannungsquelle -V2 verbunden sind, sowie mit einer Drain-Elektrode, wobei die Spannungsquellen V2 und -V2 symmetrische Eingangsspannungen im Betrieb liefern, und wobei die Quell-Elektrode des MOSFET Q1 und die Drain-Elektrode des MOSFET Q2 mit einem Knotenpunkt A verbunden sind, welcher im Betrieb einen linear veränderlichen Strom I liefert und insgesamt ein lineares MOSFET-Element (20) mit variablem Widerstand bildet;
mit einem Operationsverstärker U zum Verstärken des linear variablen Ausgangsstroms I, welcher einen invertierenden, mit dem ersten Knotenpunkt A verbundenen Eingang und mit einem nicht-invertierenden, mit Masse verbundenen Eingang sowie mit einem Ausgangs-Anschluß; und
mit einem Rückkopplungselement Z, welches mit dem invertierenden Eingang und dem Ausgang verbunden ist und so eine Operationsverstärker-Einheit (10) zur Ausgabe der Spannung Vo im Betrieb bildet; und
mit einem MOSFET Q3, welcher zwischen den Knotenpunkt A und den invertierenden Eingang des Operationsverstärkers U geschaltet ist, wobei der MOSFET Q3 eine Gate-Elektrode für den Empfang eines Eingangssignals eines neuronalen Zustandes aufweist.
11. MOSFET-Analog-Multiplizierer nach Anspruch 10, wobei
die MOSFETs Q1 und Q2 Verarmungs-MOSFETs sind.
12. MOSFET-Analog-Multiplizierer mit
einem MOSFET Q1 mit einer Gate-Elektrode, welche mit einer Spannungsquelle V1 verbunden ist, mit einer Drain-Elektrode, welche mit einer Spannungsquelle V2 verbunden ist, und mit einer Quell-Elektrode;
mit einem MOSFET Q2 mit einer Quell-Elektrode und einer Gate-Elektrode, welche beide mit einer Spannungsquelle -V2 verbunden sind und mit einer Drain-Elektrode, wobei die Spannungsquellen V2 und -V2 symmetrische Eingangsspannungen im Betrieb liefern und wobei die Quell-Elektrode des MOSFET Q1 und die Drain-Elektrode des MOSFET Q2 mit einem Knotenpunkt A verbunden sind, welcher im Betrieb einen linear variablen Strom I liefert, und zusammen das lineare MOSFET-Element (20) mit variablem Widerstand bilden;
mit einem Operationsverstärker U zur Verstärkung des linear variablen Ausgangsstroms I, welcher einen invertierenden Eingang, welcher mit dem ersten Knotenpunkt A verbunden ist, umfaßt und mit einem nicht-invertierenden Eingang, welcher mit Masse verbunden ist, sowie mit einem Ausgang;
und mit einem Rückkopplungselement Z, welches mit dem invertierenden Eingang und dem Ausgang des Operationsverstärkers U verbunden ist und eine Operationsverstärker-Einheit (10) zur Ausgabe einer Spannung Vo im Betrieb bildet;
mit einem MOSFET Q4, welcher zwischen die Spannungsquelle V2 und die Drain-Elektrode des MOSFET Q1 geschaltet ist; und
mit einem MOSFET Q5, welcher zwischen die Spannungsquelle -V2 und die Quell- und Gate-Elektroden des MOSFET Q2 geschaltet ist, wobei die Gate-Elektroden der MOSFETs Q4 und Q5 miteinander verbunden sind und die Eingabe eines Eingangssignals eines neuronalen Zustandes erlauben.
einem MOSFET Q1 mit einer Gate-Elektrode, welche mit einer Spannungsquelle V1 verbunden ist, mit einer Drain-Elektrode, welche mit einer Spannungsquelle V2 verbunden ist, und mit einer Quell-Elektrode;
mit einem MOSFET Q2 mit einer Quell-Elektrode und einer Gate-Elektrode, welche beide mit einer Spannungsquelle -V2 verbunden sind und mit einer Drain-Elektrode, wobei die Spannungsquellen V2 und -V2 symmetrische Eingangsspannungen im Betrieb liefern und wobei die Quell-Elektrode des MOSFET Q1 und die Drain-Elektrode des MOSFET Q2 mit einem Knotenpunkt A verbunden sind, welcher im Betrieb einen linear variablen Strom I liefert, und zusammen das lineare MOSFET-Element (20) mit variablem Widerstand bilden;
mit einem Operationsverstärker U zur Verstärkung des linear variablen Ausgangsstroms I, welcher einen invertierenden Eingang, welcher mit dem ersten Knotenpunkt A verbunden ist, umfaßt und mit einem nicht-invertierenden Eingang, welcher mit Masse verbunden ist, sowie mit einem Ausgang;
und mit einem Rückkopplungselement Z, welches mit dem invertierenden Eingang und dem Ausgang des Operationsverstärkers U verbunden ist und eine Operationsverstärker-Einheit (10) zur Ausgabe einer Spannung Vo im Betrieb bildet;
mit einem MOSFET Q4, welcher zwischen die Spannungsquelle V2 und die Drain-Elektrode des MOSFET Q1 geschaltet ist; und
mit einem MOSFET Q5, welcher zwischen die Spannungsquelle -V2 und die Quell- und Gate-Elektroden des MOSFET Q2 geschaltet ist, wobei die Gate-Elektroden der MOSFETs Q4 und Q5 miteinander verbunden sind und die Eingabe eines Eingangssignals eines neuronalen Zustandes erlauben.
13. MOSFET-Analog-Multiplizierer nach Anspruch 12, dadurch
gekennzeichnet, daß die MOSFETs Q1 und Q2
Verarmungs-MOSFETs sind.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910019374A KR940004429B1 (ko) | 1991-11-01 | 1991-11-01 | 가변저항형 mosfet 아날로그 곱셈기 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| DE4222844A1 true DE4222844A1 (de) | 1993-05-06 |
| DE4222844C2 DE4222844C2 (de) | 1999-05-27 |
Family
ID=19322147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE4222844A Expired - Fee Related DE4222844C2 (de) | 1991-11-01 | 1992-07-11 | Mosfet-Analog-Multiplizierer |
Country Status (18)
| Country | Link |
|---|---|
| US (1) | US5254889A (de) |
| JP (1) | JPH0693248B2 (de) |
| KR (1) | KR940004429B1 (de) |
| AT (1) | AT397443B (de) |
| BE (1) | BE1005226A5 (de) |
| CH (1) | CH684855A5 (de) |
| DE (1) | DE4222844C2 (de) |
| DK (1) | DK81692A (de) |
| ES (1) | ES2040660B1 (de) |
| FR (1) | FR2683354A1 (de) |
| GB (1) | GB2261092B (de) |
| GR (1) | GR1002179B (de) |
| IT (1) | IT1255430B (de) |
| LU (1) | LU88147A1 (de) |
| MC (1) | MC2321A1 (de) |
| NL (1) | NL9201212A (de) |
| PT (1) | PT100692B (de) |
| SE (1) | SE515267C2 (de) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5666080A (en) * | 1993-06-17 | 1997-09-09 | Yozan, Inc. | Computational circuit |
| US5442583A (en) * | 1993-05-14 | 1995-08-15 | California Institute Of Technology | Compensated analog multipliers |
| US5617053A (en) * | 1993-06-17 | 1997-04-01 | Yozan, Inc. | Computational circuit |
| KR970007006B1 (ko) * | 1993-08-31 | 1997-05-01 | 한국전자통신연구원 | 인공 신경 회로와 패턴 분리 및 인식용 발진 신경 망의 구조 |
| CN1109404C (zh) * | 1993-09-20 | 2003-05-21 | 株式会社鹰山 | 计算电路 |
| GB2325341A (en) * | 1997-03-28 | 1998-11-18 | Nec Corp | A composite transistor for a current squarer and analog multiplier |
| US6829598B2 (en) | 2000-10-02 | 2004-12-07 | Texas Instruments Incorporated | Method and apparatus for modeling a neural synapse function by utilizing a single conventional MOSFET |
| US10700695B1 (en) | 2018-04-17 | 2020-06-30 | Ali Tasdighi Far | Mixed-mode quarter square multipliers for machine learning |
| US10832014B1 (en) | 2018-04-17 | 2020-11-10 | Ali Tasdighi Far | Multi-quadrant analog current-mode multipliers for artificial intelligence |
| US10594334B1 (en) | 2018-04-17 | 2020-03-17 | Ali Tasdighi Far | Mixed-mode multipliers for artificial intelligence |
| US11449689B1 (en) | 2019-06-04 | 2022-09-20 | Ali Tasdighi Far | Current-mode analog multipliers for artificial intelligence |
| US11467805B1 (en) | 2020-07-10 | 2022-10-11 | Ali Tasdighi Far | Digital approximate multipliers for machine learning and artificial intelligence applications |
| US11416218B1 (en) | 2020-07-10 | 2022-08-16 | Ali Tasdighi Far | Digital approximate squarer for machine learning |
| KR102480434B1 (ko) * | 2020-02-13 | 2022-12-23 | 광운대학교 산학협력단 | 선형 전류-전압 특성의 시냅스 소자 및 신경망 회로 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5061866A (en) * | 1990-08-06 | 1991-10-29 | The Ohio State University Research Foundation | Analog, continuous time vector scalar multiplier circuits and programmable feedback neural network using them |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DD103746A1 (de) * | 1973-05-23 | 1974-02-05 | ||
| DE2643659A1 (de) * | 1976-09-28 | 1978-03-30 | Hitachi Ltd | Multiplizierschaltung mit einem feldeffekttransistor |
| US4156923A (en) * | 1977-10-17 | 1979-05-29 | Westinghouse Electric Corp. | Method and apparatus for performing matrix multiplication or analog signal correlation |
| US4837527A (en) * | 1987-12-23 | 1989-06-06 | Rca Licensing Corporation | Switched capacitor arrangement |
| JP2760543B2 (ja) * | 1989-02-10 | 1998-06-04 | 株式会社東芝 | 多重帰還回路 |
| JPH02287670A (ja) * | 1989-04-27 | 1990-11-27 | Mitsubishi Electric Corp | 半導体神経回路網 |
| JPH02311972A (ja) * | 1989-05-29 | 1990-12-27 | Matsushita Electric Ind Co Ltd | ニューロン素子回路 |
-
1991
- 1991-11-01 KR KR1019910019374A patent/KR940004429B1/ko not_active IP Right Cessation
-
1992
- 1992-06-12 MC MC922229A patent/MC2321A1/xx unknown
- 1992-06-18 US US07/900,331 patent/US5254889A/en not_active Expired - Lifetime
- 1992-06-18 SE SE9201882A patent/SE515267C2/sv not_active IP Right Cessation
- 1992-06-19 DK DK081692A patent/DK81692A/da not_active Application Discontinuation
- 1992-06-24 GB GB9213381A patent/GB2261092B/en not_active Expired - Fee Related
- 1992-07-07 NL NL9201212A patent/NL9201212A/nl active Search and Examination
- 1992-07-08 BE BE9200636A patent/BE1005226A5/fr not_active IP Right Cessation
- 1992-07-09 FR FR9208505A patent/FR2683354A1/fr active Granted
- 1992-07-11 DE DE4222844A patent/DE4222844C2/de not_active Expired - Fee Related
- 1992-07-15 PT PT100692A patent/PT100692B/pt not_active IP Right Cessation
- 1992-07-15 AT AT0144592A patent/AT397443B/de not_active IP Right Cessation
- 1992-07-15 LU LU88147A patent/LU88147A1/fr unknown
- 1992-07-16 ES ES09201485A patent/ES2040660B1/es not_active Expired - Lifetime
- 1992-07-16 CH CH2240/92A patent/CH684855A5/de not_active IP Right Cessation
- 1992-07-16 IT ITMI921726A patent/IT1255430B/it active IP Right Grant
- 1992-09-23 GR GR920100398A patent/GR1002179B/el not_active IP Right Cessation
- 1992-10-30 JP JP4292339A patent/JPH0693248B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5061866A (en) * | 1990-08-06 | 1991-10-29 | The Ohio State University Research Foundation | Analog, continuous time vector scalar multiplier circuits and programmable feedback neural network using them |
Also Published As
| Publication number | Publication date |
|---|---|
| GR1002179B (en) | 1996-03-11 |
| ITMI921726A1 (it) | 1994-01-16 |
| MC2321A1 (fr) | 1993-10-25 |
| PT100692A (pt) | 1994-05-31 |
| DK81692A (da) | 1993-05-02 |
| US5254889A (en) | 1993-10-19 |
| ATA144592A (de) | 1993-08-15 |
| JPH05225364A (ja) | 1993-09-03 |
| KR930011428A (ko) | 1993-06-24 |
| NL9201212A (nl) | 1993-06-01 |
| SE9201882L (sv) | 1993-05-02 |
| JPH0693248B2 (ja) | 1994-11-16 |
| SE515267C2 (sv) | 2001-07-09 |
| ES2040660R (de) | 1996-01-16 |
| FR2683354B1 (de) | 1997-02-14 |
| SE9201882D0 (sv) | 1992-06-18 |
| ES2040660B1 (es) | 1996-09-01 |
| DK81692D0 (da) | 1992-06-19 |
| ES2040660A2 (es) | 1993-10-16 |
| GB2261092A (en) | 1993-05-05 |
| ITMI921726A0 (it) | 1992-07-16 |
| PT100692B (pt) | 1999-06-30 |
| GR920100398A (el) | 1993-07-30 |
| KR940004429B1 (ko) | 1994-05-25 |
| GB2261092B (en) | 1995-06-14 |
| BE1005226A5 (fr) | 1993-06-01 |
| FR2683354A1 (fr) | 1993-05-07 |
| LU88147A1 (fr) | 1993-02-15 |
| GB9213381D0 (en) | 1992-08-05 |
| IT1255430B (it) | 1995-10-31 |
| CH684855A5 (de) | 1995-01-13 |
| AT397443B (de) | 1994-04-25 |
| DE4222844C2 (de) | 1999-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69028941T2 (de) | Elektronische Schaltung zur analogen Multiplikation, differentiellen Verstärkung oder Ladungsakkumulation | |
| DE69011713T2 (de) | Schaltung und Verfahren zur Feststellung eines elektrischen Stromflusses in einem MOS-Transistor. | |
| DE4222844C2 (de) | Mosfet-Analog-Multiplizierer | |
| DE69411217T2 (de) | Verzögerungsschaltung zum Verzögern von differentiellen Signalen | |
| DE69633886T2 (de) | Spannung-Strom-Umsetzer | |
| DE3613895A1 (de) | Digital/analog-umsetzer mit hoher ausgangs-compliance | |
| DE2641860A1 (de) | Integrierte stromversorgungsschaltung | |
| DE3885188T2 (de) | Elektrische Schaltung mit Verwendungsmöglichkeit in einem A/D-Wandler. | |
| DE69624865T2 (de) | Winner-Take-All Schaltkreis | |
| DE2941285C2 (de) | ||
| DE112005000994B4 (de) | Hochpassfilter, welcher isolierte Gate-Feldeffekttransistoren verwendet | |
| DE2643020A1 (de) | Schmitt-trigger | |
| DE4320691C2 (de) | D/A-Wandler | |
| WO2001061430A1 (de) | Spannungs-strom-wandler | |
| DE3779871T2 (de) | Angepasste stromquelle. | |
| DE69508826T2 (de) | Konstantstromquelle mit Feldeffekttransistor | |
| AT398010B (de) | Mosfet-steuermultiplizierschaltung | |
| DE69421956T2 (de) | Spannung-Strom-Wandlerschaltung | |
| DE69113414T2 (de) | Integrierte Konstantstromversorgung. | |
| DE2647981A1 (de) | Aktives nebenschlussfilter | |
| DE69320776T2 (de) | Transkonduktanzverstärker | |
| DE3721221C2 (de) | Spannungsverstärkerschaltung geringer Klirrverzerrung für widerstandsbehaftete Lasten | |
| DE1945125A1 (de) | Analog-Multiplikator | |
| DE3131431A1 (de) | Schaltungsanordnung mit einer widerstandsbruecke | |
| DE2712350A1 (de) | Binaerschaltung |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| D2 | Grant after examination | ||
| 8364 | No opposition during term of opposition | ||
| 8339 | Ceased/non-payment of the annual fee | ||
| R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |
Effective date: 20110201 |