JPH0666639B2

JPH0666639B2 - 可変相互コンダクタンス素子のコンダクタンスを制御する回路

Info

Publication number: JPH0666639B2
Application number: JP58150403A
Authority: JP
Inventors: ザヤムクランガラ・ラマスワミイ・ヴイスワナザン
Original assignee: ウエスターンエレクトリツクカムパニー，インコーポレーテツド
Priority date: 1982-08-19
Filing date: 1983-08-19
Publication date: 1994-08-24
Anticipated expiration: 2009-08-24
Also published as: GB2125995B; FR2532115B1; DE3329820A1; US4484089A; JPS5954313A; NL8302905A; GB8322131D0; FR2532115A1; DE3329820C2; GB2125995A; NL192168C; NL192168B

Description

【発明の詳細な説明】本発明は第１の出力電流を有する相互コンダクタンス素
子（transconductance element）を含む回路に関する。

標準的なMOS製造技術を使用することにより単一の半導
体チツプ上にLSI回路を作成することが出来る。MOS技術
を使用するとFETデバイスの高密度アレイおよび高品質
で容量の小さなキヤパシタを容易に実現することが出来
る。しかしMOSチツプ上に形成される従来技術に従う拡
散による抵抗、即ちポリシリコン抵抗は通常利用可能な
チツプ面積の望ましくない程大きな部分を消費すること
になる。更にチツプの温度が変化すると、これら素子の
抵抗値もまた変化する。このような温度によつて引き起
された変化は高精度の能動フイルタの如きLSI回路の動
作特性に重大な影響を与える。

更にMOSデバイスは正負両極性の小信号に対する電圧に
より制御される抵抗として使用し得ることが知られてい
る。しかしこのデバイスの抵抗もまた温度に応じて変化
する。このようにして小信号動作を行う場合でも従来提
案されているMOSFETデバイスは温度変動に感応しない抵
抗が要求される高精度な応用用途には不適当である。

MOSチツプ中に面積の小さな温度に不感応な抵抗素子を
提供する魅力的な方法がある。その方法とはスイツチト
・キヤパシタ技法を用いて抵抗の振舞いを模擬すること
である。この技法を高精度の能動フイルタの設計に応用
することは周知である。これについては例えばアール・
ダブリユー・ブローダーセン、ピー・アール・グレイお
よびデイー・エー・ホツジの“MOSスイツチト・キヤパ
シタ・フイルタ”、プロシーディングズ・オブ・アイ・
イー・イー・イー、第67巻、頁61〜75、1979年１月を参
照されたい。このフイルタの動作特性は極めて安定度の
高い水晶により制御されたクロツク周波数とキヤパシタ
の比によつて決定される。

MOSキヤパシタの温度係数は通常極めて小さい。そして
キヤパシタの比の温度係数は更に小さいことが知られて
いる。実際MOSキヤパシタ・ネツトワークの温度による
変化は極めて小さく、ほとんどの応用用途において問題
とならない。従つて、スイツチト・MOSキヤパシタは実
質的に温度と感応しない高精度のLSI回路を実現する有
利な基礎を与える。

スイツチト・キヤパシタ・フイルタはサンプルド・デー
タ回路である。従つてそこに加えられる信号は帯域制限
されていなければならない。この帯域制限は連続信号型
のフイルタであるいわゆるアンチエイリアシング・フイ
ルタを使用することにより実現される。このアンチエイ
リアシング・フイルタはスイツチト・キヤパシタ技法を
使用したのでは実現出来ないLSI回路の代表例である。
このような回路に対しスイツチト・キヤパシタ技法以外
の方法で面積が小さく温度に不感応な抵抗を実現するこ
とが要求されている。

更に、例えばフイルタ操作を行うために前述のスイツチ
ト・キヤパシタ技法を適用することは音声周波数領域で
は有利であるが、より高い周波数でこの技法を用いるこ
とは困難であり、望ましくない程大きなレベルのスイツ
チング雑音が生じる。このようにしてより高い周波数に
おいて例えばフイルタ操作を行う場合にスイツチト・キ
ヤパシタに代わる雑音の小さな方法が要求されている。
このような応用用途にあつては面積の小さな温度に不感
応な連続的な相互コンダクタンス素子が明らかに極めて
有利な構成素子となる。

本発明に従い、この問題はキヤパシタと、間欠的に該キ
ヤパシタを充放電し、それによつて該キヤパシタを通る
第２の電流を発生する第１の回路と、前記キヤパシタお
よび素子に接続され、第１および第２の電流を比較し、
それに応動して制御電圧を発生する第２の回路と、第１
の電流を調整するために素子に制御電圧を加える導線に
より特徴づけられる第１の出力電流を有する相互コンダ
クタンス素子を含む回路により解決された。

ここで“相互コンダクタンス”なる用語は相互コンダク
タンスならびに自己コンダクタンスの両者を包含する総
称として使用するものとする。

以下で述べる回路は当業者にあつては周知の標準的な製
造技法を使用することにより作られる集積回路として実
現されるものと仮定する。以下で述べる回路の各々（例
えば第１図に示す基本回路）は単一チツプ中に含まれる
ものと仮定する。例えばこのようなチツプを通常のCMOS
技術を用いて製造すると有利である。CMOS技術を用いれ
ばｎチヤネルおよびｐチヤネルMOSFETデバイスならびに
高品質で値の小さい（約100PF以下）のキヤパシタより
成る高密度アレイを比較的単純な製造過程により実現で
きる。

第１図に示す基本回路において、集積回路チツプ11中に
形成された主可変相互コンダクタンス素子10の相互コン
ダクタンスは周知のスイツチト・キヤパシタのコンダク
タンスと実効的に整合がとれている。素子10の種々の実
現法について以下で述べる。

第１図のスイツチト・キヤパシタはその値がC₁PFである
キヤパシタ12を含んでいる。ここでこのキヤパシタは図
示の如く関連するクロツクによつて動作するスイツチ14
〜17および基準電圧18に接続されている。図示の特定の
スイツチト・キヤパシタは、ケー・マーチンおよびエー
・エス・セドラの“双線形Ｚ変換に基づく浮遊容量に不
感応なスイツチト・キヤパシタ・フイルタ”、エレクト
ロニクス・レターズ、第15巻、第13号、頁365−366（19
79年）に述べられているように寄生容量が何らの影響も
与えないという特徴を有している。

ここでスイツチ14〜17（第１図）の各々はマスタ・クロ
ツク回路20から加えられる制御パルスによりオン・オフ
・スイツチとして通常の仕方で動作する単一のMOSFETデ
バイスより成つている。その動作が標準的な極めて安定
度の高い水晶によつて制御されているユニツトに基づい
ている回路20は実質的に温度には不感応であるものと仮
定する。

マスタ・クロツク回路20の出力は第３図に示すようなパ
ルス列P1、P2およびP3である。各々のP1パルスに応動し
てそのパルス幅の期間中スイツチ14および15は閉じられ
る。それ以外では第１図に示すようにスイツチ14および
15は開いている。同様に各々のP2パルスに応動してその
パルス幅の期間中スイツチ16および17は閉じられる。パ
ルス列P3はスイツチ22の動作を制御するのに使用され
る。スイツチ22の動作については以下で述べる。第３図
において、Ｔは図示のパルスのクロツク周期を表わす。

第１図のスイツチ16は閉じられるとキヤパシタ12のノー
ド24に接続する。ノード24は通常の演算増幅器28の反転
入力端子26に直接接続されている。増幅器28はコンデン
サ30（その値はC₂である）と共に当業者にあつては周知
の標準的な積分器を形成する。

第１図に示す積分器の出力はスイツチ22により周期的に
サンプルされ、出力キヤパシタ32に加えられる。キヤパ
シタの両端に現われる電圧は可変相互コンダクタンス素
子10に相互コンダクタンスを予め定められた値に設定・
保持するために導線34を介して加えられる制御電圧とし
て作用する。この制御電圧はまた導線36を介してチツプ
11中に含まれる他の即ち副可変相互コンダクタンス素子
に加えられる。２つの他の素子38および40が第１図に示
されている。これら他の素子は第１の素子10と同一であ
るかまたはある比率のスケールを有している。この例で
は素子38および40はチツプ11中に形成されている連続信
号に対する能動フイルタの構成素子である。

第１図の回路の動作はパルスP1がスイツチ14および15に
加えられる時刻t₀（第３図）に開始される。パルスP1に
よりキヤパシタ12は基準電圧18の両端に接続される。基
準電圧の値はV_Rで表わすものとする。するとキヤパシタ
12は電圧V_Rに充電される。その後時刻t₁においてパルス
P2はスイツチ16および17に加えられる。これにより容量
C₁を有するキヤパシタ12はノード24に接続される。キヤ
パシタ12がスイツチ17を通して地気に向つて放電するこ
とによりノード24からキヤパシタに向つてC₁V_R／Ｔなる
電流が流れる。その結果、増幅器28の出力端子44の電圧
はC₁V_R／C₂だけ増加する。

時刻t₂（第３図）においてパルスP3は増幅器28のこの新
らたに微小増加した出力電圧をキヤパシタ32に加えて記
憶させる。この記憶された値が増加すると、素子10の相
互コンダクタンスは増加し、それによつてより多くの電
流がノード24に供給される。この電流により演算増幅器
の出力電圧は減少することになる。このように図示の回
路には負帰還効果がある。定常状態にあつては相互コン
ダクタンス素子10によりノード24に加えられる電流の値
はG_VTEV_Rである。ここでG_VTEは素子10の相互コンダクタ
ンスである。

定常状態にあつては、前述の２つの過程、即ちスイツチ
ト・キヤパシタを介して積分器から離散的に電荷を取除
く過程と、素子10から積分器に連続的に電荷を供給する
過程が互いに平衡することになる。これら２つの過程の
間に不平衡が生じると積分器の出力電圧は変化し、それ
によつて電荷の平衡状態が回復される。

電荷が平衡した状態にあつては、ノード24（第１図）か
らスイツチト・キヤパシタに向つて流れる電流は可変相
互コンダクタンス素子10からノード24に流れ込む電流に
等しい。前述の如く、これら電流の大きさは夫々C₁V_R／
ＴおよびV_VTEV_Rである。従つて、定常的な平衡状態ではであり、これよりとなる。このようにして主素子10の相互コンダクタンス
はスイツチト・キヤパシタンスのコンダクタンスと整合
していることが分る。ここでこのコンダクタンスはキヤ
パシタ12の容量およびクロツク周期Ｔ（これらは共に温
度には不感応である）によつてのみ決定される。

更にその相互コンダクタンスを制御するために第１図の
主素子10に加えられる電圧はまた副素子38および40にも
加えられる。従つてこれら副素子の相互コンダクタンス
もまた各々スイツチト・キヤパシタンスのコンダクタン
スに整合していることになる。素子38、40（および関連
するキヤパシタ）を含む連続フイルタの時定数はこのよ
うにしてクロツク周期ＴとC₁のフイルタ・キヤパシタン
スに対する比の積にのみ比例することになる。

チツプ11（第１図）の温度が変化すると、素子10、38お
よび40を含むチツプ上のすべての構成素子は同一の温度
変動を受けるものと仮定する。このようにして例えばチ
ツプ11の温度が増加すると、主素子10の予め定められた
相互コンダクタンスは減少する傾向を有する。しかしこ
の相互コンダクタンスが減少すると導線34を介して素子
10に加えられる制御電圧は変化し、素子10の相互コンダ
クタンスを予め定められた値に保持する。同様に副素子
38および40の相互コンダクタンスはまたそれによつて夫
々予め定められた値に保持される。

第１図に示す可変相互コンダクタンス素子10、38および
40の実現法には種々のものが考えられる。１つの実現法
ではこれらの素子の各々は単一のMOSFETデバイスより成
る。本発明の原理に従つて構成された単一のMOSFETより
成る主素子52と単一のMOSFETより成る副素子54および56
を含むチツプが第２図に示されている。第２図に示す他
の構成素子は第１図の相応する構成素子と同一であり、
従つて同じ引用番号が付されている。

ここで第２図に示すMOSFET52、54および56の各々は標準
のｎチヤネル・デバイスである。本発明に従い、各デバ
イスはその電圧−電流特性が実質的に線形な非飽和・小
信号モードで動作している。各デバイスは同一であるか
または互いにある比率のスケールを有している。図のデ
バイスの長さは同じであるがその幅は異つており、それ
によつて特定の異なる相互コンダクタンスを実現するこ
とが出来る。

単一のMOSFET素子は入力信号に対し制限されたダイナミ
ツク・レンジを有しかつ比較的貧弱な高調波歪特性を有
している。従つてこれら素子を他の実際的な方法で実現
することが望ましい。このような他の実現法の１つでは
以下で述べるようないわゆるMOSFETデバイスの差動対を
使用している。

第４図は通常の差動対回路装置を示している。該回路は
MOSFETデバイス65によつて提供される電流2Iをバイアス
とする２つの同一のMOSFETデバイス60および62より成つ
ている。これらデバイスはすべてｎチヤネル型のもので
あり、各々飽和状態で動作するようバイアスされてい
る。静止状態、即ちデバイス60と62のゲート電極の間に
電圧差が存在しない場合には、バイアス電流2Iはデバイ
ス60と62のドレイン・ソース間の回路に等しく分割され
る。

第４図に示す如く小振幅の電圧信号ｖがデバイス60と62
のゲート電極の間に加えられているものと仮定する。こ
れに応じてデバイス60のドレイン・ソース回路に流れる
電流はｉだけ増加し、デバイス62のドレイン・ソース回
路に流れる電流は同じｉだけ減少する。しかし導線64を
流れる電流は以前と同じ2Iである。

第４図に示す差動対の場合、となることは良く知られている。ここでｋは各FETと関
連する温度に依存するパラメータである。従つて差動対
の小信号微分相互コンダクタンスG_DPは次式で与えられ
る。

実際の多くの応用用途では温度と実質的に無関係なバイ
アス電流を発生する必要が生じる。第５図に示す回路は
基準電圧源18が温度に不感応ならば温度と無関係なバイ
アス電流を提供する。このような温度に不感応な電圧源
は入手可能である。その１例は周知のバンド・ギヤツプ
基準電圧である。

本発明の原理の１つの特徴に従い、ｐチヤネル・デバイ
ス70および72より成る標準的電流ミラー回路の夫々のド
レイン電極から出て導線66および68を流れる一定電流Ｉ
を保持するよう設計された装置が第５図に示されてい
る。第５図の導線68を通つてノード24に流れ込む電流は
次式で与えられる。

前述の如く、C₁およびＴは実質的に温度に不感応であ
る。更に極めて安定で実質的に温度に不感応な電圧基準
源が知られている。このようにして、温度変化のために
電流Ｉが予め定められた値から変化する傾向にあるとキ
ヤパシタ32の両端の電圧はそれを補償するよう変化し、
ｎチヤネルMOSFETデバイス74のゲート電圧を変える。こ
れによつて導線66および68の各々を流れる電流は予め定
められた値に保持される。

第５図のMOSFETデバイス74を制御するのに使用される電
圧はまたデバイス76および78のゲート電極に加えられ
る。デバイス76および78はデバイス74と同一であるかま
たはある比率のスケールを有している。従つてデバイス
76および78の各々のドレイン・ソース回路を流れる電流
はまた一定に保持される。これらの電流は例えばチツプ
80上の関連する回路（図示せず）で使用されるバイアス
電流を形成する。このようにしてこれらバイアス電流は
温度変化とは無関係に一定に保持される。

更に本出願人は第５図に示す独立電圧源18によつて供給
される一定電圧V_Rをによつて規定される従属電圧源で置き換えたならば、関
連する差動対の相互コンダクタンスは一定に保持し得る
ことを見出した。これは式（６）を式（５）のV_Rに代入
することにより理解される。代入を行うと次式を得る。

しかし、先に指摘したように次式が成立する。

従つて次式を得る。

このようにして差動対の相互コンダクタンスがスイツチ
ト・キヤパシタンスのコンダクタンスにより制御可能と
なる。

式（６）によつて規定されるような基準電圧V_Rを提供す
る特定の回路が第６図のチツプ84上の破線で囲つた部分
82に示されている。MOSFETデバイス85〜88より成る回路
はノード90に式（６）により規定される電圧V_Rを提供す
る。周知の如く、第６図に示す従属電圧源82の動作を開
始させるためには標準的ないわゆる指導回路（図示せ
ず）が要求される。

第６図において、電圧基準回路82中に含まれているｐチ
ヤネルMOSFETデバイス85は２つの整合したｐチヤネル・
デバイス70および72と同一のものとなるよう設計されて
いる。電圧基準回路中のｎチヤネル・デバイス86および
87はその長さは同一であるが、デバイス87の幅はデバイ
ス86の幅の約４倍となるよう設計されている。更に電圧
基準回路中のｎチヤネル・デバイス88のチツプ84上のデ
バイス92〜94と同一であるかまたはある比率のスケール
を有するよう設計されている。

第６図に示すデバイス93および94はチツプ84上の差動対
をバイアスするのに使用されている。重要なことはこれ
ら電流は差動対の相互コンダクタンスをスイツチト・キ
ヤパシタのコンダクタンスC₁／Ｔに比例させるためスイ
ツチト・キヤパシタ装置により制御されていることであ
る。このようにして差動対の相互コンダクタンスは実際
温度に不感応な状態に保持される。

前述の仕方で制御される前述の差動対は第５図に示す型
の単一のMOSFET装置と比べて一般に有利である。しか
し、商業的に重要な多数の実際的な応用用途にあつて
は、差動対は入力信号に対し十分大きなダイナミツク・
レンジを有しておらず、歪も十分小とは言えないので魅
力的ではない。

本発明の原理の他の特徴に従い、単一のMOSFETおよび差
動対と比べて改善された特性を有する有利な可変相互コ
ンダクタンス素子が提供されている。この改良された素
子のブロツク図を第７図に示す。第７図の点線の囲んだ
部分96は第１図の全体回路中に示す素子10、38および40
の各々の特定の構成法を示している。

第７図に示す素子は複数個のｎチヤネルおよびｐチヤネ
ルMOSFETデバイスのみより成り、各デバイスは大きなダ
イナミツク・レンジ（例えば3V）の入力信号に対し自乗
則の電流−電圧特性を呈する。周知の１／４−自乗原理
を使用することにより、個々の自乗則デバイスを組合わ
せて入力制御電圧vcと大きなダイナミツク・レンジを有
する信号電圧ｖの積に比例した出力電流i₀を提供する回
路を構成している。

第７図の素子の電圧ミラー回路および加／減算回路を含
むブロツク98を有している。ブロツク98において内部で
発生された電圧vc₁およびvc₂は次式により規定される。

vc₁−vc₂∝Vc （10）ここで∝は比例することを表わす記号である。電圧vc₁
はv₁およびv₂のコモン・モード成分であり、vc₂はv₃お
よびv₄のコモン・モード成分であり、次のような関係が
ある。

第７図に示す如く、ブロツク98の出力は前述の電圧v₁、
v₂、v₃およびv₄である。これら電圧は夫々自乗回路100
〜103に加えられる。ここで各自乗回路は単一のMOSFET
デバイスより成る。回路100〜103の夫々の出力は次式で
規定される電流i₁、i₂、i₃およびi₄である。

出力電圧i₁およびi₄はノード104において加算され、減
算器106の正入力端子に加えられ、出力電流i₂およびi₃
はノード108において加算され、減算器106の負入力端子
に加えられる。

第７図の減算器106の出力電流i₀は従つて次式で規定さ
れる。

i₀∝（i₁＋i₄）−（i₂＋i₃）（19）即ち i₀∝4v（vc₁−vc₂）（20）これは式（10）より次のようになる。

i₀∝VVc （21）このようにして前述の如く、第７図の装置の出力電流i₀
は入力制御電圧vcと入力信号電圧ｖの積に比例すること
になる。

第７図の回路96をすべてMOSFETで実現したものを第８図
に示す。第８図はｎチヤネル・デバイス112〜115より成
る制御電圧（vc）ミラー・バツフア110を含んでいる。
更に第８図はｎチヤネル・デバイス116〜119、124、12
6、128および130より成る信号電圧（ｖ）ミラー・バツ
フアを含んでいる。４つの同じ整合したｐチヤネル・デ
バイス120〜123は夫々第７図に示す自乗回路100〜103よ
り成つている。

第８図において、ｎチヤネル・デバイス116および124は
＋ｖとvc₁を組合わせ、それに比例したゲート・ソース
電圧を自乗デバイス120に加える。デバイス119および12
6は−ｖとvc₁を組合わせ、それに比例したゲート・ソー
ス電圧を自乗デバイス121に加える。同様に、デバイス1
17および128は＋ｖとvc₂を組合わせ、それに比例したゲ
ート・ソース電圧を自乗デバイス122に加える。更にデ
バイス118および130は−ｖとvc₂を組合わせ、それに比
例したゲート・ソース電圧を自乗デバイス123中に加え
る。

第８図に示す減算器回路132はｎチヤネル・デバイス134
および136より成る。ｎチヤネル・デバイス140〜142よ
り成るバイアス回路138は図示の装置の予め定められた
電流を示す。

第８図において、デバイス112、113および116〜119は同
じ整合したｎチヤネル・ユニツトである。デバイス11
4、115、124、126、128および130はまた同じ整合したｎ
チヤネル・ユニツトである。例えば第８図のV_DDは＋5V
でありV_SSは−5Vである。

第８図は可変相互コンダクタンス素子として機能し得る
有利な装置の一例である。この装置は例えば3Vの入力信
号のダイナミツク・レンジ、約0.3パーセントの高調波
歪率および30MHzの帯域幅を有することを特徴とする。

第８図の装置は相互コンダクタンスの予め定められた値
は４つの自乗デバイス120〜123のスケーリングを適当に
選ぶことにより実現される。あるいは付加的な電流ミラ
ー回路を使用することにより標準的な仕方で出力電流i₀
のスケールを変えることも出来る。

最後に、前述の回路および技法は本発明の原理を説明す
るためだけのものであることを理解されたい。本発明の
原理に従い、本発明の精神および範囲を逸脱することな
く多数の変形が当業者により考案し得ることは明らかで
ある。

【図面の簡単な説明】

第１図は本発明の原理に従う可変相互コンダクタンス素
子のスイツチト・キヤパシタ・コンダクタンス制御を行
う一般化された回路図、第２図は各々の可変素子が単一
のMOSFETデバイスより成る第１図の回路の特定の実施例
を示す図、第３図は第１、２、５および６図の実施例の
動作を制御するのに使用されるクロツク・パルスのタイ
ミング図、第４図は当業者にあつては周知の差動対を形
成するよう標準的な方法で相互接続された２つのMOSFET
デバイスを示す図、第５図は一定のバイアス電流を保持
するために出願人により考案された仕方でスイツチト・
キヤパシタ・コンダクタンス制御ループに接続された電
流ミラー回路を示す図、第６図は差動対の相互コンダク
タンスを一定に保持するために使用されるバイアス電流
を発生するのにスイツチト・キヤパシタ制御ループが使
用されている装置を示す図、第７図は第１図の回路で用
いるのに適した特に有利な可変相互コンダクタンス素子
のブロツク図、第８図は第７図の回路をすべてMOSFETで
実現した特定の実施例を示す図である。＜主要部の符号の説明＞相互コンダクタンス素子……10 第１の回路……18、14、15、16、17 第２の回路……28、30、22 導線……34

フロントページの続き (56)参考文献実公昭54−44535（ＪＰ，Ｙ２) 「電子通信学会論文誌」昭和57年７月号Ｐ．701〜Ｐ．704 「ＩＥＥＥＪＯＶＮＡＬＯＦＳＯＬＩＤ−ＳＴＡＴＥＣＩＲＣＵＩＴＳ」ＶＯＬ．ＳＣ−15，ＮＯ．５（1980年10 月）Ｐ．887〜Ｐ．894 「昭和57年度電子通信学会総合全国大会講演論文集」分冊２ＮＯ．507 「電子通信学会誌」昭和56年12月号Ｐ．1294

Claims

【特許請求の範囲】

【請求項１】集積回路チップ上の複数の可変相互コンダ
クタンス素子の相互コンダクタンスを実質的に温度不感
応性に維持する、可変相互コンダクタンス素子のコンダ
クタンスを制御する回路において、第１の電流がノード（24）へ流れている主可変相互コン
ダクタンス素子（10）、キャパシタ（12）、該キャパシタを流れる第２の電流を発生するために該キ
ャパシタを間欠的に充・放電する第１の回路（18、14、
15、16、17）、該主可変相互コンダクタンス素子と該第１の回路とに接
続され、該第１及び第２の電流の和に応答して制御電圧
を発生する第２の回路（28、30、22、32）、該制御電圧を該主可変相互コンダクタンス素子へ印加し
て該主可変相互コンダクタンス素子の相互コンダクタン
スを調節し、かつそれにより該第１の電流を調節するた
めに制御電圧を該主可変相互コンダクタンス素子へ印加
する導体（34）、及び該チップ上の複数の副可変相互コンダクタンス素子（3
8、40）へ該制御電圧を印加する導体（36）からなり、前記第１の回路は第１の電圧源（例えば18）と複数個の
クロックによって動作するスイッチ（例えば14、15、1
6、17）とからなり、キャパシタ（12）とともにスイッ
チト・キャパシタ回路を構成し、前記主可変相互コンダ
クタンス素子はトランジスタ（例えば52）からなり、前
記第２の回路は積分器（例えば28、30）からなり、前記
第１及び第２の電流は共に前記積分器の１つの入力端子
（例えば26）に加えられ、該導体（例えば34）は該トラ
ンジスタのゲートに接続されおり、前記制御電圧は該第
１及び第２の電流が等しいときに安定しており、前記第２の回路は更に積分器の出力を表す電圧をサンプ
ル・ホールドする装置（例えば22、32）を含み、該装置
は前記導体に接続されており、該制御電圧の変化によって変化する、該主可変相互コン
ダクタンス素子及び副可変相互コンダクタンス素子の相
互コンダクタンスを変化させ、該主可変相互コンダクタ
ンス素子及び副可変相互コンダクタンス素子の相互コン
ダクタンスを温度不感応にすることを特徴とする可変相
互コンダクタンス素子のコンダクタンスを制御する回
路。
【請求項２】特許請求の範囲第１項記載の可変相互コン
ダクタンス素子のコンダクタンスを制御する回路におい
て、更に前記キャパシタ（例えば12）の第１の端子は第
１のスイッチ（例えば14）を通して第１の電圧源（例え
ば18）へ、第２のスイッチ（例えば17）を通して第２の
電圧源（地気）へ接続されており、該キャパシタの第２
の端子は第３のスイッチ（例えば16）を通して前記積分
器の１つの入力へ、かつ第４のスイッチ（例えば15）を
通して第２の一定電圧源へ接続されており、前記サンプ
ル・ホールド装置は第２のキャパシタ（例えば32）と、
前記積分器の出力を該第２のキャパシタ及び導体（例え
ば34）へ接続する第５のスイッチ（例えば22）とからな
り、すべてのスイッチは平常時は開いており、周期Ｔを
有するパルス列のパルスによって短期間閉じ、第１及び
第４のスイッチは第１のパルス列（例えばP1）によって
制御され、第２及び第３のスイッチは第２のパルス列
（例えばP2）によって制御され、第５のスイッチは第３
のパルス列（例えばP3）によって制御され、第２のパル
ス列は第１のパルス列より遅れているが第３のパルス列
より進んでいることを特徴とする可変相互コンダクタン
ス素子のコンダクタンスを制御する回路。
【請求項３】特許請求の範囲第２項記載の可変相互コン
ダクタンス素子のコンダクタンスを制御する回路におい
て、更に第１の電流は、G_VTEを相互コンダクタンス素子
の相互コンダクタンス、V_Rを第１の基準電圧源（例えば
18）の電圧とするときG_VTEV_Rに等しく、第２の電流はC₁
を第１のキャパシタの容量、Ｔを前記パルス列の周期と
するときC₁V_R／Ｔに等しく、制御電圧は相互コンダクタ
ンス素子の温度の関数であることを特徴とする可変相互
コンダクタンス素子のコンダクタンスを制御する回路。
【請求項４】特許請求の範囲第２項記載の可変相互コン
ダクタンス素子のコンダクタンスを制御する回路におい
て、更に相互コンダクタンス素子は電流ミラー回路（例
えば70、72）へ接続された第１のMOSFET（例えば74）を
含み、該電流ミラー回路は積分器（例えば28、30）に導
体を通して（例えば68）接続されていることを特徴とす
る可変相互コンダクタンス素子のコンダクタンスを制御
する回路。
【請求項５】特許請求の範囲第１項〜第４項のいずれか
に記載の可変相互コンダクタンス素子のコンダクタンス
を制御する回路において、更に前記素子の相互コンダク
タンスはその温度及び制御電圧の関数であり、制御電圧
は相互コンダクタンス素子の温度を表す出力電圧として
使用されることを特徴とする可変相互コンダクタンス素
子のコンダクタンスを制御する回路。
【請求項６】特許請求の範囲第４項記載の可変相互コン
ダクタンス素子のコンダクタンスを制御する回路におい
て、更に前記導体は第１のMOSFETのゲートに接続されて
おり、第１のMOSFETの１つの出力端子は電流ミラー回路
に接続されており、第１のMOSFETの別の出力端子は夫々
MOSFETの差動対を形成する複数個の他のMOSFET回路（例
えば93、94）に接続されていることを特徴とする可変相
互コンダクタンス素子のコンダクタンスを制御する回
路。
【請求項７】特許請求の範囲第６項記載の可変相互コン
ダクタンス素子のコンダクタンスを制御する回路におい
て、更に電流ミラー回路は定常状態電流Ｉを流す第２及
び第３のMOSFETからなり、第１の電圧源（V_REF）は、ｋ
を第１、第２及び第３のMOSFETと関連する温度に依存す
るパラメータとするとき、なる電圧を第１のスイッチ（例えば90、14）にて発生
し、第２の電流はC₁ ²／T²kであり、積分器及び第１の電
圧源に接続された回路は各差動対の各々のMOSFETを流れ
る電流をC₁ ²／T²kに維持することを特徴とする可変相互
コンダクタンス素子のコンダクタンスを制御する回路。