JP4346223B2 - 差動増幅回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力電圧が電源の低電位側、高電位側のいずれの側に大きく振れても歪み無く出力電圧が得られるようにした差動増幅回路に関するものである。
【０００２】
【従来の技術】
近年、携帯電子機器の動作電源は電池が一般的となっており、軽量化のためにその電圧は低下する一方である。これに伴って、回路の電源電圧利用を効率的に行うために、特にアナログ回路の信号振幅を電源電圧の両端にまで広げる必要性が高まってきた。
【０００３】
図１４は従来の一般的な差動増幅回路５０の回路図であり、エンハンスメント型のＰＭＯＳトランジスタＭＰ５１，ＭＰ５２，ＭＰ５３，ＭＰ５４、エンハンスメント型のＮＭＯＳトランジスタＭＮ５１，ＭＮ５２，ＭＮ５３を使用して構成したものである。トランジスタＭＰ５１，ＭＰ５２は差動対を構成し、トランジスタＭＰ５３，ＭＰ５４は電流源を構成し、トランジスタＭＮ５１，ＭＮ５２は差動対トランジスタＭＰ５１，ＭＰ５２の能動負荷としてのカレントミラー回路を構成する。トランジスタＭＮ５３，ＭＰ５４は出力回路を構成する。５１は非反転入力端子、５２は反転入力端子、５３は出力端子、５４はバイアス端子である。
【０００４】
図１５はこの差動増幅回路５０の動作波形を示したもので、出力端子５３と反転入力端子５２を接続して全体を図２に示すようなボルテージホロワ接続とし、非反転入力端子５１に入力信号Ｖinを印加したときの差動対トランジスタＭＰ５１，ＭＰ５２の共通ソースであるノードＴＡＩＬの電圧Ｖtailと出力端子５３の電圧Ｖotの波形を示したものである。
【０００５】
この図１５を見ると、入力電圧Ｖinが電源電圧ＶＤＤに近づくと、電圧Ｖtailと電圧Ｖotがクリップされ歪んでいる。これは、入力電圧Ｖinが電源電圧ＶＤＤに近づくと、差動対トランジスタＭＰ５１，ＭＰ５２のゲート・ソース間電圧ＶgsがそのトランジスタＭＰ５１，ＭＰ５２のしきい値電圧Ｖthp51，Ｖthp52より小さくなり、その差動対トランジスタＭＰ５１，ＭＰ５２がカットオフするためである。このように、図１４の差動増幅回路５０では、入力電圧Ｖinが電源電圧ＶＤＤ近くになると、出力電圧Ｖotが歪む問題がある。
【０００６】
図１６は別の差動増幅回路５０’を示す回路図であり、図１４における差動増幅回路５０の差動対のトランジスタＭＰ５１，ＭＰ５２をデプレッション型のＰＭＯＳトランジスタＭＰ５５，ＭＰ５６に置換したものである。他は図１４の差動増幅回路５０と同じである。
【０００７】
ところが、差動増幅回路５０’では、入力端子５２を出力端子５３に接続してボルテージホロワ接続とし、入力端子５１に電圧Ｖinを入力するとき、その入力電圧Ｖinが電源電圧ＶＤＤに近づいたときは差動対トランジスタＭＰ５５，ＭＰ５６はカットオフしないが、接地電圧ＶＳＳに近づいたときに、その差動対Ｐ５５，ＭＰ５６がカットオフし、図１７に示すように出力波形がクリップされる。このように、差動対トランジスタをデプレッション型にするのみでは出力をフルスイングさせることは出来ない。図１８は入力電圧Ｖinを０Ｖから２Ｖに変化させたときの電圧Ｖtail,Ｖout，Ｖotの特性図である。５５に示されるように、入力電圧Ｖinが約０．３Ｖになって初めて電圧Ｖotが立ち上っている。
【０００８】
図１９は以上のような問題を解決するために、電源電圧ＶＤＤ側の歪みを防止する正側差動増幅回路６１と接地電圧ＶＳＳ側の歪みを防止する負側差動増幅回路６２を独立して構成し、両差動増幅回路６１と６２の入力端子、出力端子をそれぞれ共通接続して構成した差動増幅回路６０である。６３，６４は入力端子、６５は出力端子である。
【０００９】
正側差動増幅回路６１はエンハンスメント型のＰＭＯＳトランジスタＭＰ６１，ＭＰ６２，ＭＰ６３、エンハンスメント型のＮＭＯＳトランジスタＭＮ６１，ＭＮ６２、および電流源Ｉ６１からなる。トランジスタＭＮ６１，ＭＮ６２は差動対を構成し、トランジスタＭＰ６１，ＭＰ６２はその差動対トランジスタＭＮ６１，ＭＮ６２の能動負荷としてのカレントミラー回路を構成する。トランジスタＭＰ６３は出力回路を構成する。
【００１０】
負側差動増幅回路６２はエンハンスメント型のＰＭＯＳトランジスタＭＰ６４，ＭＰ６５，エンハンスメント型のＮＭＯＳトランジスタＭＮ６３、ＭＮ６４，ＭＮ６５、および電流源Ｉ６２からなる。トランジスタＭＰ６４，ＭＰ６５は差動対を構成し、トランジスタＭＮ６３，ＭＮ６４はその差動対トランジスタＭＰ６４，ＭＰ６５の能動負荷としてのカレントミラー回路を構成する。トランジスタＭＮ６５は出力回路を構成する。
【００１１】
この差動増幅回路６０では、入力端子６３に入力する電圧が電源電圧ＶＤＤ近くにまで上昇すると、負側差動増幅回路６２のトランジスタＭＰ６４，ＭＰ６５の差動対はカットオフするが、正側差動増幅回路６１のトランジスタＭＮ６１，ＭＮ６２の差動対が正常動作するので、出力端子６４の出力電圧Ｖotが歪むことはない。
【００１２】
逆に、入力端子６３に入力する電圧が接地電圧ＶＳＳ近くにまで下降すると、正側差動増幅回路６１のトランジスタＭＮ６１，ＭＮ６２の差動対はカットオフするが、負側差動増幅回路６２のトランジスタＭＰ６４，ＭＰ６５の差動対が正常動作するので、出力端子６４の出力電圧Ｖotが歪むことはない。すなわち、入力電圧Ｖinが過大になっても過小になっても、出力電圧Ｖotは正常に現れる。
【００１３】
ところが、この差動増幅回路６０では、正側と負側差動増幅回路６１，６２が独立しているので、両者間にバラツキが発生し易く、製造歩留まりが低下する問題がある。また、正側差動増幅回路６１は接地電圧ＶＳＳ側でカットオフし、負側差動増幅回路６２は電源電圧ＶＤＤ側でカットオフするので、図２０の６６，６７に示すように正側差動増幅回路６１の低入力領域と負側差動増幅回路６２の高入力領域で出力電圧が非直線特性となる。なお、図２０のＶotpはトランジスタＭＰ６３のドレインにトランジスタＭＮ６５に変えて電流源を接続したときの出力電圧、ＶotnはトランジスタＭＮ６５のドレインにトランジスタＭＰ６３に変えて電流源を接続したときの出力電圧である。このため、図２１に示すように、非連続点６８が発生し、出力波形に歪が発生する問題がある。
【００１４】
図２２は別の差動増幅回路７０の回路図である。ＭＰ７１，ＭＰ７２，ＭＰ７３はエンハンスメント型のＰＭＯＳトランジスタ、ＭＮ７１，ＭＮ７２，ＭＮ７３，ＭＮ７４，ＭＮ７５はエンハンスメント型のＮＭＯＳトランジスタ、ＭＮ７６，ＭＮ７７はデプレッション型のＮＭＯＳトランジスタである。７１は非反転入力端子、７２は反転入力端子、７３は出力端子、７４はバイアス端子である。
【００１５】
エンハンスメント型の差動対トランジスタＭＮ７１，ＭＮ７２の各ドレインはトランジスタＭＰ７１，ＭＰ７２からなる能動負荷としてのカレントミラー回路に接続され、各ゲートは入力端子７１，７２に共通に接続され、ソースは電流源としてのトランジスタＭＮ７４に共通接続されている。
【００１６】
また、デプレッション型の差動対トランジスタＭＮ７１，ＭＮ７２の各ドレインもトランジスタＭＰ７１，ＭＰ７２からなる能動負荷としてのカレントミラー回路に接続され、各ゲートも入力端子７１，７２に共通に接続され、ソースは電流源としてのトランジスタＭＮ７３に共通接続されている。
【００１７】
すなわち、この差動増幅回路７０は、エンハンスメント型の差動対とデプレッション型の差動対を並列接続したもので、特開平８−２５６０２６号に記載されているものである。
【００１８】
この差動増幅回路７０では、エンハンスメント型の差動対トランジスタＭＮ７１，ＭＮ７２は、入力端子７１、７２に入力する電圧の低電圧領域ではそのしきい値電圧Ｖthn71，Ｖthn72以下となるとカットオフするが、高電圧領域では電源電圧ＶＤＤまで動作する。一方、デプレッション型の差動対トランジスタＭＮ７６，ＭＮ７７は、入力電圧がそのしきい値電圧Ｖthn76、Ｖthn77まではエンハンスメント型の差動対トランジスタＭＮ７１，ＭＮ７２と同様に動作する。（Ｖthn76、Ｖthn77）＜＜（Ｖthn71，Ｖthn72）であるので、デプレッション型差動対トランジスタＭＮ７６，ＭＮ７７はエンハンスメント型差動対トランジスタＭＮ７１，ＭＮ７２より低電圧領域まで動作する。つまり、エンハンスメント型差動対トランジスタＭＮ７１，ＭＮ７２は入力電圧の高電圧領域を受け持ち、デプレッション型差動対トランジスタＭＮ７６，ＭＮ７７は入力電圧の低電圧領域を受け持つよう動作する。
【００１９】
しかしながら、デプレッション型差動対トランジスタＭＮ７６，ＭＮ７７は、そのソース電位を電流源トランジスタＭＮ７３のドレイン電圧よりも低くすることはできないので、入力電圧が接地電圧ＶＳＳになると、カットオフし、動作が不連続となる。
【００２０】
図２３は別の差動増幅回路８０の回路図である。ＭＰ８１，ＭＰ８２，ＭＰ８３はエンハンスメント型のＰＭＯＳトランジスタ、ＭＮ８１，ＭＮ８２はエンハンスメント型のＮＭＯＳトランジスタである。ＳＷはスイッチ、８１は非反転入力端子、８２は反転入力端子である。なお、出力回路は省略している。
【００２１】
この差動増幅回路８０は特開平５−１０２７５６号に記載されているもので、スイッチＳＷによって差動対トランジスタＭＰ８１，ＭＰ８２の基板電圧を切り替え、動作範囲を変化させるようにしたものである。ここでは、スイッチＳＷを端子ａ１の側に切り替えれば基板電位はソース電位となり、このときのしきい値電圧をＶthp8-1とすると、端子ａ１の側に切り替えたときの基板電位は電源電圧ＶＤＤとなり、しきい値電圧はＶthp8-2（＞Ｖthp8-1）と大きくなる。よって、入力電圧が電源電圧ＶＤＤに近い領域で変化するようなときはスイッチＳＷを端子ａ１側に切り替えてしきい値電圧をＶthp8-1とし、接地電圧ＶＳＳに近い領域で変化するようなときは端子ａ２側に切り替えてしきい値電圧をＶthp8-2とすることにより、ダイナミックレンジを広くすることができる。
【００２２】
しかし、入力電圧が電源電圧ＶＤＤの付近ではその差動対トランジスタＭＰ８１，ＭＰ８２がカットオフして動作しなくなる。
【００２３】
【発明が解決しようとする課題】
以上のように、図１４の差動増幅回路５０や図２３の差動増幅回路８０では入力電圧が電源電圧ＶＤＤに近づくと出力電圧がクリップされて歪み、図１６の差動増幅回路５０’や図２２の差動増幅回路７０では入力電圧が接地電圧ＶＳＳに近づくと出力電圧がクリップされて歪むという問題がある。また、図１９の差動増幅回路６０では差動増幅回路５０，５０’のような問題はないものの、回路構成が複雑となりクロスオーバ歪みが発生し易いという問題がある。
【００２４】
本発明は以上のような点に鑑みてなされたもので、その目的は、入力電圧がＶＤＤやＶＳＳに近づいても出力電圧が歪むことなく、またクロスオーバ歪みも発生せず、しかも簡単な回路で実現できるようにした差動増幅回路を提供することである。
【００２５】
【課題を解決するための手段】
上記課題を解決するための第１の発明は、差動接続される第１の導電型でデプレッション型の第１，第２のＭＯＳトランジスタと、該第１，第２のＭＯＳトランジスタのドレインにドレインが接続され且つ前記第１の導電型と反対の第２の導電型で互いにカレントミラー接続されるエンハンスメント型の第３，第４のＭＯＳトランジスタと、前記第１，第２のＭＯＳトランジスタの共通ソースにドレインが接続されエンハンスメント型で且つ電流源としての第１の導電型の第５のＭＯＳトランジスタとを含み、前記第１，第２のＭＯＳトランジスタの基板効果係数をＢとし、前記第３，第４のＭＯＳトランジスタのしきい値電圧をＡとするとき、前記第１，第２のＭＯＳトランジスタのしきい値電圧Ｙを、
０＜Ａのときは、
−0.125＜Ｙ＜{(−0.875×Ａ＋0.675)×Ｂ−0.125)}
Ａ＜０のときは、
{(0.875×Ａ−0.675)×Ｂ＋0.125)}＜Ｙ＜0.125
となるよう構成した。
【００２６】
第２の発明は、第１の発明において、前記第１，第２のＭＯＳトランジスタを１組としてこれを複数組設け、各組のＭＯＳトランジスタのソースを前記第５のＭＯＳトランジスタのドレインに共通接続し、各組のＭＯＳトランジスタの一方のＭＯＳトランジスタのドレインを個々にヒューズ又はスイッチを介して前記第３のトランジスタに共通接続すると共に他方のＭＯＳトランジスタのドレインを個々にヒューズ又はスイッチを介して前記第４のトランジスタに共通接続して構成した。
【００２７】
【発明の実施の形態】
図１は本発明の原理説明のための差動増幅回路１０を示す図である。同図において、ＭＰ１１，ＭＰ１２，ＭＰ１３，ＭＰ１４はＰＭＯＳトランジスタ、ＭＮ１１，ＭＮ１２，ＭＮ１３はＮＭＯＳトランジスタである。トランジスタＭＰ１１，ＭＰ１２は差動対を構成するデプレッション型であり、その基板は電源電圧ＶＤＤのラインに接続されている。他のトランジスタはエンハンスメント型である。トランジスタＭＰ１３は電流源を構成し、トランジスタＭＮ１１，ＭＮ１２は能動負荷としてのカレントミラー回路を構成する。トランジスタＭＰ１４とＭＮ１３は出力回路を構成する。
【００２８】
このように、本発明では、差動対トランジスタＭＰ１１，ＭＰ１２の基板をソースではなく、電源電圧ＶＤＤのラインに接続し、さらにこの差動対トランジスタＭＰ１１，ＭＰ１２をデプレッション型として機能させる。なお、ここでの「デプレッション型」とは、エンハンスメント型のようにしきい値電圧が−０．６Ｖ程度ではなく、０Ｖ付近の負電圧又は正電圧を呈するトランジスタを呼ぶ。つまり、通常のノーマリオンの特性を示すのではなく、しきい値電圧がエンハンスメント型と同一極性で小さな値の場合も含まれるものとする。
【００２９】
図２は差動増幅回路の特性試験用の接続関係を示すもので、反転入力端子と出力端子を接続してボルテージホロワとし、非反転入力端子に電圧を入力させて出力端子に現れる電圧の特性を測定する。
【００３０】
図１の差動増幅回路１０をこのようなボルテージ接続として、非反転入力端子１１に入力させる入力電圧Ｖinを接地電圧ＶＳＳ〜電源電圧ＶＤＤまで変化させたとき、出力端子１３の電圧Ｖotがその入力電圧Ｖinと全く同じ電位で変化すれば理想的な動作と言える。しかし、従来では前述したように、種々な要因で電源電圧ＶＤＤに近い領域で入力電圧に追従できなかったり、接地電圧ＶＳＳに近い領域で同様に追従できなかったりして、歪みが発生する。
【００３１】
図３、図４はその入出力特性を示す図であり、横軸は非反転入力端子１１に入力する電圧Ｖin、縦軸はノードＯＵＴの電圧Ｖout、ノードＴＡＩＬの電圧Ｖtail、出力端子１３の電圧Ｖotである。
【００３２】
まず、図３はデプレッション型の差動対トランジスタＭＰ１１，ＭＰ１２のしきい値電圧Ｖthp11,Ｖthp12がエンハンスメント型に近い値（負側に大きい値：−０．３Ｖ）となったときの特性で、入力電圧ＶinがＶＳＳ付近とＶＤＤ付近をくらべてみると、ＶＳＳ付近では電圧Ｖout、Ｖtail、Ｖotの変化は滑らかであるのに対し、ＶＤＤ付近では符号１５に示すように大きく変化し、電圧ＶoutがＶＳＳになるので、電圧ＶotはＶＤＤに張り付いてしまう。これは、入力電圧ＶinがＶＤＤ側になるとＭＰ１２がカットオフするためである。
【００３３】
図４はデプレッション型の差動対トランジスタＭＰ１１，ＭＰ１２のしきい値電圧Ｖthp11,Ｖthp12がより深いデプレッション型（０．２Ｖ）となったときの特性で、入力電圧ＶinがＶＳＳ付近とＶＤＤ付近をくらべてみると、ＶＤＤ付近では電圧Ｖout、Ｖtail、Ｖotの変化は滑らかであるのに対し、ＶＳＳ付近では符号１６に示すように大きく変化し、電圧ＶotはＶＤＤに張り付き、電圧Ｖoutも不十分な特性である。これは、ノードＯＸの電圧を電圧Ｖoxとすると、入力電圧ＶinがＶＳＳ付近では、
Ｖthn11＜Ｖox＜Ｖtail ・・・(1)
の関係が保持できなくなるためである。なお、Ｖthn11はＭＮ１１のしきい値電圧である。
【００３４】
そこで、式(1)が満足される範囲でトランジスタＭＮ１１のしきい値電圧Ｖthn11を小さくするか、又は電圧Ｖtailを大きくすればよいが、ある程度の余裕をもってそれらの最適値を見つけることは不可能であった。
【００３５】
このように、差動対トランジスタＭＰ１１、ＭＰ１２のしきい値電圧Ｖthp11,Ｖthp12を小さくしてデプレッション型にしただけでは、入出力の動作範囲をＶＳＳからＶＤＤの範囲まで広げることは、不可能であった。そのしきい値電圧Ｖthp11,Ｖthp12を非常に狭い範囲に閉じこめれば可能性はあるが、これでは現実の生産現場では非常に低い歩留まりになり、実用的ではない。しきい値電圧の制御性は、技術の進歩で将来的には著しく向上することが予想されるが、現状ではねらった値の±１５０ｍＶ程度のバラツキは避けられない。
【００３６】
そこで本発明では、従来考慮されなかった別のパラメータとしきい値電圧との関係に着目し、ＶＳＳ〜ＶＤＤの全範囲で連続的に動作できるようにした差動増幅回路を実現するものである。
【００３７】
図５は図１の差動増幅回路１０において、基板効果係数ＢをＢ＝０．７、１．３、１．９とした各場合の電圧Ｖtailの変化を示した図である。基板効果係数Ｂの値を大きくしたときほど、電圧Ｖtailが電圧Ｖoutから離れていくことが分かる。つまり、式(1)内のＶoxとＶtailの差が大きくなり、しきい値電圧Ｖthn11のバラツキの許容範囲が広くなることが分かる。
【００３８】
図６は単体のＰＭＯＳトランジスタＭＰの基板効果を説明するための図である。これは、ゲート電圧Ｖｇを２Ｖ（＝ＶＤＤ）から０Ｖ（＝ＶＳＳ）まで変化させたときのドレイン電流Ｉdsの変化を示すもので、ＭＯＳトランジスタの基板に印加する基板電圧ＶsbをＶＤＤ＋０ＶからＶＤＤ＋２．５Ｖまで０．５Ｖピッチで変化させた各場合についてのものである。この図６から明らかなように、基板電圧Ｖsbが大きくなるほど見かけ上のしきい値電圧が大きくなっている。
【００３９】
基板効果については、参考文献として「サブミクロンデバイスＩ、小柳光正、丸善」や「ＣＭＯＳ、R.Jacob Baker,et al IEEE Press」等を挙げることができる。これらによれば、基板効果係数Ｂは
Ｂ＝√（２×Ｅｓ×Ｅｏ×ｑ×Ｎａ）／Ｃox ・・・(2)
で表される。Ｅｓはシリコンの比誘電率、Ｅｏは真空の誘電率、Ｎａは基板の不純物濃度、Ｃoxはゲート電極下の絶縁酸化膜の容量である。
【００４０】
現在では多くのＦＥＴ計算用モデルが提案されており、基板効果についても、特性の正確な再現のために複雑な式で表現されるが、基板電位を変化させてしきい値電圧の変化を観測する点は常に同じであり、いずれも図６と同様な特性を得ることができる。前記式(2)によれば、不純物濃度Ｎａや酸化膜厚を変えれば基板効果係数Ｂを変化させることができること分かる。そして、不純物濃度Ｎａを２倍にすれば基板効果係数Ｂは√２倍にできる。このように不純物濃度Ｎａ等の調整によって基板効果係数Ｂを、ひいてはしきい値電圧を変化させることができる。
【００４１】
図７は図１の差動増幅回路１０における差動対トランジスタＭＰ１１，ＭＰ１２の基板効果係数Ｂに対するしきい値電圧Ｖthp11、Ｖthp12（以下、Ｙと呼ぶ）の変化を示した特性図であり、その負荷側のトランジスタＭＮ１１，ＭＮ１２のしきい値電圧Ｖthn11，Ｖthn12（以下、Ａと呼ぶ）を種々変化させたときのものである。なお、ＶＤＤ＝２Ｖ，ＶＳＳ＝０Ｖである。
【００４２】
まず、Ａ＝０．５Ｖのときに回路がフルスイングする範囲は、限界ライン１５と限界１６の間の斜線部分ａの領域である。限界ライン１５は、
Ｙ＝−０．１２５ ・・・(3)
限界ライン１６は、
Ｙ＝０．２３７５×Ｂ−０．１２５ ・・・(4)
である。これらは、多くの測定データやシミュレーション結果を回帰分析して得られたものであり、グラフ化しさらに数式で表現し一般化したものである。
【００４３】
次に、Ａ＝０．４Ｖのときに回路がフルスイングする範囲は、限界ライン１５と限界１７の間の斜線部分ａ，ｂの領域である。限界ライン１７は、
Ｙ＝０．３２５×Ｂ−０．１２５ ・・・(5)
である。
【００４４】
また、Ａ＝０．２Ｖのときに回路がフルスイングする範囲は、限界ライン１５と限界１８の間の斜線部分ａ，ｂ、ｃの領域である。限界ライン１８は、
Ｙ＝０．５×Ｂ−０．１２５ ・・・(6)
である。
【００４５】
なお、以上のフルスイングする範囲を示す斜線部分ａ，ｂ，ｃは基板効果係数Ｂが
１．０≦Ｂ≦２．２ ・・・(7)
の範囲としているが、製造上から決めたものであり、これに限られない。
【００４６】
以上をまとめれば、デプレッション型のＰＭＯＳ差動対トランジスタＭＰ１１，ＭＰ１２のしきい値電圧Ｙを、
−0.125＜Ｙ＜｛(−0.875×Ａ＋0.675)×Ｂ−0.125｝ ・・・(8)
の範囲に設定することにより、入力電圧ＶinをＶＳＳ〜ＶＤＤまでフルスイングさせたとき、それに応じた歪みのない出力電圧Ｖotを得ることができる。
【００４７】
このように、しきい値電圧Ｙの範囲は、負荷側トランジスタＭＮ１１，ＭＮ１２のしきい値電圧Ａと基板効果係数Ｂとによって、かなり広い範囲内で設定することができるので容易に実現できる。
【００４８】
以上は差動対トランジスタをデプレッション型のＰＭＯＳトランジスタＭＰ１１，ＭＰ１２としたときの差動増幅回路についての場合であったが、図８に示すように、その差動対トランジスタにデプレッション型のＮＭＯＳトランジスタを使用する差動増幅回路２０についても同様な考え方が当てはまる。図８において、ＭＰ２１，ＭＰ２２，ＭＰ２３はエンハンスメント型のＰＭＯＳトランジスタ、ＭＮ２１，ＭＮ２２はデプレッション型のＮＭＯＳトランジスタ、ＭＮ２３，ＭＮ２４はエンハンスメント型のＮＭＯＳトランジスタである。
【００４９】
図９はそのときのフルスイングする範囲を示す特性図であり、差動対トランジスタＭＮ２１，ＭＮ２２のしきい値電圧Ｖthn21，Ｖthn22をＹ’、負荷用のトランジスタＭＰ２１，ＭＰ２２のしきい値電圧Ｖthp21，Ｖthp22を同値のＡ’としたとき、この差動増幅回路では、限界ライン２５は、
Ｙ’＝０．１２５ ・・・(9)
Ａ’＝−０．５Ｖのときの限界ライン２６は、
Ｙ’＝−０．２３７５×Ｂ＋０．１２５ ・・・(10)
Ａ’＝０．４Ｖのときの限界ライン２７は、
Ｙ’＝−０．３２５×Ｂ＋０．１２５ ・・・(11)
Ａ’＝−０．２Ｖのときの限界ライン２８は
Ｙ’＝−０．５×Ｂ＋０．１２５ ・・・(12)
で表される。
【００５０】
以上をまとめれば、デプレッション型のＮＭＯＳ差動対トランジスタＭＮ２１，ＭＮ２２のしきい値電圧Ｙ’を、
｛(0.875×Ａ’−0.675)×B＋0.125｝＜Ｙ’＜0.125 ・・・(13)
の範囲に設定することにより、入力電圧ＶinをＶＳＳ〜ＶＤＤまでフルスイングさせたとき、それに応じた歪みのない出力電圧Ｖotを得ることができる。基板効果係数Ｂの範囲は式(7)で表される範囲である。
【００５１】
図１０は実際に製造するのに好適な実施例の差動増幅回路の構成を示すブロック図であり、(a)の差動増幅回路１００は差動トランジスタとしてデプレッション型のＰＭＯＳトランジスタを使用する場合について、(b)の差動増幅回路２００はデプレッション型のＮＭＯＳトランジスタを使用する場合についてのものである。
【００５２】
図１０(a)において、１０１は電流源、１０２はデプレッション型の複数の差動対ＰＭＯＳトランジスタからなる差動対トランジスタ群、１０３はこの差動対トランジスタ群１０２内から使用するトランジスタを選択する選択手段、１０４はカレントミラーからなる負荷、１０５，１０６は差動入力端子であり、出力回路は省略している。
【００５３】
ここでは、差動対トランジスタ群１０２内の各差動対トランジスタ単位で、基板効果係数Ｂを前記式(7)の範囲内において互いに異ならせて形成する。この基板効果係数Ｂの設定は、トランジスタのゲート酸化膜直下部における基板濃度を各差動対トランジスタ毎に少しずつ異ならせることにより行う。
【００５４】
図１０(b)において、２０１は電流源、２０２はデプレッション型の複数の差動対ＮＭＯＳトランジスタからなる差動対トランジスタ群、２０３はこの差動対トランジスタ群２０２内から使用するトランジスタを選択する選択手段、２０４はカレントミラー回路からなる負荷、２０５，２０６は差動入力端子であり、出力回路は省略している。
【００５５】
ここでも、差動対トランジスタ群２０２内の各差動対トランジスタ単位で、基板効果係数Ｂを前記式(7)の範囲内において互いに異ならせて形成する。この基板効果係数Ｂの設定も、トランジスタのゲート酸化膜直下部における基板濃度を差動対トランジスタ毎に少しずつ異ならせることにより行う。
【００５６】
図１１は図１０(a)の構成を具体化した差動増幅回路１００の回路図である。電流源１０１はエンハンスメント型のＰＭＯＳトランジスタＭＰ１０１で、差動対トランジスタ群１０２はデプレッション型のＰＭＯＳトランジスタＭＰ１０２，ＭＰ１０３，ＭＰ１０４，ＭＰ１０５，ＭＰ１０６，ＭＰ１０７で構成している。また、選択手段１０３は差動対トランジスタ群１０２のトランジスタＭＰ１０２〜ＭＰ１０７のドレインに個々に接続したヒューズＨ１０２，Ｈ１０３，Ｈ１０４，Ｈ１０５，Ｈ１０６，Ｈ１０７で構成している。負荷１０４はエンハンスメント型のＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２から構成している。図１０(a)と同様に出力回路は省略している。
【００５７】
差動対トランジスタ群１０２の各トランジスタＭＰ１０２〜ＭＰ１０７の基板濃度の調整は、２段階の不純物注入により行う。最初の不純物注入は各トランジスタＭＰ１０２〜ＭＰ１０７に共通に行い、２度目の不純物注入時に各対のトランジスタ毎に異ならせる。これにより、例えば、ＭＰ１０２とＭＰ１０７の差動対の濃度をＮ１、ＭＰ１０３とＭＰ１０６の差動対の濃度をＮ２、ＭＰ１０４とＭＰ１０５の差動対の濃度をＮ３のように設定する。例えば、Ｎ１＜Ｎ２＜Ｎ３である。
【００５８】
そして、この差動増幅回路１００を図２に示したようにボルテージホロワ接続し、入力端子１０６に電圧Ｖinを入力してＶＳＳ〜ＶＤＤの範囲で変化させたときの図示しなかった出力回路の出力電圧の変化を観測して、その出力電圧の波形歪みの最も少ない差動対を残して、他の差動対はヒューズを切断することにより回路から切り離す。
【００５９】
具体的には、ＶＳＳ側で歪みがある場合には、しきい値電圧が正側によったデプレッション傾向が強いトランジスタ、つまり濃度がＮ１、Ｎ２のトランジスタＭＰ１０２，ＭＰ１０３，ＭＰ１０６，ＭＰ１０７を切り離すべくヒューズＨ１０２，Ｈ１０３，Ｈ１０６，Ｈ１０７を遮断して、濃度がＮ３のトランジスタ対ＭＰ１０４，ＭＰ１０５のみを残す。逆にＶＤＤ側で歪みがある場合には、その反対にしきい値電圧が負側に大きなエンハンスメント傾向が強いトランジスタ、つまり濃度がＮ２，Ｎ３のトランジスタＭＰ１０３，ＭＰ１０４，ＭＰ１０５，ＭＰ１０６を切り離すべくヒューズＨ１０３，Ｈ１０４,Ｈ１０５，Ｈ１０６を遮断して、濃度がＮ１のトランジスタ対ＭＰ１０２，ＭＰ１０７のみを残す。
【００６０】
図１２は図１１に示した差動増幅回路１００の変形例の回路１００’を示すものであり、選択手段１０３をアナログスイッチＳ１０２、Ｓ１０３，Ｓ１０４，Ｓ１０５，Ｓ１０６，Ｓ１０７で構成し、これらのオン／オフをセレクタ１０７で制御するようにして、アナログスイッチＳ１０２とＳ１０７の組，Ｓ１０３とＳ１０６の組，又はＳ１０４とＳ１０５の組のいずれかの１つの組のみがオンするようにしたものである。
【００６１】
このように、図１２の差動増幅回路１００’は、製造段階ではなく、使用段階でアナログスイッチＳ１０２〜Ｓ１０７のオン／オフを外部から制御できるようにしたものであり、製造工程での選択が省略できる。
【００６２】
図１３は図１０(b)の構成を具体化した差動増幅回路２００の回路図である。電流源２０１はエンハンスメント型のＮＭＯＳトランジスタＭＮ２０１で、差動対トランジスタ群２０２はデプレッション型のＮＭＯＳトランジスタＭＮ２０２，ＭＮ２０３，ＭＮ２０４，ＭＮ２０５，ＭＮ２０６，ＭＮ２０７で構成している。また、選択手段２０３は差動対トランジスタ群２０２のトランジスタＭＮ２０２〜ＭＮ２０７のドレインに個々に接続したアナログスイッチＳ２０２、Ｓ２０３，Ｓ２０４，Ｓ２０５，Ｓ２０６，Ｓ２０７で構成している。負荷２０４はエンハンスメント型のＰＭＯＳトランジスタＭＰ２０１，ＭＰ２０２で構成している。図１０(b)と同様に出力回路は省略している。２０７はセレクタである。
【００６３】
ここでも、差動対の各トランジスタＭＮ２０２〜ＭＮ２０７の基板濃度の調整は、２段階の不純物注入により行う。
【００６４】
なお、以上説明した図１２，図１３では差動対トランジスタを３対としているが、しきい値電圧の調整は前述したようにその精度が±１５０ｍＶ程度であるので、少なくとも２対設ければよい。
【００６５】
【発明の効果】
以上から本発明の差動増幅回路によれば、入力電圧がＶＤＤやＶＳＳに近づいても出力電圧が歪むことなく、またクロスオーバ歪みも発生せず、しかも簡単な回路で実現できるようになる。
【図面の簡単な説明】
【図１】 本発明の原理説明用の差動増幅回路の回路図である。
【図２】 測定用のボルテージホロワの接続説明図である。
【図３】 図１の回路の差動対トランジスタＭＰ１１，ＭＰ１２のしきい値電圧が−０．３Ｖのときの入力電圧Ｖin変化に対する電圧Ｖtail、Ｖout、Ｖotの特性図である。
【図４】 図１の回路の差動対トランジスタＭＰ１１，ＭＰ１２のしきい値電圧が０．２Ｖのときの入力電圧Ｖin変化に対する電圧Ｖtail、Ｖout、Ｖotの特性図である。
【図５】 図１の回路の差動対トランジスタＭＰ１１，ＭＰ１２の各基板効果係数Ｂにおける入力電圧Ｖin変化に対する電圧Ｖtail、Ｖout、Ｖotの特性図である。
【図６】 ＰＭＯＳトランジスタの各基板電圧Ｖsbにおいてゲート電圧Ｖｇを変化させたときのソース・ドレイン電流Ｉdsの特性図である。
【図７】 図１の回路の能動負荷トランジスタＭＮ１１，ＭＮ１２の各しきい値電圧Ａにおける差動対トランジスタＭＰ１１，ＭＰ１２の基板効果Ｂに対するそのトランジスタＭＰ１１，ＭＰ１２のしきい値電圧Ｙの特性図である。
【図８】 図１の回路の各トランジスタの極性を反転した差動増幅回路の回路図である。
【図９】 図８の回路の能動負荷トランジスタＭＮ２１，ＭＰ２２の各しきい値電圧Ａ’における差動対トランジスタＭＮ２１，ＭＮ２２の基板効果Ｂに対するそのトランジスタＭＮ２１，ＭＮ２２のしきい値電圧Ｙ’の特性図である。
【図１０】 (a)、(b)は本発明の実施例の差動増幅回路のブロック図である。
【図１１】 図１０(a)の差動増幅回路の具体的回路図である。
【図１２】 図１０(a)の差動増幅回路の別の具体的回路図である。
【図１３】 図１０(b)の差動増幅回路の具体的回路図である。
【図１４】 従来の差動増幅回路の回路図である。
【図１５】 図１４の差動増幅回路に入力電圧Ｖinを入力させたときの電圧Ｖtail，Ｖotの波形図である。
【図１６】 従来の別の差動増幅回路の回路図である。
【図１７】 図１６の差動増幅回路に入力電圧Ｖinを入力させたときの電圧Ｖotの波形図である。
【図１８】 図１６の差動増幅回路に入力電圧Ｖinを入力させたときの電圧Ｖtail，Ｖout，Ｖotの特性図である。
【図１９】 従来の更に別の差動増幅回路の回路図である。
【図２０】 図１９の差動増幅回路に入力電圧Ｖinを入力させたときの電圧Ｖtail-p，Ｖtail-n，Ｖoutp，Ｖoutn，Ｖotp，Ｖotnの特性図である。
【図２１】 図１９の差動増幅回路の出力電圧Ｖotの波形図である。
【図２２】 従来の更に別の差動増幅回路の回路図である。
【図２３】 従来の更に別の差動増幅回路の回路図である。
【発明の属する技術分野】
本発明は、入力電圧が電源の低電位側、高電位側のいずれの側に大きく振れても歪み無く出力電圧が得られるようにした差動増幅回路に関するものである。
【０００２】
【従来の技術】
近年、携帯電子機器の動作電源は電池が一般的となっており、軽量化のためにその電圧は低下する一方である。これに伴って、回路の電源電圧利用を効率的に行うために、特にアナログ回路の信号振幅を電源電圧の両端にまで広げる必要性が高まってきた。
【０００３】
図１４は従来の一般的な差動増幅回路５０の回路図であり、エンハンスメント型のＰＭＯＳトランジスタＭＰ５１，ＭＰ５２，ＭＰ５３，ＭＰ５４、エンハンスメント型のＮＭＯＳトランジスタＭＮ５１，ＭＮ５２，ＭＮ５３を使用して構成したものである。トランジスタＭＰ５１，ＭＰ５２は差動対を構成し、トランジスタＭＰ５３，ＭＰ５４は電流源を構成し、トランジスタＭＮ５１，ＭＮ５２は差動対トランジスタＭＰ５１，ＭＰ５２の能動負荷としてのカレントミラー回路を構成する。トランジスタＭＮ５３，ＭＰ５４は出力回路を構成する。５１は非反転入力端子、５２は反転入力端子、５３は出力端子、５４はバイアス端子である。
【０００４】
図１５はこの差動増幅回路５０の動作波形を示したもので、出力端子５３と反転入力端子５２を接続して全体を図２に示すようなボルテージホロワ接続とし、非反転入力端子５１に入力信号Ｖinを印加したときの差動対トランジスタＭＰ５１，ＭＰ５２の共通ソースであるノードＴＡＩＬの電圧Ｖtailと出力端子５３の電圧Ｖotの波形を示したものである。
【０００５】
この図１５を見ると、入力電圧Ｖinが電源電圧ＶＤＤに近づくと、電圧Ｖtailと電圧Ｖotがクリップされ歪んでいる。これは、入力電圧Ｖinが電源電圧ＶＤＤに近づくと、差動対トランジスタＭＰ５１，ＭＰ５２のゲート・ソース間電圧ＶgsがそのトランジスタＭＰ５１，ＭＰ５２のしきい値電圧Ｖthp51，Ｖthp52より小さくなり、その差動対トランジスタＭＰ５１，ＭＰ５２がカットオフするためである。このように、図１４の差動増幅回路５０では、入力電圧Ｖinが電源電圧ＶＤＤ近くになると、出力電圧Ｖotが歪む問題がある。
【０００６】
図１６は別の差動増幅回路５０’を示す回路図であり、図１４における差動増幅回路５０の差動対のトランジスタＭＰ５１，ＭＰ５２をデプレッション型のＰＭＯＳトランジスタＭＰ５５，ＭＰ５６に置換したものである。他は図１４の差動増幅回路５０と同じである。
【０００７】
ところが、差動増幅回路５０’では、入力端子５２を出力端子５３に接続してボルテージホロワ接続とし、入力端子５１に電圧Ｖinを入力するとき、その入力電圧Ｖinが電源電圧ＶＤＤに近づいたときは差動対トランジスタＭＰ５５，ＭＰ５６はカットオフしないが、接地電圧ＶＳＳに近づいたときに、その差動対Ｐ５５，ＭＰ５６がカットオフし、図１７に示すように出力波形がクリップされる。このように、差動対トランジスタをデプレッション型にするのみでは出力をフルスイングさせることは出来ない。図１８は入力電圧Ｖinを０Ｖから２Ｖに変化させたときの電圧Ｖtail,Ｖout，Ｖotの特性図である。５５に示されるように、入力電圧Ｖinが約０．３Ｖになって初めて電圧Ｖotが立ち上っている。
【０００８】
図１９は以上のような問題を解決するために、電源電圧ＶＤＤ側の歪みを防止する正側差動増幅回路６１と接地電圧ＶＳＳ側の歪みを防止する負側差動増幅回路６２を独立して構成し、両差動増幅回路６１と６２の入力端子、出力端子をそれぞれ共通接続して構成した差動増幅回路６０である。６３，６４は入力端子、６５は出力端子である。
【０００９】
正側差動増幅回路６１はエンハンスメント型のＰＭＯＳトランジスタＭＰ６１，ＭＰ６２，ＭＰ６３、エンハンスメント型のＮＭＯＳトランジスタＭＮ６１，ＭＮ６２、および電流源Ｉ６１からなる。トランジスタＭＮ６１，ＭＮ６２は差動対を構成し、トランジスタＭＰ６１，ＭＰ６２はその差動対トランジスタＭＮ６１，ＭＮ６２の能動負荷としてのカレントミラー回路を構成する。トランジスタＭＰ６３は出力回路を構成する。
【００１０】
負側差動増幅回路６２はエンハンスメント型のＰＭＯＳトランジスタＭＰ６４，ＭＰ６５，エンハンスメント型のＮＭＯＳトランジスタＭＮ６３、ＭＮ６４，ＭＮ６５、および電流源Ｉ６２からなる。トランジスタＭＰ６４，ＭＰ６５は差動対を構成し、トランジスタＭＮ６３，ＭＮ６４はその差動対トランジスタＭＰ６４，ＭＰ６５の能動負荷としてのカレントミラー回路を構成する。トランジスタＭＮ６５は出力回路を構成する。
【００１１】
この差動増幅回路６０では、入力端子６３に入力する電圧が電源電圧ＶＤＤ近くにまで上昇すると、負側差動増幅回路６２のトランジスタＭＰ６４，ＭＰ６５の差動対はカットオフするが、正側差動増幅回路６１のトランジスタＭＮ６１，ＭＮ６２の差動対が正常動作するので、出力端子６４の出力電圧Ｖotが歪むことはない。
【００１２】
逆に、入力端子６３に入力する電圧が接地電圧ＶＳＳ近くにまで下降すると、正側差動増幅回路６１のトランジスタＭＮ６１，ＭＮ６２の差動対はカットオフするが、負側差動増幅回路６２のトランジスタＭＰ６４，ＭＰ６５の差動対が正常動作するので、出力端子６４の出力電圧Ｖotが歪むことはない。すなわち、入力電圧Ｖinが過大になっても過小になっても、出力電圧Ｖotは正常に現れる。
【００１３】
ところが、この差動増幅回路６０では、正側と負側差動増幅回路６１，６２が独立しているので、両者間にバラツキが発生し易く、製造歩留まりが低下する問題がある。また、正側差動増幅回路６１は接地電圧ＶＳＳ側でカットオフし、負側差動増幅回路６２は電源電圧ＶＤＤ側でカットオフするので、図２０の６６，６７に示すように正側差動増幅回路６１の低入力領域と負側差動増幅回路６２の高入力領域で出力電圧が非直線特性となる。なお、図２０のＶotpはトランジスタＭＰ６３のドレインにトランジスタＭＮ６５に変えて電流源を接続したときの出力電圧、ＶotnはトランジスタＭＮ６５のドレインにトランジスタＭＰ６３に変えて電流源を接続したときの出力電圧である。このため、図２１に示すように、非連続点６８が発生し、出力波形に歪が発生する問題がある。
【００１４】
図２２は別の差動増幅回路７０の回路図である。ＭＰ７１，ＭＰ７２，ＭＰ７３はエンハンスメント型のＰＭＯＳトランジスタ、ＭＮ７１，ＭＮ７２，ＭＮ７３，ＭＮ７４，ＭＮ７５はエンハンスメント型のＮＭＯＳトランジスタ、ＭＮ７６，ＭＮ７７はデプレッション型のＮＭＯＳトランジスタである。７１は非反転入力端子、７２は反転入力端子、７３は出力端子、７４はバイアス端子である。
【００１５】
エンハンスメント型の差動対トランジスタＭＮ７１，ＭＮ７２の各ドレインはトランジスタＭＰ７１，ＭＰ７２からなる能動負荷としてのカレントミラー回路に接続され、各ゲートは入力端子７１，７２に共通に接続され、ソースは電流源としてのトランジスタＭＮ７４に共通接続されている。
【００１６】
また、デプレッション型の差動対トランジスタＭＮ７１，ＭＮ７２の各ドレインもトランジスタＭＰ７１，ＭＰ７２からなる能動負荷としてのカレントミラー回路に接続され、各ゲートも入力端子７１，７２に共通に接続され、ソースは電流源としてのトランジスタＭＮ７３に共通接続されている。
【００１７】
すなわち、この差動増幅回路７０は、エンハンスメント型の差動対とデプレッション型の差動対を並列接続したもので、特開平８−２５６０２６号に記載されているものである。
【００１８】
この差動増幅回路７０では、エンハンスメント型の差動対トランジスタＭＮ７１，ＭＮ７２は、入力端子７１、７２に入力する電圧の低電圧領域ではそのしきい値電圧Ｖthn71，Ｖthn72以下となるとカットオフするが、高電圧領域では電源電圧ＶＤＤまで動作する。一方、デプレッション型の差動対トランジスタＭＮ７６，ＭＮ７７は、入力電圧がそのしきい値電圧Ｖthn76、Ｖthn77まではエンハンスメント型の差動対トランジスタＭＮ７１，ＭＮ７２と同様に動作する。（Ｖthn76、Ｖthn77）＜＜（Ｖthn71，Ｖthn72）であるので、デプレッション型差動対トランジスタＭＮ７６，ＭＮ７７はエンハンスメント型差動対トランジスタＭＮ７１，ＭＮ７２より低電圧領域まで動作する。つまり、エンハンスメント型差動対トランジスタＭＮ７１，ＭＮ７２は入力電圧の高電圧領域を受け持ち、デプレッション型差動対トランジスタＭＮ７６，ＭＮ７７は入力電圧の低電圧領域を受け持つよう動作する。
【００１９】
しかしながら、デプレッション型差動対トランジスタＭＮ７６，ＭＮ７７は、そのソース電位を電流源トランジスタＭＮ７３のドレイン電圧よりも低くすることはできないので、入力電圧が接地電圧ＶＳＳになると、カットオフし、動作が不連続となる。
【００２０】
図２３は別の差動増幅回路８０の回路図である。ＭＰ８１，ＭＰ８２，ＭＰ８３はエンハンスメント型のＰＭＯＳトランジスタ、ＭＮ８１，ＭＮ８２はエンハンスメント型のＮＭＯＳトランジスタである。ＳＷはスイッチ、８１は非反転入力端子、８２は反転入力端子である。なお、出力回路は省略している。
【００２１】
この差動増幅回路８０は特開平５−１０２７５６号に記載されているもので、スイッチＳＷによって差動対トランジスタＭＰ８１，ＭＰ８２の基板電圧を切り替え、動作範囲を変化させるようにしたものである。ここでは、スイッチＳＷを端子ａ１の側に切り替えれば基板電位はソース電位となり、このときのしきい値電圧をＶthp8-1とすると、端子ａ１の側に切り替えたときの基板電位は電源電圧ＶＤＤとなり、しきい値電圧はＶthp8-2（＞Ｖthp8-1）と大きくなる。よって、入力電圧が電源電圧ＶＤＤに近い領域で変化するようなときはスイッチＳＷを端子ａ１側に切り替えてしきい値電圧をＶthp8-1とし、接地電圧ＶＳＳに近い領域で変化するようなときは端子ａ２側に切り替えてしきい値電圧をＶthp8-2とすることにより、ダイナミックレンジを広くすることができる。
【００２２】
しかし、入力電圧が電源電圧ＶＤＤの付近ではその差動対トランジスタＭＰ８１，ＭＰ８２がカットオフして動作しなくなる。
【００２３】
【発明が解決しようとする課題】
以上のように、図１４の差動増幅回路５０や図２３の差動増幅回路８０では入力電圧が電源電圧ＶＤＤに近づくと出力電圧がクリップされて歪み、図１６の差動増幅回路５０’や図２２の差動増幅回路７０では入力電圧が接地電圧ＶＳＳに近づくと出力電圧がクリップされて歪むという問題がある。また、図１９の差動増幅回路６０では差動増幅回路５０，５０’のような問題はないものの、回路構成が複雑となりクロスオーバ歪みが発生し易いという問題がある。
【００２４】
本発明は以上のような点に鑑みてなされたもので、その目的は、入力電圧がＶＤＤやＶＳＳに近づいても出力電圧が歪むことなく、またクロスオーバ歪みも発生せず、しかも簡単な回路で実現できるようにした差動増幅回路を提供することである。
【００２５】
【課題を解決するための手段】
上記課題を解決するための第１の発明は、差動接続される第１の導電型でデプレッション型の第１，第２のＭＯＳトランジスタと、該第１，第２のＭＯＳトランジスタのドレインにドレインが接続され且つ前記第１の導電型と反対の第２の導電型で互いにカレントミラー接続されるエンハンスメント型の第３，第４のＭＯＳトランジスタと、前記第１，第２のＭＯＳトランジスタの共通ソースにドレインが接続されエンハンスメント型で且つ電流源としての第１の導電型の第５のＭＯＳトランジスタとを含み、前記第１，第２のＭＯＳトランジスタの基板効果係数をＢとし、前記第３，第４のＭＯＳトランジスタのしきい値電圧をＡとするとき、前記第１，第２のＭＯＳトランジスタのしきい値電圧Ｙを、
０＜Ａのときは、
−0.125＜Ｙ＜{(−0.875×Ａ＋0.675)×Ｂ−0.125)}
Ａ＜０のときは、
{(0.875×Ａ−0.675)×Ｂ＋0.125)}＜Ｙ＜0.125
となるよう構成した。
【００２６】
第２の発明は、第１の発明において、前記第１，第２のＭＯＳトランジスタを１組としてこれを複数組設け、各組のＭＯＳトランジスタのソースを前記第５のＭＯＳトランジスタのドレインに共通接続し、各組のＭＯＳトランジスタの一方のＭＯＳトランジスタのドレインを個々にヒューズ又はスイッチを介して前記第３のトランジスタに共通接続すると共に他方のＭＯＳトランジスタのドレインを個々にヒューズ又はスイッチを介して前記第４のトランジスタに共通接続して構成した。
【００２７】
【発明の実施の形態】
図１は本発明の原理説明のための差動増幅回路１０を示す図である。同図において、ＭＰ１１，ＭＰ１２，ＭＰ１３，ＭＰ１４はＰＭＯＳトランジスタ、ＭＮ１１，ＭＮ１２，ＭＮ１３はＮＭＯＳトランジスタである。トランジスタＭＰ１１，ＭＰ１２は差動対を構成するデプレッション型であり、その基板は電源電圧ＶＤＤのラインに接続されている。他のトランジスタはエンハンスメント型である。トランジスタＭＰ１３は電流源を構成し、トランジスタＭＮ１１，ＭＮ１２は能動負荷としてのカレントミラー回路を構成する。トランジスタＭＰ１４とＭＮ１３は出力回路を構成する。
【００２８】
このように、本発明では、差動対トランジスタＭＰ１１，ＭＰ１２の基板をソースではなく、電源電圧ＶＤＤのラインに接続し、さらにこの差動対トランジスタＭＰ１１，ＭＰ１２をデプレッション型として機能させる。なお、ここでの「デプレッション型」とは、エンハンスメント型のようにしきい値電圧が−０．６Ｖ程度ではなく、０Ｖ付近の負電圧又は正電圧を呈するトランジスタを呼ぶ。つまり、通常のノーマリオンの特性を示すのではなく、しきい値電圧がエンハンスメント型と同一極性で小さな値の場合も含まれるものとする。
【００２９】
図２は差動増幅回路の特性試験用の接続関係を示すもので、反転入力端子と出力端子を接続してボルテージホロワとし、非反転入力端子に電圧を入力させて出力端子に現れる電圧の特性を測定する。
【００３０】
図１の差動増幅回路１０をこのようなボルテージ接続として、非反転入力端子１１に入力させる入力電圧Ｖinを接地電圧ＶＳＳ〜電源電圧ＶＤＤまで変化させたとき、出力端子１３の電圧Ｖotがその入力電圧Ｖinと全く同じ電位で変化すれば理想的な動作と言える。しかし、従来では前述したように、種々な要因で電源電圧ＶＤＤに近い領域で入力電圧に追従できなかったり、接地電圧ＶＳＳに近い領域で同様に追従できなかったりして、歪みが発生する。
【００３１】
図３、図４はその入出力特性を示す図であり、横軸は非反転入力端子１１に入力する電圧Ｖin、縦軸はノードＯＵＴの電圧Ｖout、ノードＴＡＩＬの電圧Ｖtail、出力端子１３の電圧Ｖotである。
【００３２】
まず、図３はデプレッション型の差動対トランジスタＭＰ１１，ＭＰ１２のしきい値電圧Ｖthp11,Ｖthp12がエンハンスメント型に近い値（負側に大きい値：−０．３Ｖ）となったときの特性で、入力電圧ＶinがＶＳＳ付近とＶＤＤ付近をくらべてみると、ＶＳＳ付近では電圧Ｖout、Ｖtail、Ｖotの変化は滑らかであるのに対し、ＶＤＤ付近では符号１５に示すように大きく変化し、電圧ＶoutがＶＳＳになるので、電圧ＶotはＶＤＤに張り付いてしまう。これは、入力電圧ＶinがＶＤＤ側になるとＭＰ１２がカットオフするためである。
【００３３】
図４はデプレッション型の差動対トランジスタＭＰ１１，ＭＰ１２のしきい値電圧Ｖthp11,Ｖthp12がより深いデプレッション型（０．２Ｖ）となったときの特性で、入力電圧ＶinがＶＳＳ付近とＶＤＤ付近をくらべてみると、ＶＤＤ付近では電圧Ｖout、Ｖtail、Ｖotの変化は滑らかであるのに対し、ＶＳＳ付近では符号１６に示すように大きく変化し、電圧ＶotはＶＤＤに張り付き、電圧Ｖoutも不十分な特性である。これは、ノードＯＸの電圧を電圧Ｖoxとすると、入力電圧ＶinがＶＳＳ付近では、
Ｖthn11＜Ｖox＜Ｖtail ・・・(1)
の関係が保持できなくなるためである。なお、Ｖthn11はＭＮ１１のしきい値電圧である。
【００３４】
そこで、式(1)が満足される範囲でトランジスタＭＮ１１のしきい値電圧Ｖthn11を小さくするか、又は電圧Ｖtailを大きくすればよいが、ある程度の余裕をもってそれらの最適値を見つけることは不可能であった。
【００３５】
このように、差動対トランジスタＭＰ１１、ＭＰ１２のしきい値電圧Ｖthp11,Ｖthp12を小さくしてデプレッション型にしただけでは、入出力の動作範囲をＶＳＳからＶＤＤの範囲まで広げることは、不可能であった。そのしきい値電圧Ｖthp11,Ｖthp12を非常に狭い範囲に閉じこめれば可能性はあるが、これでは現実の生産現場では非常に低い歩留まりになり、実用的ではない。しきい値電圧の制御性は、技術の進歩で将来的には著しく向上することが予想されるが、現状ではねらった値の±１５０ｍＶ程度のバラツキは避けられない。
【００３６】
そこで本発明では、従来考慮されなかった別のパラメータとしきい値電圧との関係に着目し、ＶＳＳ〜ＶＤＤの全範囲で連続的に動作できるようにした差動増幅回路を実現するものである。
【００３７】
図５は図１の差動増幅回路１０において、基板効果係数ＢをＢ＝０．７、１．３、１．９とした各場合の電圧Ｖtailの変化を示した図である。基板効果係数Ｂの値を大きくしたときほど、電圧Ｖtailが電圧Ｖoutから離れていくことが分かる。つまり、式(1)内のＶoxとＶtailの差が大きくなり、しきい値電圧Ｖthn11のバラツキの許容範囲が広くなることが分かる。
【００３８】
図６は単体のＰＭＯＳトランジスタＭＰの基板効果を説明するための図である。これは、ゲート電圧Ｖｇを２Ｖ（＝ＶＤＤ）から０Ｖ（＝ＶＳＳ）まで変化させたときのドレイン電流Ｉdsの変化を示すもので、ＭＯＳトランジスタの基板に印加する基板電圧ＶsbをＶＤＤ＋０ＶからＶＤＤ＋２．５Ｖまで０．５Ｖピッチで変化させた各場合についてのものである。この図６から明らかなように、基板電圧Ｖsbが大きくなるほど見かけ上のしきい値電圧が大きくなっている。
【００３９】
基板効果については、参考文献として「サブミクロンデバイスＩ、小柳光正、丸善」や「ＣＭＯＳ、R.Jacob Baker,et al IEEE Press」等を挙げることができる。これらによれば、基板効果係数Ｂは
Ｂ＝√（２×Ｅｓ×Ｅｏ×ｑ×Ｎａ）／Ｃox ・・・(2)
で表される。Ｅｓはシリコンの比誘電率、Ｅｏは真空の誘電率、Ｎａは基板の不純物濃度、Ｃoxはゲート電極下の絶縁酸化膜の容量である。
【００４０】
現在では多くのＦＥＴ計算用モデルが提案されており、基板効果についても、特性の正確な再現のために複雑な式で表現されるが、基板電位を変化させてしきい値電圧の変化を観測する点は常に同じであり、いずれも図６と同様な特性を得ることができる。前記式(2)によれば、不純物濃度Ｎａや酸化膜厚を変えれば基板効果係数Ｂを変化させることができること分かる。そして、不純物濃度Ｎａを２倍にすれば基板効果係数Ｂは√２倍にできる。このように不純物濃度Ｎａ等の調整によって基板効果係数Ｂを、ひいてはしきい値電圧を変化させることができる。
【００４１】
図７は図１の差動増幅回路１０における差動対トランジスタＭＰ１１，ＭＰ１２の基板効果係数Ｂに対するしきい値電圧Ｖthp11、Ｖthp12（以下、Ｙと呼ぶ）の変化を示した特性図であり、その負荷側のトランジスタＭＮ１１，ＭＮ１２のしきい値電圧Ｖthn11，Ｖthn12（以下、Ａと呼ぶ）を種々変化させたときのものである。なお、ＶＤＤ＝２Ｖ，ＶＳＳ＝０Ｖである。
【００４２】
まず、Ａ＝０．５Ｖのときに回路がフルスイングする範囲は、限界ライン１５と限界１６の間の斜線部分ａの領域である。限界ライン１５は、
Ｙ＝−０．１２５ ・・・(3)
限界ライン１６は、
Ｙ＝０．２３７５×Ｂ−０．１２５ ・・・(4)
である。これらは、多くの測定データやシミュレーション結果を回帰分析して得られたものであり、グラフ化しさらに数式で表現し一般化したものである。
【００４３】
次に、Ａ＝０．４Ｖのときに回路がフルスイングする範囲は、限界ライン１５と限界１７の間の斜線部分ａ，ｂの領域である。限界ライン１７は、
Ｙ＝０．３２５×Ｂ−０．１２５ ・・・(5)
である。
【００４４】
また、Ａ＝０．２Ｖのときに回路がフルスイングする範囲は、限界ライン１５と限界１８の間の斜線部分ａ，ｂ、ｃの領域である。限界ライン１８は、
Ｙ＝０．５×Ｂ−０．１２５ ・・・(6)
である。
【００４５】
なお、以上のフルスイングする範囲を示す斜線部分ａ，ｂ，ｃは基板効果係数Ｂが
１．０≦Ｂ≦２．２ ・・・(7)
の範囲としているが、製造上から決めたものであり、これに限られない。
【００４６】
以上をまとめれば、デプレッション型のＰＭＯＳ差動対トランジスタＭＰ１１，ＭＰ１２のしきい値電圧Ｙを、
−0.125＜Ｙ＜｛(−0.875×Ａ＋0.675)×Ｂ−0.125｝ ・・・(8)
の範囲に設定することにより、入力電圧ＶinをＶＳＳ〜ＶＤＤまでフルスイングさせたとき、それに応じた歪みのない出力電圧Ｖotを得ることができる。
【００４７】
このように、しきい値電圧Ｙの範囲は、負荷側トランジスタＭＮ１１，ＭＮ１２のしきい値電圧Ａと基板効果係数Ｂとによって、かなり広い範囲内で設定することができるので容易に実現できる。
【００４８】
以上は差動対トランジスタをデプレッション型のＰＭＯＳトランジスタＭＰ１１，ＭＰ１２としたときの差動増幅回路についての場合であったが、図８に示すように、その差動対トランジスタにデプレッション型のＮＭＯＳトランジスタを使用する差動増幅回路２０についても同様な考え方が当てはまる。図８において、ＭＰ２１，ＭＰ２２，ＭＰ２３はエンハンスメント型のＰＭＯＳトランジスタ、ＭＮ２１，ＭＮ２２はデプレッション型のＮＭＯＳトランジスタ、ＭＮ２３，ＭＮ２４はエンハンスメント型のＮＭＯＳトランジスタである。
【００４９】
図９はそのときのフルスイングする範囲を示す特性図であり、差動対トランジスタＭＮ２１，ＭＮ２２のしきい値電圧Ｖthn21，Ｖthn22をＹ’、負荷用のトランジスタＭＰ２１，ＭＰ２２のしきい値電圧Ｖthp21，Ｖthp22を同値のＡ’としたとき、この差動増幅回路では、限界ライン２５は、
Ｙ’＝０．１２５ ・・・(9)
Ａ’＝−０．５Ｖのときの限界ライン２６は、
Ｙ’＝−０．２３７５×Ｂ＋０．１２５ ・・・(10)
Ａ’＝０．４Ｖのときの限界ライン２７は、
Ｙ’＝−０．３２５×Ｂ＋０．１２５ ・・・(11)
Ａ’＝−０．２Ｖのときの限界ライン２８は
Ｙ’＝−０．５×Ｂ＋０．１２５ ・・・(12)
で表される。
【００５０】
以上をまとめれば、デプレッション型のＮＭＯＳ差動対トランジスタＭＮ２１，ＭＮ２２のしきい値電圧Ｙ’を、
｛(0.875×Ａ’−0.675)×B＋0.125｝＜Ｙ’＜0.125 ・・・(13)
の範囲に設定することにより、入力電圧ＶinをＶＳＳ〜ＶＤＤまでフルスイングさせたとき、それに応じた歪みのない出力電圧Ｖotを得ることができる。基板効果係数Ｂの範囲は式(7)で表される範囲である。
【００５１】
図１０は実際に製造するのに好適な実施例の差動増幅回路の構成を示すブロック図であり、(a)の差動増幅回路１００は差動トランジスタとしてデプレッション型のＰＭＯＳトランジスタを使用する場合について、(b)の差動増幅回路２００はデプレッション型のＮＭＯＳトランジスタを使用する場合についてのものである。
【００５２】
図１０(a)において、１０１は電流源、１０２はデプレッション型の複数の差動対ＰＭＯＳトランジスタからなる差動対トランジスタ群、１０３はこの差動対トランジスタ群１０２内から使用するトランジスタを選択する選択手段、１０４はカレントミラーからなる負荷、１０５，１０６は差動入力端子であり、出力回路は省略している。
【００５３】
ここでは、差動対トランジスタ群１０２内の各差動対トランジスタ単位で、基板効果係数Ｂを前記式(7)の範囲内において互いに異ならせて形成する。この基板効果係数Ｂの設定は、トランジスタのゲート酸化膜直下部における基板濃度を各差動対トランジスタ毎に少しずつ異ならせることにより行う。
【００５４】
図１０(b)において、２０１は電流源、２０２はデプレッション型の複数の差動対ＮＭＯＳトランジスタからなる差動対トランジスタ群、２０３はこの差動対トランジスタ群２０２内から使用するトランジスタを選択する選択手段、２０４はカレントミラー回路からなる負荷、２０５，２０６は差動入力端子であり、出力回路は省略している。
【００５５】
ここでも、差動対トランジスタ群２０２内の各差動対トランジスタ単位で、基板効果係数Ｂを前記式(7)の範囲内において互いに異ならせて形成する。この基板効果係数Ｂの設定も、トランジスタのゲート酸化膜直下部における基板濃度を差動対トランジスタ毎に少しずつ異ならせることにより行う。
【００５６】
図１１は図１０(a)の構成を具体化した差動増幅回路１００の回路図である。電流源１０１はエンハンスメント型のＰＭＯＳトランジスタＭＰ１０１で、差動対トランジスタ群１０２はデプレッション型のＰＭＯＳトランジスタＭＰ１０２，ＭＰ１０３，ＭＰ１０４，ＭＰ１０５，ＭＰ１０６，ＭＰ１０７で構成している。また、選択手段１０３は差動対トランジスタ群１０２のトランジスタＭＰ１０２〜ＭＰ１０７のドレインに個々に接続したヒューズＨ１０２，Ｈ１０３，Ｈ１０４，Ｈ１０５，Ｈ１０６，Ｈ１０７で構成している。負荷１０４はエンハンスメント型のＮＭＯＳトランジスタＭＮ１０１，ＭＮ１０２から構成している。図１０(a)と同様に出力回路は省略している。
【００５７】
差動対トランジスタ群１０２の各トランジスタＭＰ１０２〜ＭＰ１０７の基板濃度の調整は、２段階の不純物注入により行う。最初の不純物注入は各トランジスタＭＰ１０２〜ＭＰ１０７に共通に行い、２度目の不純物注入時に各対のトランジスタ毎に異ならせる。これにより、例えば、ＭＰ１０２とＭＰ１０７の差動対の濃度をＮ１、ＭＰ１０３とＭＰ１０６の差動対の濃度をＮ２、ＭＰ１０４とＭＰ１０５の差動対の濃度をＮ３のように設定する。例えば、Ｎ１＜Ｎ２＜Ｎ３である。
【００５８】
そして、この差動増幅回路１００を図２に示したようにボルテージホロワ接続し、入力端子１０６に電圧Ｖinを入力してＶＳＳ〜ＶＤＤの範囲で変化させたときの図示しなかった出力回路の出力電圧の変化を観測して、その出力電圧の波形歪みの最も少ない差動対を残して、他の差動対はヒューズを切断することにより回路から切り離す。
【００５９】
具体的には、ＶＳＳ側で歪みがある場合には、しきい値電圧が正側によったデプレッション傾向が強いトランジスタ、つまり濃度がＮ１、Ｎ２のトランジスタＭＰ１０２，ＭＰ１０３，ＭＰ１０６，ＭＰ１０７を切り離すべくヒューズＨ１０２，Ｈ１０３，Ｈ１０６，Ｈ１０７を遮断して、濃度がＮ３のトランジスタ対ＭＰ１０４，ＭＰ１０５のみを残す。逆にＶＤＤ側で歪みがある場合には、その反対にしきい値電圧が負側に大きなエンハンスメント傾向が強いトランジスタ、つまり濃度がＮ２，Ｎ３のトランジスタＭＰ１０３，ＭＰ１０４，ＭＰ１０５，ＭＰ１０６を切り離すべくヒューズＨ１０３，Ｈ１０４,Ｈ１０５，Ｈ１０６を遮断して、濃度がＮ１のトランジスタ対ＭＰ１０２，ＭＰ１０７のみを残す。
【００６０】
図１２は図１１に示した差動増幅回路１００の変形例の回路１００’を示すものであり、選択手段１０３をアナログスイッチＳ１０２、Ｓ１０３，Ｓ１０４，Ｓ１０５，Ｓ１０６，Ｓ１０７で構成し、これらのオン／オフをセレクタ１０７で制御するようにして、アナログスイッチＳ１０２とＳ１０７の組，Ｓ１０３とＳ１０６の組，又はＳ１０４とＳ１０５の組のいずれかの１つの組のみがオンするようにしたものである。
【００６１】
このように、図１２の差動増幅回路１００’は、製造段階ではなく、使用段階でアナログスイッチＳ１０２〜Ｓ１０７のオン／オフを外部から制御できるようにしたものであり、製造工程での選択が省略できる。
【００６２】
図１３は図１０(b)の構成を具体化した差動増幅回路２００の回路図である。電流源２０１はエンハンスメント型のＮＭＯＳトランジスタＭＮ２０１で、差動対トランジスタ群２０２はデプレッション型のＮＭＯＳトランジスタＭＮ２０２，ＭＮ２０３，ＭＮ２０４，ＭＮ２０５，ＭＮ２０６，ＭＮ２０７で構成している。また、選択手段２０３は差動対トランジスタ群２０２のトランジスタＭＮ２０２〜ＭＮ２０７のドレインに個々に接続したアナログスイッチＳ２０２、Ｓ２０３，Ｓ２０４，Ｓ２０５，Ｓ２０６，Ｓ２０７で構成している。負荷２０４はエンハンスメント型のＰＭＯＳトランジスタＭＰ２０１，ＭＰ２０２で構成している。図１０(b)と同様に出力回路は省略している。２０７はセレクタである。
【００６３】
ここでも、差動対の各トランジスタＭＮ２０２〜ＭＮ２０７の基板濃度の調整は、２段階の不純物注入により行う。
【００６４】
なお、以上説明した図１２，図１３では差動対トランジスタを３対としているが、しきい値電圧の調整は前述したようにその精度が±１５０ｍＶ程度であるので、少なくとも２対設ければよい。
【００６５】
【発明の効果】
以上から本発明の差動増幅回路によれば、入力電圧がＶＤＤやＶＳＳに近づいても出力電圧が歪むことなく、またクロスオーバ歪みも発生せず、しかも簡単な回路で実現できるようになる。
【図面の簡単な説明】
【図１】 本発明の原理説明用の差動増幅回路の回路図である。
【図２】 測定用のボルテージホロワの接続説明図である。
【図３】 図１の回路の差動対トランジスタＭＰ１１，ＭＰ１２のしきい値電圧が−０．３Ｖのときの入力電圧Ｖin変化に対する電圧Ｖtail、Ｖout、Ｖotの特性図である。
【図４】 図１の回路の差動対トランジスタＭＰ１１，ＭＰ１２のしきい値電圧が０．２Ｖのときの入力電圧Ｖin変化に対する電圧Ｖtail、Ｖout、Ｖotの特性図である。
【図５】 図１の回路の差動対トランジスタＭＰ１１，ＭＰ１２の各基板効果係数Ｂにおける入力電圧Ｖin変化に対する電圧Ｖtail、Ｖout、Ｖotの特性図である。
【図６】 ＰＭＯＳトランジスタの各基板電圧Ｖsbにおいてゲート電圧Ｖｇを変化させたときのソース・ドレイン電流Ｉdsの特性図である。
【図７】 図１の回路の能動負荷トランジスタＭＮ１１，ＭＮ１２の各しきい値電圧Ａにおける差動対トランジスタＭＰ１１，ＭＰ１２の基板効果Ｂに対するそのトランジスタＭＰ１１，ＭＰ１２のしきい値電圧Ｙの特性図である。
【図８】 図１の回路の各トランジスタの極性を反転した差動増幅回路の回路図である。
【図９】 図８の回路の能動負荷トランジスタＭＮ２１，ＭＰ２２の各しきい値電圧Ａ’における差動対トランジスタＭＮ２１，ＭＮ２２の基板効果Ｂに対するそのトランジスタＭＮ２１，ＭＮ２２のしきい値電圧Ｙ’の特性図である。
【図１０】 (a)、(b)は本発明の実施例の差動増幅回路のブロック図である。
【図１１】 図１０(a)の差動増幅回路の具体的回路図である。
【図１２】 図１０(a)の差動増幅回路の別の具体的回路図である。
【図１３】 図１０(b)の差動増幅回路の具体的回路図である。
【図１４】 従来の差動増幅回路の回路図である。
【図１５】 図１４の差動増幅回路に入力電圧Ｖinを入力させたときの電圧Ｖtail，Ｖotの波形図である。
【図１６】 従来の別の差動増幅回路の回路図である。
【図１７】 図１６の差動増幅回路に入力電圧Ｖinを入力させたときの電圧Ｖotの波形図である。
【図１８】 図１６の差動増幅回路に入力電圧Ｖinを入力させたときの電圧Ｖtail，Ｖout，Ｖotの特性図である。
【図１９】 従来の更に別の差動増幅回路の回路図である。
【図２０】 図１９の差動増幅回路に入力電圧Ｖinを入力させたときの電圧Ｖtail-p，Ｖtail-n，Ｖoutp，Ｖoutn，Ｖotp，Ｖotnの特性図である。
【図２１】 図１９の差動増幅回路の出力電圧Ｖotの波形図である。
【図２２】 従来の更に別の差動増幅回路の回路図である。
【図２３】 従来の更に別の差動増幅回路の回路図である。
Claims (2)
- 差動接続される第１の導電型でデプレッション型の第１，第２のＭＯＳトランジスタと、該第１，第２のＭＯＳトランジスタのドレインにドレインが接続され且つ前記第１の導電型と反対の第２の導電型で互いにカレントミラー接続されるエンハンスメント型の第３，第４のＭＯＳトランジスタと、前記第１，第２のＭＯＳトランジスタの共通ソースにドレインが接続されエンハンスメント型で且つ電流源としての第１の導電型の第５のＭＯＳトランジスタとを含み、前記第１，第２のＭＯＳトランジスタの基板効果係数をＢとし、前記第３，第４のＭＯＳトランジスタのしきい値電圧をＡとするとき、前記第１，第２のＭＯＳトランジスタのしきい値電圧Ｙを、
０＜Ａのときは、
−0.125＜Ｙ＜{(−0.875×Ａ＋0.675)×Ｂ−0.125)}
Ａ＜０のときは、
{(0.875×Ａ−0.675)×Ｂ＋0.125)}＜Ｙ＜0.125
としたことを特徴とする差動増幅回路。 - 請求項１において、
前記第１，第２のＭＯＳトランジスタを１組としてこれを複数組設け、各組のＭＯＳトランジスタのソースを前記第５のＭＯＳトランジスタのドレインに共通接続し、各組のＭＯＳトランジスタの一方のＭＯＳトランジスタのドレインを個々にヒューズ又はスイッチを介して前記第３のトランジスタに共通接続すると共に他方のＭＯＳトランジスタのドレインを個々にヒューズ又はスイッチを介して前記第４のトランジスタに共通接続してなることを特徴とする差動増幅回路。
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