JPH0412486B2 - - Google Patents

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JPH0412486B2
JPH0412486B2 JP57500775A JP50077582A JPH0412486B2 JP H0412486 B2 JPH0412486 B2 JP H0412486B2 JP 57500775 A JP57500775 A JP 57500775A JP 50077582 A JP50077582 A JP 50077582A JP H0412486 B2 JPH0412486 B2 JP H0412486B2
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JP
Japan
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voltage
capacitor
emitter
reference voltage
circuit
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JP57500775A
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JPS58500045A (ja
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Richaado Uorutaa Arumaa
Rojaa Ee Howatsutorei
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Motorola Solutions Inc
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Motorola Inc
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Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
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Publication of JPH0412486B2 publication Critical patent/JPH0412486B2/ja
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Amplifiers (AREA)
  • Control Of Electrical Variables (AREA)

Description

請求の範囲 １ 出力基準電圧VREFを発生するバンドギヤツプ
基準電圧発生回路２２であつて、 所定のベース電圧を有すると共に異なる電流密
度にバイアスされてそれぞれのエミツタ端子に第
１、第２のエミツタ電圧を発生する第１、第２の
バイポーラ・トランジスタ１２，１４と、 第１、第２の重なり合わないクロツク信号を交
互に発生するクロツク手段１６と、 前記第１のクロツク信号Ａに応答して前記ベー
ス電圧に結合されかつ前記第２のクロツク信号Ｂ
に応答して前記第１のエミツタ電圧に結合されて
前記第１のバイポーラ・トランジスタのベース・
エミツタ電極間電圧Vbeに関連した第１の電荷を
作成するコンデンサ２８にスイツチ３０，３２が
接続された第１のスイツチド・キヤパシタ回路１
８と、 前記第１のクロツク信号Ａに応答して前記第２
のエミツタ電圧に結合されかつ前記第２のクロツ
ク信号Ｂに応答して前記第１のエミツタ電圧に結
合されて前記第１、第２のバイポーラ・トランジ
スタのベース・エミツタ電極間電圧Vbeの差分に
関連した第２の電荷を作成するコンデンサ３４に
スイツチ３６，３８が接続された第２のスイツチ
ド・キヤパシタ手段２０と、並びに、 前記第１、第２のスイツチド・キヤパシタ回路
１８，２０に結合され前記第１、第２の電荷の和
に比例する出力基準電圧VREFを発生する増幅手段
２２とを備えたバンドギヤツプ基準電圧発生回
路。
２ 前記各々のスイツチド・キヤパシタ回路１
８，２０は、それぞれが前記クロツク信号ＡとＢ
に応答するコンデンサ２８に接続されたスイツチ
３０，３２及びコンデンサ３４に接続されたスイ
ツチ３６，３８を備えた請求の範囲第１項記載の
バンドギヤツプ基準電圧発生回路２２。
３ 前記増幅手段２２は、演算増幅回路４２、帰
還キヤパシタ４４及び該帰還キヤパシタ４４の
入、出力部を周期的に結合させるスイツチ４８を
備えた請求の範囲第２項記載のバンドギヤツプ基
準電圧発生回路２２。
４ 出力基準電圧VREFを発生するバンドギヤツプ
基準電圧発生方法であつて、 同一の所定ベース電圧を有する第１、第２のバ
イポーラ・トランジスタ１４，１２を異なる電流
密度にバイアスして第１、第２のエミツタ電圧を
発生させるステツプと、 第１、第２の重なり合わないクロツク信号Ａ、
Ｂを供給するステツプと、 第１のコンデンサ２８の入力部を前記第１のク
ロツク信号に応答して前記ベース電圧に結合させ
かつ前記第２のクロツク信号Ｂに応答して前記第
１のエミツタ電圧に結合させることにより、該第
１のコンデンサ２８の出力部を前記第１のバイポ
ーラ・トランジスタのベース・エミツタ電極間電
圧Vbeに関連した第１の電荷に結合するステツプ
と、 第２のコンデンサ３４の入力部を前記第１のク
ロツク信号Ａに応答して前記第２のエミツタ電圧
に結合させかつ前記第２のクロツク信号Ｂに応答
して前記第１のエミツタ電圧に結合させることに
より、該第２のコンデンサ３４の出力部を前記第
１、第２のバイポーラ・トランジスタの各々のベ
ース・エミツタ電極間電圧Vbeの差分に関連した
第２の電荷に結合するステツプと、及び、 前記第１、第２のコンデンサ２８，３４の出力
部の電荷の和を増幅して、前記第１、第２の電荷
の和に比例する出力基準電圧VREFを発生するバン
ドギヤツプ基準電圧発生方法。
発明の背景 発明の技術分野 本発明は、広くはバンドギヤツプ基準電圧発生
回路に関するものであり、より具体的には
CMOS構成によるバンドギヤツプ基準電圧発生
回路に関するものである。
先行技術の説明 ３ボルト以下の安定で再現性の良い基準電圧発
生回路の典型例として、バンドギヤツプ基準電圧
発生回路がある。Paul R.GrayとRobert G.
MeyerによるAnalysis and Design of Analog
Integrated Circuits（John Wiley and Sons、
1977、pp.239−261）に説明されているように、
バイポーラ・トランジスタのベース・エミツタ電
圧Vbcは負の温度係数を有している。従つて、バ
イポーラ・トランジスタのベース・エミツタ電極
間電圧Vbeとこれらの差分電圧ΔVbeの和は、これ
がシリコンのエネルギー・ギヤツプに等しい場合
には、温度依存性が小さい。このような温度安定
性の良い出力基準電圧発生回路は、ベース・エミ
ツタ電極間電圧Vbeを発生させてその差分電圧
ΔVbeとの和を取り、この和を1.205ボルトのバン
ドギヤツプ電圧にほぼ等しくすることにより実現
されてきた。米国特許出願第034513号明細書に記
載されたようなバンドギヤツプ基準電圧発生回路
に用いるオープンエミツタnpnバイポーラ・トラ
ンジスタの製作に際しては、標準のCMOSプロ
セスが使用できる。演算増幅回路等の増幅手段と
共に安定で温度依存性の小さなCMOSバンドギ
ヤツプ電圧を作成するには、電流密度の異なる２
個のバイポーラ・トランジスタをエミツタホロワ
で使用し、これらエミツタ回路の各抵抗から差分
電圧を取出すことになる。これによつて、正、負
又はゼロの係数の出力電圧が発生する。
しかしながら、CMOS回路中のいくつかの要
因によつて、バンドギヤツプ電圧の初期公差のば
らつきと温度変化が生ずる。初期公差の主要なも
のは、各バイポーラ・トランジスタのエミツタ回
路中の２個の抵抗の比と最小電流密度の積である
演算増幅回路関連のオフセツト電圧によつて生ず
る。先行技術の他の欠点は、Ｐ型抵抗整合（Ｐ−
resistor matching）の問題とＰ抵抗率（Ｐ−
resistivity）の２：１温度変化の問題である。従
来のCMOSバンドギヤツプ回路はスタートアツ
プ回路を必要とするという問題もある。
発明の概要 本発明の一つの目的は、サブストレート
（substrate）（基板）・バイポーラ・トランジスタ
及びMOSトランジスタを使用し、実質的に温度
安定性を有しかつプロセス変動に実質的に無関係
なバンドギヤツプ出力基準電圧発生回路及びその
発生方法を提供することにある。
本発明の他の目的は、標準のCMOS製造法及
びスイツチド・キヤパシタ手法を用いて作成でき
る基準電圧発生回路であつて、各サブストレート
（基板）・バイポーラ・トランジスタのVbeとΔVbe
を加算して温度依存性がほぼゼロのバンドギヤツ
プ出力基準電圧発生回路及びその発生方法を提供
することにある。
本発明によれば、第１、第２のサブストレー
ト・バイポーラ・トランジスタが使用されるが、
第１のバイポーラ・トランジスタのエミツタ領域
は第２のバイポーラ・トランジスタのエミツタ領
域よりも極めて大きなものとなつている。第２の
バイポーラ・トランジスタは第１のバイポーラ・
トランジスタに比較して大きな電流密度で動作す
るので、第２のバイポーラ・トランジスタのベー
ス・エミツタ電極間電圧Vbeは第１のバイポー
ラ・トランジスタのベース・エミツタ電極間電圧
Vbeよりも大きな値となる。各バイポーラ・トラ
ンジスタの各エミツタに結合されたスイツチド・
キヤパシタ（コンデンサにスイツチが接続された
回路構成）を用いて、各バイポーラ・トランジス
タのベース・エミツタ電極間電圧がサンプリング
される。これら２個のサンプリング電圧の差分が
適切な比率で加算されると、この加算結果は温度
係数がほぼゼロの電圧となる。
本発明の構成は下記に示す通りである。即ち、
本発明は出力基準電圧VREFを発生するバンドギヤ
ツプ基準電圧発生回路２２であつて、 所定のベース電圧を有すると共に異なる電流密
度にバイアスされてそれぞれのエミツタ端子に第
１、第２のエミツタ電圧を発生する第１、第２の
バイポーラ・トランジスタ１２，１４と、 第１、第２の重なり合わないクロツク信号を交
互に発生するクロツク手段１６と、 前記第１のクロツク信号Ａに応答して前記ベー
ス電圧に結合されかつ前記第２のクロツク信号Ｂ
に応答して前記第１のエミツタ電圧に結合されて
前記第１のバイポーラ・トランジスタのベース・
エミツタ電極間電圧Vbeに関連した第１の電荷を
作成するコンデンサ２８にスイツチ３０，３２が
接続された第１のスイツチド・キヤパシタ手段１
８と、 前記第１のクロツク信号Ａに応答して前記第２
のエミツタ電圧に結合されかつ前記第２のクロツ
ク信号Ｂに応答して前記第１のエミツタ電圧に結
合されて前記第１、第２のバイポーラ・トランジ
スタのベース・エミツタ電極間電圧Vbeの差分に
関連した第２の電荷を作成するコンデンサ３４に
スイツチ３６，３８が接続された第２のスイツチ
ド・キヤパシタ手段２０と、並びに、 前記第１、第２のスイツチド・キヤパシタ手段
１８，２０に結合され前記第１、第２の電荷の和
に比例する出力基準電圧VREFを発生する増幅手段
２２とを備えたバンドギヤツプ基準電圧発生回路
としての構成を有するものであり、或いはまた、 前記各々のスイツチド・キヤパシタ手段１８，
２０は、それぞれが前記クロツク信号ＡとＢに応
答するコンデンサ２８に接続されたスイツチ３
０，３２及びコンデンサ３４に接続されたスイツ
チ３６，３８を備えたバンドギヤツプ基準電圧発
生回路２２としての構成を有する。更にまた、 前記増幅手段２２は、演算増幅回路４２、帰還
キヤパシタ４４及び該帰還キヤパシタ４４の入、
出力部を周期的に結合させるスイツチ４８を備え
たバンドギヤツプ基準電圧発生回路２２としての
構成を有する。
更にまた本発明は出力基準電圧VREFを発生する
バンドギヤツプ基準電圧発生回路２２であつて、 所定のバイアス電圧VAGに結合された各ベー
ス、正電源VDDに結合された各コレクタ及び開放
された各エミツタを有する第１、第２のバイポー
ラ・トランジスタ１４，１２と、 該第１、第２のバイポーラ・トランジスタ１
４，１２の各エミツタ及び負電源VSS間に結合さ
れ該第１、第２のバイポーラ・トランジスタ１
４，１２を異なる電流密度にバイアスするバイア
ス手段２４及び２６と、 所定のバイアス電圧VAG及び第１のバイポー
ラ・トランジスタ１４のエミツタに交互に結合さ
れる第１の部分を備え、第１のバイポーラ・トラ
ンジスタ１４のベース・エミツタ電極間電圧Vbe
に関連した第１の電荷を発生する第１のコンデン
サ２８と、 第１のバイポーラ・トランジスタ１４のエミツ
タ及び第２のバイポーラ・トランジスタ１２にエ
ミツタの交互に結合される第１の部分を備え、第
１、第２のバイポーラ・トランジスタ１４及び１
２のベース・エミツタ電極間電圧Vbeの差分に関
連した第２の電荷を発生する第２のコンデンサ３
４と、並びに、 前記第１、第２のコンデンサ２８及び３４に結
合され前記第１、第２の電荷の和に比例する出力
基準電圧VREFを発生する増幅手段２２とを備えた
バンドギヤツプ基準電圧発生回路としての構成を
有し、或いはまた 前記第１、第２のコンデンサ２８及び３４は、
重なり合わないクロツク信号Ａ及びＢに応答する
スイツチによつて前記第１、第２のバイポーラ・
トランジスタ１４及び１２に交互に結合されるバ
ンドギヤツプ基準電圧発生回路２２としての構成
を有し、或いはまた 前記増幅回路は、演算増幅回路４２、帰還キヤ
パシタ４４及び該帰還キヤパシタ４４を周期的に
放電させるスイツチ４８を備えたバンドギヤツプ
基準電圧発生回路２２としての構成を有するもの
である。
或いはまた本発明は出力基準電圧VREFを発生す
るバンドギヤツプ基準電圧発生方法であつて、 同一の所定ベース電圧を有する第１、第２のバ
イポーラ・トランジスタ１４，１２を異なる電流
密度にバイアスして第１、第２のエミツタ電圧を
発生させる工程と、 第１、第２の重なり合わないクロツク信号Ａ、
Ｂを供給する工程と、 第１のコンデンサ２８の入力部を前記第１のク
ロツク信号に応答して前記ベース電圧に結合させ
かつ前記第２のクロツク信号Ｂに応答して前記第
１のエミツタ電圧に結合させることにより、該第
１のコンデンサ２８の出力部を前記第１のバイポ
ーラ・トランジスタのベース・エミツタ電極間電
圧Vbeに関連した第１の電荷に結合する工程と、 第２のコンデンサ３４の入力部を前記第１のク
ロツク信号Ａに応答して前記第２のエミツタ電圧
に結合させかつ前記第２のクロツク信号Ｂに応答
して前記第１のエミツタ電圧に結合させることに
より、該第２のコンデンサ３４の出力部を前記第
１、第２のバイポーラ・トランジスタの各々のベ
ース・エミツタ電極間電圧Vbeの差分に関連した
第２の電荷に結合する工程と、及び、 前記第１、第２のコンデンサ２８，３４の出力
部の電荷の和を増幅する工程とを含み、前記第
１、第２の電荷の和に比例する出力基準電圧VREF
を発生するバンドギヤツプ基準電圧発生方法とし
ての構成を有する。
本発明の上述した目的及び他の目的並びに特徴
及び利点は添付図面を参照して行う以下の詳細な
説明によつて一層明確になろう。
【図面の簡単な説明】
第１図は、本発明の好適実施例の一つを例示す
る構成図である。第２図は、第１図の実施例のタ
イミング図である。第３図は、本発明に使用され
る増幅回路の他の実施例を例示する構成図であ
る。第４図は、第３図示の実施例のタイミング図
である。
好適実施例の説明 第１図は、本発明の一好適実施例に従つて構成
されたスイツチド・キヤパシタ回路によるバンド
ギヤツプ出力基準電圧発生回路１０を示す。この
バンドギヤツプ出力基準電圧発生回路１０は概
略、第１、第２のバイポーラ・トランジスタ１２
と１４、クロツク回路１６、第１、第２のスイツ
チド・キヤパシタ回路１８，２０及び増幅器２２
から構成されている。第１図を参照すると明らか
なようにスイツチド・キヤパシタ回路１８，２０
とはコンデンサ２８，３４に対してそれぞれスイ
ツチ３０，３２，３６，３８が接続されている回
路であることを示す。
第１、第２のバイポーラ・トランジスタ１２と
１４は、各コレクタが正電源VDDに接続され、各
ベースは共通の基準電圧、すなわちアナログ接地
電圧VAGに接続され、また各エミツタは各々の電
流源２４と２６を介して負電源VSSに接続されて
いる。好適形式においては、電流源２４と２６は
所定比率の電流を引出すように構成されており、
またバイポーラ・トランジスタ１２はバイポー
ラ・トランジスタ１４よりも大きなエミツタ面積
を有するように作られている。バイポーラ・トラ
ンジスタ１２と１４は異なる電流密度を有するよ
うにバイアスされているので、両者は異なるベー
ス・エミツタ電極間電圧Vbeを発生する。これら
のバイポーラ・トランジスタ１２と１４はエミツ
タホロワで接続されているので、標準CMOSプ
ロセス内のサブストレート（基板）npnバイポー
ラ・トランジスタを用いて本好適実施例の回路を
製造できる。
第１のスイツチド・キヤパシタ回路１８におい
て、コンデンサ２８の入力端子はスイツチ３０と
３２を介してそれぞれ共通の基準電圧VAGとバイ
ポーラ・トランジスタ１４のエミツタに接続され
ている。第２のスイツチド・キヤパシタ回路２０
において、コンデンサ３４の入力端子はスイツチ
３６と３８を介してそれぞれバイポーラ・トラン
ジスタ１２と１４のエミツタに接続されている。
コンデンサ２８と３４の出力端子はノード４０に
接続されている。本好適実施例においては、スイ
ツチ３０，３２，３６及び３８は、クロツク回路
１６により慣用手段に従つてクロツクされる
CMOS伝達ゲート（transmission gate）である。
スイツチ３０と３６は、それらの制御入力端子に
供給されるクロツク信号Ａがハイ状態になると導
通しクロツク信号Ａがロー状態になると非導通と
なるように構成されている。これに対して、スイ
ツチ３２と３８は、好適には、それらの入力端子
に供給されるクロツク信号Ｂがハイ状態になつた
とき導通しクロツク信号Ｂがロー状態になつたと
き非導通となるように構成されている。
このような構成において、スイツチ３０と３２
の協同動作により、コンデンサ２８はバイポー
ラ・トランジスタ１４のベース電圧とバイポー
ラ・トランジスタ１４のエミツタ電圧とに交互に
充電され、これによつてバイポーラ・トランジス
タ１４のベース・エミツタ電極間電圧Vbeに関連
した電荷が作成される。同様にして、スイツチ３
６と３８の協同動作により、コンデンサ３４はバ
イポーラ・トランジスタ１２のエミツタ電圧とバ
イポーラ・トランジスタ１４のエミツタ電圧とに
交互に充電され、これによつてバイポーラ・トラ
ンジスタ１２と１４のベース・エミツタ電極間電
圧Vbeの間の差分ΔVbeに関連した電荷が作成され
る。当業者に明らかなように、ベース・エミツタ
電極間電圧Vbeは負の温度特性（NTC）を有す
る。他方、良く知られているように、差分電圧
ΔVbeは正の温度係数を有する。従つて、コンデ
ンサ２８と３４の容量比を適切な値に選択するこ
とによつて、上記電圧の重み付け和Vbe＋
KΔVbe、Ｋ＝C34／C28が温度にほぼ無関係にな
るようにすることができる。
増幅回路２２において、演算増幅回路４２の負
入力端子はノード４０に結合され、またその正入
力端子は基準電圧VAGに結合されている。この演
算増幅回路４２の出力側のノード４６と負入力側
のノード４０間に帰還キヤパシタ４４が結合され
ている。好適形態においては、帰還キヤパシタ４
４の両端にスイツチ４８が結合され、その制御入
力端子はクロツク回路１６から供給されるクロツ
ク信号Ｃに結合されている。スイツチ４８を周期
的に閉じることにより、演算増幅回路４２の利得
は１に制御され、帰還キヤパシタ４４上の電荷が
除去される。
第２図に図示するように、クロツク回路１６
は、まずハイ状態のクロツク信号Ａを供給してス
イツチ３０と３６を閉じると共にロー状態のクロ
ツク信号Ｂを供給してスイツチ３２と３８を開
く。同時に、クロツク回路１６はハイ状態のクロ
ツク信号Ｃを供給してスイツチ４８を閉じる。こ
のプリチヤージ期間内に、帰還キヤパシタ４４が
放電されて増幅回路のすべてのオフセツトが除去
され、またキヤパシタ２８と３４はそれぞれ基準
電圧VAGとバイポーラ・トランジスタ１２のベー
ス・エミツタ電極間電圧Vbeに充電される。プリ
チヤージ期間が終了する直前にクロツク回路１６
はロー状態のクロツク信号Ｃを供給することによ
つてスイツチ４８を開く。この直後であつてかつ
プリチヤージ期間の終了前に、クロツク回路１６
はクロツク信号Ａをロー状態にすることによつて
スイツチ３０と３６を開く。このプリチヤージ期
間の終端すなわちバリツド基準電圧出力期間の始
端において、クロツク回路１６はクロツク信号Ｂ
をハイ状態にしてスイツチ３２と３８を閉じる。
この時、コンデンサ２８の端子電圧はバイポー
ラ・トランジスタ１４−Vbeだけ変化し、またコ
ンデンサ３４の端子電圧はバイポーラ・トランジ
スタ１２と１４のベース・エミツタ電極間電圧
Vbeの差分電圧（Vbe12−Vbe14）だけ変化する。
このスイツチ動作によつて電荷量Ｑ＝−Vbe14C28
＋（Vbe12−Vbe14）C34が帰還キヤパシタ４４に伝
達され、ノード４６上に出力基準電圧VREF＝−
１／C44〔−Vbe14C28＋（Vbe12＋Vbe14）C34〕が出
力される。好適形態においては、コンデンサ２８
と３４の容量比を差分電圧ΔVbeとベース・エミ
ツタ電極間電圧Vbeの温度係数比に等しくするこ
とにより、上記正のバンドギヤツプ出力基準電圧
＋VREFが温度にほとんど依存しないようにするこ
とができる。必要に応じて、クロツク信号Ｃを反
転してプリチヤージ期間とバリツド基準電圧出力
期間を入換えることにより、負のバンドギヤツプ
出力基準電圧−VREFを発生させることもできる。
概して、演算増幅回路のオフセツト電圧は、こ
のバンドギヤツプ出力基準電圧発生回路１０の精
度に悪影響を及ぼす。第１図示の増幅回路２２を
第３図示の変形増幅回路２２′で置換えることに
より、オフセツト電圧誤差をほぼ除去することが
できる。この増幅回路２２′を構成する正入力端
子は基準電圧VAGに結合されている。スイツチ５
０は、演算増幅回路４２の負入力端子をノード４
６において出力端子に結合させる。帰還キヤパシ
タ４４と並列接続されたスイツチ４８は、この帰
還キヤパシタ４４を周期的に放電させる。一方こ
の回路では、帰還キヤパシタ４４の一方の端子は
スイツチ５２を介して演算増幅回路４２の出力側
のノード４６に結合されている。このキヤパシタ
４４はノード４０において入力信号VINにも結合
されている。さらに、ノード４０と演算増幅回路
４２の負入力端子間にオフセツト蓄積キヤパシタ
コンデンサ５４が結合され、またこのノード４０
と基準電圧VAG間にスイツチ５６が結合されてい
る。この実施例では、クロツク回路１６′が第４
図示のような別種のクロツク信号ＤとＥを発生
し、それぞれスイツチ５６と５０を制御すると共
にクロツク信号Ｄの反転信号によつてスイツチ５
２を制御する。この構成では、バンドギヤツプ出
力基準電圧発生回路１０は３種の動作期間を有す
る。プリチヤージ期間において、クロツク回路１
６′は、ハイ状態のクロツク信号Ｃ，Ｄ及びＥを
供給してスイツチ４８，５６及び５０を閉じると
共にスイツチ５２を開く。この期間内に、帰還キ
ヤパシタ４４はスイツチ４８で放電される。演算
増幅回路４２の利得はスイツチ５０で１に保持さ
れ、オフセツト蓄積キヤパシタ（コンデンサ５
４）は演算増幅回路４２のオフセツト電圧VOSに
充電される。このプリチヤージ期間の終端近傍に
おいて、クロツク回路１６′はロー状態のクロツ
ク信号Ｅを供給してスイツチ５０を開き、キヤパ
シタ５４を演算増幅回路４２のオフセツト電圧へ
の充電状態に保持する。この直後にクロツク回路
１６′はロー状態のクロツク信号Ｄを供給してス
イツチ５６を開くと共にスイツチ５２を閉じる。
このスイツチ動作は入力ノード４０にじよう乱を
与えがちであるから、クロツク回路１６′がクロ
ツク信号Ｃをロー状態にしてスイツチ４８を開く
前に、短い安定期間を設けることが望ましい。こ
の後、帰還キヤパシタ４４に蓄積された電荷は、
スイツチド・キヤパシタ回路１８と２０から結合
された電荷量の分だけ変化する。バリツド基準電
圧出力期間と表示された第３の回路動作期間内
に、ノード４６上に出力された基準電圧からはす
べてのオフセツト電圧誤差が除去されている。オ
フセツト蓄積キヤパシタ（コンデンサ）５４がオ
フセツト電圧VOSに周期的に充電されるならば、
この演算増幅回路４２は、ノード４０がゼロ・オ
フセツトの入力ノードになされ結果的にオート・
ゼロ状態にされる。
本発明を好適実施例に関し説明したが、本発明
が種々変形され上述した実施例とは別の多くの実
施例が考えられることは当業者にとつて明らかで
あろう。
従つて、本発明の要旨に包含されるすべての変
形を添付クレームに網羅することが意図されてい
る。
JP57500775A 1981-02-03 1982-01-25 バンドギヤツプ基準電圧発生回路及びその発生方法 Granted JPS58500045A (ja)

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