JP3262013B2 - 容量型センサインターフェース回路 - Google Patents
容量型センサインターフェース回路Info
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R27/00—Arrangements for measuring resistance, reactance, impedance, or electric characteristics derived therefrom
- G01R27/02—Measuring real or complex resistance, reactance, impedance, or other two-pole characteristics derived therefrom, e.g. time constant
- G01R27/26—Measuring inductance or capacitance; Measuring quality factor, e.g. by using the resonance method; Measuring loss factor; Measuring dielectric constants ; Measuring impedance or related variables
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- Measurement Of Resistance Or Impedance (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
- Measuring Fluid Pressure (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、振動計測や車両制
御や運動制御に利用される圧力センサ、加速度センサや
角速度センサなどの容量検出型センサの容量検出回路に
関するものである。
御や運動制御に利用される圧力センサ、加速度センサや
角速度センサなどの容量検出型センサの容量検出回路に
関するものである。
【０００２】
【従来の技術】流体の圧力や運動する物体にかかる圧
力、加速度または角速度などを検出する慣性力センサに
おいて、近年、特に半導体のマイクロマシニング技術を
応用したものとして、コンデンサの容量の変化を検出す
ることにより、これらの信号を検出するものが注目を集
めている。これらは、装置の小型化、量産性、高精度化
および高信頼性などの長所をもつ。
力、加速度または角速度などを検出する慣性力センサに
おいて、近年、特に半導体のマイクロマシニング技術を
応用したものとして、コンデンサの容量の変化を検出す
ることにより、これらの信号を検出するものが注目を集
めている。これらは、装置の小型化、量産性、高精度化
および高信頼性などの長所をもつ。
【０００３】図１３は、半導体のマイクロマシニングプ
ロセスを用いて作成された典型的な容量型加速度センサ
を示す断面構成図である。シリコン質量体１が梁３を介
してアンカー部２で支持された構造となっている。その
質量体１の上下には、固定電極４、５がガラスまたはシ
リコン６上に形成されており、質量体１と固定電極４、
５で、図１４に示すコンデンサ７、８を形成している。
このコンデンサ７、８がセンサエレメント９を構成して
いる。
ロセスを用いて作成された典型的な容量型加速度センサ
を示す断面構成図である。シリコン質量体１が梁３を介
してアンカー部２で支持された構造となっている。その
質量体１の上下には、固定電極４、５がガラスまたはシ
リコン６上に形成されており、質量体１と固定電極４、
５で、図１４に示すコンデンサ７、８を形成している。
このコンデンサ７、８がセンサエレメント９を構成して
いる。
【０００４】加速度による慣性力が質量体１のｘ方向に
作用すると、質量体１はｘ方向に変位する。この変位に
よって、質量体１と固定電極４、５間の容量値が一方で
増加（Ｃ＋ΔＣ）、他方で減少（Ｃ−ΔＣ）する。この
容量値の変化を電圧出力に変換する。質量体１の変位に
応じた容量値の変化を電圧出力に変換する方法としては
例えば、スイッチトキャパシタ回路を応用したインター
フェース回路の例が文献（H.LEUTHOLD and F.RUDOLF,An
ASIC for High-resolution Capacitive Microaccelero
meters, Sensors and Actuators,A21-A23,1990, 第２７
８頁〜第２８１頁）に記載されている。
作用すると、質量体１はｘ方向に変位する。この変位に
よって、質量体１と固定電極４、５間の容量値が一方で
増加（Ｃ＋ΔＣ）、他方で減少（Ｃ−ΔＣ）する。この
容量値の変化を電圧出力に変換する。質量体１の変位に
応じた容量値の変化を電圧出力に変換する方法としては
例えば、スイッチトキャパシタ回路を応用したインター
フェース回路の例が文献（H.LEUTHOLD and F.RUDOLF,An
ASIC for High-resolution Capacitive Microaccelero
meters, Sensors and Actuators,A21-A23,1990, 第２７
８頁〜第２８１頁）に記載されている。
【０００５】図１５は、上記の従来のスイッチトキャパ
シタ回路を応用した容量型センサインターフェース回路
の一例を示す回路図である。図１６には、図１５に示さ
れる各スイッチのクロック信号φ１，φ２のタイミング
を示す。φ１とφ２は交互にオン（ハイ）となるが、共
にオンとはならないように、共通のオフ（ロウ）期間を
設けてある。φ１のタイミングにてセンサエレメント９
の両端子にそれぞれ電源電圧Ｖｓとグランド（Ｇｎｄ）
を接続し、このときにコンデンサＣ１とコンデンサＣ２
の容量差に応じたエラーチャージΔＱを後続のスイッチ
トキャパシタ回路１０によってサンプリングする。これ
によって、エラーチャージΔＱに応じたエラー電圧Ｖｍ
（＝Ｖout −Ｖｒ）が発生し、これを後続の電圧ホール
ド兼フィードバック回路１１を通じてφ２のタイミング
でコンデンサＣ５でホールドし、さらにこのエラー電圧
ＶｍをコンデンサＣ６にフィードバックする。この結
果、スイッチトキャパシタ回路１０を構成する初段ＯＰ
アンプの非反転入力の電位が、エラーチャージΔＱの符
号に応じて、基準電圧Ｖｒに対して上下する。このエラ
ー電圧Ｖｍはスイッチングサイクル毎に階段状に変化
し、エラーチャージΔＱがゼロになった時点、つまりコ
ンデンサＣ１とコンデンサＣ２に毎回同じチャージが蓄
積される状態になった時、次式（１）で表される一定値
となる。
シタ回路を応用した容量型センサインターフェース回路
の一例を示す回路図である。図１６には、図１５に示さ
れる各スイッチのクロック信号φ１，φ２のタイミング
を示す。φ１とφ２は交互にオン（ハイ）となるが、共
にオンとはならないように、共通のオフ（ロウ）期間を
設けてある。φ１のタイミングにてセンサエレメント９
の両端子にそれぞれ電源電圧Ｖｓとグランド（Ｇｎｄ）
を接続し、このときにコンデンサＣ１とコンデンサＣ２
の容量差に応じたエラーチャージΔＱを後続のスイッチ
トキャパシタ回路１０によってサンプリングする。これ
によって、エラーチャージΔＱに応じたエラー電圧Ｖｍ
（＝Ｖout −Ｖｒ）が発生し、これを後続の電圧ホール
ド兼フィードバック回路１１を通じてφ２のタイミング
でコンデンサＣ５でホールドし、さらにこのエラー電圧
ＶｍをコンデンサＣ６にフィードバックする。この結
果、スイッチトキャパシタ回路１０を構成する初段ＯＰ
アンプの非反転入力の電位が、エラーチャージΔＱの符
号に応じて、基準電圧Ｖｒに対して上下する。このエラ
ー電圧Ｖｍはスイッチングサイクル毎に階段状に変化
し、エラーチャージΔＱがゼロになった時点、つまりコ
ンデンサＣ１とコンデンサＣ２に毎回同じチャージが蓄
積される状態になった時、次式（１）で表される一定値
となる。
【０００６】便宜上、初段、二段目のＯＰアンプの入力
オフセット電圧を共通としてＶosとし、Ｖｒ＝Ｖｓ／２
とすると、 Ｖout ＝｛Ｃ１／（Ｃ１＋Ｃ２）｝・Ｖｓ＋｛Ｃ３／（Ｃ１＋Ｃ２）｝・Ｖos ＝｛１＋（Ｃ１ーＣ２）／（Ｃ１＋Ｃ２）｝・Ｖｓ／２ ＋｛Ｃ３／（Ｃ１＋Ｃ２）｝・Ｖos ＝｛１＋Ｓ｝・Ｖｓ／２＋Ｃ３／（Ｃ１＋Ｃ２）・Ｖos ・・・（１） となる。Ｓ＝（Ｃ１ーＣ２）／（Ｃ１＋Ｃ２）はセンサ
感度の指標であり、実質的な感度はＳ／２となってい
る。ここでは、単一電源Ｖｓで駆動することを前提とし
たが、±Ｖｓ／２の正負２電源を前提とし、Ｖｒを零電
位として式（１）を書き直すと、次式（２）となる。 Ｖout ＝｛（Ｃ１ーＣ２）／（Ｃ１＋Ｃ２）｝・Ｖｓ／２ ＋｛Ｃ３／（Ｃ１＋Ｃ２）｝・Ｖos ＝Ｓ・Ｖｓ／２＋Ｃ３／（Ｃ１＋Ｃ２）・Ｖos ・・・（２） 式（１）または（２）で示されるように出力電圧Ｖout
は、加速度による質量体１の変位にもとづく容量差Ｃ１
−Ｃ２に応じた出力電圧とＯＰアンプの入力オフセット
電圧Ｖosに応じたＤＣオフセット電圧の和で表される。
オフセット電圧を共通としてＶosとし、Ｖｒ＝Ｖｓ／２
とすると、 Ｖout ＝｛Ｃ１／（Ｃ１＋Ｃ２）｝・Ｖｓ＋｛Ｃ３／（Ｃ１＋Ｃ２）｝・Ｖos ＝｛１＋（Ｃ１ーＣ２）／（Ｃ１＋Ｃ２）｝・Ｖｓ／２ ＋｛Ｃ３／（Ｃ１＋Ｃ２）｝・Ｖos ＝｛１＋Ｓ｝・Ｖｓ／２＋Ｃ３／（Ｃ１＋Ｃ２）・Ｖos ・・・（１） となる。Ｓ＝（Ｃ１ーＣ２）／（Ｃ１＋Ｃ２）はセンサ
感度の指標であり、実質的な感度はＳ／２となってい
る。ここでは、単一電源Ｖｓで駆動することを前提とし
たが、±Ｖｓ／２の正負２電源を前提とし、Ｖｒを零電
位として式（１）を書き直すと、次式（２）となる。 Ｖout ＝｛（Ｃ１ーＣ２）／（Ｃ１＋Ｃ２）｝・Ｖｓ／２ ＋｛Ｃ３／（Ｃ１＋Ｃ２）｝・Ｖos ＝Ｓ・Ｖｓ／２＋Ｃ３／（Ｃ１＋Ｃ２）・Ｖos ・・・（２） 式（１）または（２）で示されるように出力電圧Ｖout
は、加速度による質量体１の変位にもとづく容量差Ｃ１
−Ｃ２に応じた出力電圧とＯＰアンプの入力オフセット
電圧Ｖosに応じたＤＣオフセット電圧の和で表される。
【０００７】一方、エラー電圧Ｖｍをフィードバックす
るため、安定性の条件として式（３）を満足する必要が
ある。ここでＣo は、加速度に応じた質量体１の変位に
もとづく容量差Ｃ１−Ｃ２がゼロの時のコンデンサＣ１
およびＣ２の初期容量（Ｃ１＝Ｃ２＝Ｃo ）である。
るため、安定性の条件として式（３）を満足する必要が
ある。ここでＣo は、加速度に応じた質量体１の変位に
もとづく容量差Ｃ１−Ｃ２がゼロの時のコンデンサＣ１
およびＣ２の初期容量（Ｃ１＝Ｃ２＝Ｃo ）である。
【０００８】
【数１】
【０００９】このように上記従来方式では、ＤＣオフセ
ット電圧を低減するためにＣ３を小さくかつＣo を大き
く設定する必要がある。ところが、Ｃ３を小さく設定す
ると式（３）が示す安定性（収束性）が悪くなってしま
うといった欠点がある。また、ＯＰアンプのオフセット
出力電圧Ｖosは、ＯＰアンプ毎にばらつき、温度ととも
に変動するため、式（１）で表されるＤＣオフセット電
圧も同様にばらつきと温度依存性を呈することになる。
ット電圧を低減するためにＣ３を小さくかつＣo を大き
く設定する必要がある。ところが、Ｃ３を小さく設定す
ると式（３）が示す安定性（収束性）が悪くなってしま
うといった欠点がある。また、ＯＰアンプのオフセット
出力電圧Ｖosは、ＯＰアンプ毎にばらつき、温度ととも
に変動するため、式（１）で表されるＤＣオフセット電
圧も同様にばらつきと温度依存性を呈することになる。
【００１０】
【発明が解決しようとする課題】従来の容量検出回路は
以上のように構成されているため、図１５に示す容量型
センサインターフェース回路構成では、受動素子として
４つのコンデンサ（Ｃ３〜Ｃ６）を必要とし、能動素子
として少なくとも２個のＯＰアンプを必要とするため、
半導体ＩＣの回路面積が大きくなってＩＣチップが大き
くなり、回路ＩＣのコストアップとなってしまうという
問題点があった。
以上のように構成されているため、図１５に示す容量型
センサインターフェース回路構成では、受動素子として
４つのコンデンサ（Ｃ３〜Ｃ６）を必要とし、能動素子
として少なくとも２個のＯＰアンプを必要とするため、
半導体ＩＣの回路面積が大きくなってＩＣチップが大き
くなり、回路ＩＣのコストアップとなってしまうという
問題点があった。
【００１１】また、センサエレメントが複数ある場合
は、容量型センサ個々に同一の検出回路を１対１で設け
る必要があり、センサの個数分の検出回路が必要であっ
た。このため、小型化が困難になるという問題点があっ
た。
は、容量型センサ個々に同一の検出回路を１対１で設け
る必要があり、センサの個数分の検出回路が必要であっ
た。このため、小型化が困難になるという問題点があっ
た。
【００１２】本発明は上記従来の課題を解決するために
なされたものであり、その目的は、構成が簡単でＡＳＩ
Ｃ化しても低コスト化が可能で、しかも複数の容量型セ
ンサを備えている場合にも、複数のセンサに対して、イ
ンピーダンス変換回路を１つに共通化して、小型化が可
能な低コストの容量型センサインターフェース回路を提
供することである。
なされたものであり、その目的は、構成が簡単でＡＳＩ
Ｃ化しても低コスト化が可能で、しかも複数の容量型セ
ンサを備えている場合にも、複数のセンサに対して、イ
ンピーダンス変換回路を１つに共通化して、小型化が可
能な低コストの容量型センサインターフェース回路を提
供することである。
【００１３】
【課題を解決するための手段】本発明の第１の構成によ
る容量型センサインターフェース回路は、少なくともい
ずれか一方の値の変動する２つの容量Ｃ１，Ｃ２を有す
る容量型センサに接続されるスイッチトキャパシタ型イ
ンターフェース回路において、出力端子と反転入力端子
間にフィードバック兼サンプリング容量Ｃ３を接続され
たＯＰアンプＡ１と、該ＯＰアンプＡ１の非反転入力端
子と基準電圧源との間に接続されたホールド用容量Ｃ４
とを備え、容量Ｃ１，Ｃ２，Ｃ３のそれぞれの一端はＯ
ＰアンプＡ１の反転入力端子に接続され、スイッチング
サイクルのタイミングφ１において、容量Ｃ１，Ｃ２の
それぞれの他端は電源に接続されると共に容量Ｃ３は短
絡され、タイミングφ２において、容量Ｃ１，Ｃ２の他
端およびＯＰアンプＡ１の出力端子はそれぞれＯＰアン
プＡ１の非反転入力端子に接続され、前記φ１，φ２の
スイッチングサイクルより長い周期の第２のスイッチン
グサイクルにより、複数の前記容量型センサを順次に前
記容量型センサインターフェース回路に接続するマルチ
プレクサと、前記複数の容量型センサと同数設けられ、
前記第２のスイッチングサイクルにより、前記複数の容
量型センサの接続に対応して前記容量型センサインター
フェース回路に順次に接続される複数のサンプルホール
ド回路とをさらに備えたことを特徴とするものである。
る容量型センサインターフェース回路は、少なくともい
ずれか一方の値の変動する２つの容量Ｃ１，Ｃ２を有す
る容量型センサに接続されるスイッチトキャパシタ型イ
ンターフェース回路において、出力端子と反転入力端子
間にフィードバック兼サンプリング容量Ｃ３を接続され
たＯＰアンプＡ１と、該ＯＰアンプＡ１の非反転入力端
子と基準電圧源との間に接続されたホールド用容量Ｃ４
とを備え、容量Ｃ１，Ｃ２，Ｃ３のそれぞれの一端はＯ
ＰアンプＡ１の反転入力端子に接続され、スイッチング
サイクルのタイミングφ１において、容量Ｃ１，Ｃ２の
それぞれの他端は電源に接続されると共に容量Ｃ３は短
絡され、タイミングφ２において、容量Ｃ１，Ｃ２の他
端およびＯＰアンプＡ１の出力端子はそれぞれＯＰアン
プＡ１の非反転入力端子に接続され、前記φ１，φ２の
スイッチングサイクルより長い周期の第２のスイッチン
グサイクルにより、複数の前記容量型センサを順次に前
記容量型センサインターフェース回路に接続するマルチ
プレクサと、前記複数の容量型センサと同数設けられ、
前記第２のスイッチングサイクルにより、前記複数の容
量型センサの接続に対応して前記容量型センサインター
フェース回路に順次に接続される複数のサンプルホール
ド回路とをさらに備えたことを特徴とするものである。
【００１４】また、本発明の第２の構成による容量型セ
ンサインターフェース回路は、第１の構成において、前
記容量型センサは、フルブリッジ接続で使用される２個
の容量型センサであり、２個の容量型センサに対応して
設けられた前記２個のサンプルホールド回路の出力電圧
の差を出力する差動増幅回路をさらに備えたことを特徴
とするものである。
ンサインターフェース回路は、第１の構成において、前
記容量型センサは、フルブリッジ接続で使用される２個
の容量型センサであり、２個の容量型センサに対応して
設けられた前記２個のサンプルホールド回路の出力電圧
の差を出力する差動増幅回路をさらに備えたことを特徴
とするものである。
【００１５】また、本発明の第３の構成による容量型セ
ンサインターフェース回路は、第２の構成において、１
個の容量型センサに接続され、前記マルチプレクサは、
１個の前記容量型センサに対して、前記第２のスイッチ
ングサイクルにより、電源の接続を交互に逆転するもの
であることを特徴とするものである。
ンサインターフェース回路は、第２の構成において、１
個の容量型センサに接続され、前記マルチプレクサは、
１個の前記容量型センサに対して、前記第２のスイッチ
ングサイクルにより、電源の接続を交互に逆転するもの
であることを特徴とするものである。
【００１６】
実施の形態１．以下、本発明の実施の形態１による容量
型センサインターフェース回路について説明する。図１
は、実施の形態１に係る容量検出回路の一例を示す回路
図である。この回路は、センサエレメント９、ＯＰアン
プＡ１、フィードバック兼サンプリング用コンデンサＣ
３、およびホールド用コンデンサＣ４を有する。１個の
ＯＰアンプＡ１、フィードバック兼サンプリング用コン
デンサＣ３、およびホールド用コンデンサＣ４でスイッ
チトキャパシタ回路および電圧ホールド兼フィードバッ
ク回路１２を構成している。
型センサインターフェース回路について説明する。図１
は、実施の形態１に係る容量検出回路の一例を示す回路
図である。この回路は、センサエレメント９、ＯＰアン
プＡ１、フィードバック兼サンプリング用コンデンサＣ
３、およびホールド用コンデンサＣ４を有する。１個の
ＯＰアンプＡ１、フィードバック兼サンプリング用コン
デンサＣ３、およびホールド用コンデンサＣ４でスイッ
チトキャパシタ回路および電圧ホールド兼フィードバッ
ク回路１２を構成している。
【００１７】この回路において、基準電圧は従来と同じ
くＶｒ（＝Ｖｓ／２）であり、エラー電圧Ｖｍはしだい
に出力電圧Ｖout に漸近する。クロックφ１のタイミン
グにて、センサエレメント９の各コンデンサＣ１、Ｃ２
に電荷を蓄積させ、クロックφ２のタイミングにて、コ
ンデンサＣ１とコンデンサＣ２に蓄積された電荷の差△
ＱをＯＰアンプのフィードバックコンデンサＣ３とＣ１
＋Ｃ２の和としてのコンデンサにて電位差ΔＶに変換す
る。この時、ＯＰアンプ出力端はクロックφ２と同時タ
イミングにてＯＰアンプ非反転入力端子に接続されるた
め、この電位差ΔＶは反転、非反転間の電位差としてＯ
Ｐアンプに与えられる。この結果、ＯＰアンプ出力は、
電位差ΔＶの符号（Ｖ＋とＶ−の大小）に応じて上下す
ることになる。そしてコンデンサＣ４には、Ｖout の電
位に応じてＯＰアンプから電荷が流入あるいは流出し、
クロックφ１では、コンデンサＣ４の端子間電圧は、ク
ロックφ２がロウに切り替わる直前の電位を保持するこ
となる。このような動作が繰り返され、ＯＰアンプの反
転、非反転入力端子の電圧は、式（１）または式（２）
と同様にコンデンサＣ１とコンデンサＣ２が同電荷を蓄
積するような電圧で一定値を示すことになる。
くＶｒ（＝Ｖｓ／２）であり、エラー電圧Ｖｍはしだい
に出力電圧Ｖout に漸近する。クロックφ１のタイミン
グにて、センサエレメント９の各コンデンサＣ１、Ｃ２
に電荷を蓄積させ、クロックφ２のタイミングにて、コ
ンデンサＣ１とコンデンサＣ２に蓄積された電荷の差△
ＱをＯＰアンプのフィードバックコンデンサＣ３とＣ１
＋Ｃ２の和としてのコンデンサにて電位差ΔＶに変換す
る。この時、ＯＰアンプ出力端はクロックφ２と同時タ
イミングにてＯＰアンプ非反転入力端子に接続されるた
め、この電位差ΔＶは反転、非反転間の電位差としてＯ
Ｐアンプに与えられる。この結果、ＯＰアンプ出力は、
電位差ΔＶの符号（Ｖ＋とＶ−の大小）に応じて上下す
ることになる。そしてコンデンサＣ４には、Ｖout の電
位に応じてＯＰアンプから電荷が流入あるいは流出し、
クロックφ１では、コンデンサＣ４の端子間電圧は、ク
ロックφ２がロウに切り替わる直前の電位を保持するこ
となる。このような動作が繰り返され、ＯＰアンプの反
転、非反転入力端子の電圧は、式（１）または式（２）
と同様にコンデンサＣ１とコンデンサＣ２が同電荷を蓄
積するような電圧で一定値を示すことになる。
【００１８】即ち、従来例と同様の機能が、１個のＯＰ
アンプＡ１とセンサエレメント９、フィードバック兼サ
ンプリングコンデンサＣ３およびホールド用コンデンサ
Ｃ４の簡単な構成で実現される。ただし、ＯＰアンプの
入力端子間に入力オフセット電圧Ｖosを有する場合は、
式（１）であらわされるオフセット出力電圧を生じる。
アンプＡ１とセンサエレメント９、フィードバック兼サ
ンプリングコンデンサＣ３およびホールド用コンデンサ
Ｃ４の簡単な構成で実現される。ただし、ＯＰアンプの
入力端子間に入力オフセット電圧Ｖosを有する場合は、
式（１）であらわされるオフセット出力電圧を生じる。
【００１９】図２は、本発明の実施の形態１に係る容量
型センサインターフェース回路の他の例を示す回路図
で、基本的な構成は図１と共通ではあるが、１３のスイ
ッチトキャパシタ兼フィードバック回路はＯＰアンプの
入力オフセット電圧Ｖosを補償する機能を有した回路で
ある。クロックφ１のタイミングにてＯＰアンプのフィ
ードバックコンデンサ兼サンプリングコンデンサＣ３
は、Ｖosによって電荷Ｑ３が蓄積される。
型センサインターフェース回路の他の例を示す回路図
で、基本的な構成は図１と共通ではあるが、１３のスイ
ッチトキャパシタ兼フィードバック回路はＯＰアンプの
入力オフセット電圧Ｖosを補償する機能を有した回路で
ある。クロックφ１のタイミングにてＯＰアンプのフィ
ードバックコンデンサ兼サンプリングコンデンサＣ３
は、Ｖosによって電荷Ｑ３が蓄積される。
【００２０】一方、センサエレメント９を構成するコン
デンサＣ１、Ｃ２にはそれぞれＱ１、Ｑ２の電荷が蓄積
される。 Ｑ１ ＝［Ｖs −（Ｖos＋Ｖｍ）］・Ｃ１ Ｑ２ ＝［Ｖos＋Ｖｍ］・Ｃ２ ・・・（４） Ｑ３ ＝ Ｖos・Ｃ３ ここで、Ｖｍはあるサンプリング時のクロックφ１にお
けるＯＰアンプ反転入力端子の電位を意味し、Ｖｓは入
力電源電圧を示す。
デンサＣ１、Ｃ２にはそれぞれＱ１、Ｑ２の電荷が蓄積
される。 Ｑ１ ＝［Ｖs −（Ｖos＋Ｖｍ）］・Ｃ１ Ｑ２ ＝［Ｖos＋Ｖｍ］・Ｃ２ ・・・（４） Ｑ３ ＝ Ｖos・Ｃ３ ここで、Ｖｍはあるサンプリング時のクロックφ１にお
けるＯＰアンプ反転入力端子の電位を意味し、Ｖｓは入
力電源電圧を示す。
【００２１】クロックφ２においては、コンデンサＣ３
とコンデンサＣ１，Ｃ２は結合され、総合の容量はＣ１
＋Ｃ２＋Ｃ３となり、ここに蓄積される電荷量がＯＰア
ンプ反転、非反転間電圧としてＶosとなった時、ＯＰア
ンプ出力は一定値Ｖout となる。このため、 Ｖos ＝ （Ｑ１−Ｑ２＋Ｑ３）／（Ｃ１＋Ｃ２＋Ｃ３） ・・・（５） が成立し、式（５）を式（６）に代入し整理すると、 Ｖout ＝ ［Ｃ１／（Ｃ１＋Ｃ２）］・Ｖs ・・・（６） となる。この結果、原理的にＯＰアンプ出力電圧Ｖout
は、Ｖosの影響を受けなくなる。
とコンデンサＣ１，Ｃ２は結合され、総合の容量はＣ１
＋Ｃ２＋Ｃ３となり、ここに蓄積される電荷量がＯＰア
ンプ反転、非反転間電圧としてＶosとなった時、ＯＰア
ンプ出力は一定値Ｖout となる。このため、 Ｖos ＝ （Ｑ１−Ｑ２＋Ｑ３）／（Ｃ１＋Ｃ２＋Ｃ３） ・・・（５） が成立し、式（５）を式（６）に代入し整理すると、 Ｖout ＝ ［Ｃ１／（Ｃ１＋Ｃ２）］・Ｖs ・・・（６） となる。この結果、原理的にＯＰアンプ出力電圧Ｖout
は、Ｖosの影響を受けなくなる。
【００２２】以上のように図２に示す回路構成では、出
力電圧にＯＰアンプの入力オフセット電圧Ｖos依存項を
含まないため、温度変化によるＶosの変動に応じた出力
の変動をなくすことができ、ＤＣオフセット出力の非常
に安定な容量検出型センサのインターフェース回路を提
供することができる。即ち、必要なエラーチャージのみ
サンプリングコンデンサに蓄積させ、その結果が反映さ
れる形で、非反転入力端子の電圧が決定されるため、出
力へのＯＰアンプの非反転、反転入力端子間の入力オフ
セット電圧Ｖosの影響をなくすことができる。
力電圧にＯＰアンプの入力オフセット電圧Ｖos依存項を
含まないため、温度変化によるＶosの変動に応じた出力
の変動をなくすことができ、ＤＣオフセット出力の非常
に安定な容量検出型センサのインターフェース回路を提
供することができる。即ち、必要なエラーチャージのみ
サンプリングコンデンサに蓄積させ、その結果が反映さ
れる形で、非反転入力端子の電圧が決定されるため、出
力へのＯＰアンプの非反転、反転入力端子間の入力オフ
セット電圧Ｖosの影響をなくすことができる。
【００２３】図３には、質量体を静電力により駆動し、
質量体の正常な変位を確認するための自己診断機能を付
加した検出回路の一例を示す。１４は自己診断用駆動回
路である。図４に示す自己診断のタイミングチャートを
もとにこれを説明する。自己診断のパルスΦｔがハイ
（オン）になるとコンデンサＣ１を形成する固定電極と
質量体間に駆動電圧Ｖｔが付加される。これによって質
量体は固定電極に静電力により吸引され変位する。この
時Φｔ* に対応するスイッチはオフ状態のため、１３の
スイッチトキャパシタ兼フィードバック回路はセンサエ
レメント９と切り離され、検出回路の出力は、基準電圧
Ｖｒとなる。
質量体の正常な変位を確認するための自己診断機能を付
加した検出回路の一例を示す。１４は自己診断用駆動回
路である。図４に示す自己診断のタイミングチャートを
もとにこれを説明する。自己診断のパルスΦｔがハイ
（オン）になるとコンデンサＣ１を形成する固定電極と
質量体間に駆動電圧Ｖｔが付加される。これによって質
量体は固定電極に静電力により吸引され変位する。この
時Φｔ* に対応するスイッチはオフ状態のため、１３の
スイッチトキャパシタ兼フィードバック回路はセンサエ
レメント９と切り離され、検出回路の出力は、基準電圧
Ｖｒとなる。
【００２４】一方、Φｔがオフになり、Φｔ* がオンの
状態で、通常の検出フェーズ（変位検出モード）に切り
替わり、コンデンサＣ１およびＣ２の荷電状態に応じた
出力電圧Ｖout を出力する。ただし、検出回路のサンプ
リングクロックの周期Ｔｓは、質量体およびスイッチト
キャパシタ回路の応答時定数に比べて非常に小さく設定
してあるため、質量体が駆動電圧による静電力から開放
され中立点に戻るまでの変位は、検出回路の出力電圧の
過渡的波形としモニターされる。この結果、この出力波
形を自己診断出力として用いることにより、質量体の正
常な動作を確認することができる。図１に示すスイッチ
トキャパシタ回路および電圧ホールド兼フィードバック
回路１２に、この自己診断用駆動回路１４を付加して、
同様に質量体が正常に変位するかどうかを自己診断でき
る。即ち、固定電極を自己診断用電極として利用でき、
駆動電位そのものを固定電極と質量体との電位差として
与えることができる。
状態で、通常の検出フェーズ（変位検出モード）に切り
替わり、コンデンサＣ１およびＣ２の荷電状態に応じた
出力電圧Ｖout を出力する。ただし、検出回路のサンプ
リングクロックの周期Ｔｓは、質量体およびスイッチト
キャパシタ回路の応答時定数に比べて非常に小さく設定
してあるため、質量体が駆動電圧による静電力から開放
され中立点に戻るまでの変位は、検出回路の出力電圧の
過渡的波形としモニターされる。この結果、この出力波
形を自己診断出力として用いることにより、質量体の正
常な動作を確認することができる。図１に示すスイッチ
トキャパシタ回路および電圧ホールド兼フィードバック
回路１２に、この自己診断用駆動回路１４を付加して、
同様に質量体が正常に変位するかどうかを自己診断でき
る。即ち、固定電極を自己診断用電極として利用でき、
駆動電位そのものを固定電極と質量体との電位差として
与えることができる。
【００２５】図５は、本発明の実施の形態１による容量
型センサのインターフェース回路を示す回路図で、以下
に説明するようにａ，ｂ、２つの容量型センサエレメン
ト９ａ，９ｂが接続されている場合を想定している。図
６はこの容量型センサのインターフェース回路における
スイッチを駆動するクロックタイミングを示す波形図で
ある。２０はインピーダンス変換回路であり、（１）式
で表される電圧値を、低インピーダンスで出力する機能
を有する。ただし、このインピーダンス変換回路２０の
数は１つである。２１のＭＵＸは基準電源Ｖｓと９ａ，
９ｂで示される個々のセンサエレメントに対して図７の
回路図に示すＳＷ１〜ＳＷ４の４つのスイッチを有し、
さらに、各センサエレントを選択するための新たなスイ
ッチをセンサエレメントの個数分有するマルチプレクサ
の役割を有するスイッチ及び基準電源である。２２は、
図６に示すスイッチの切換タイミングを規定する発振回
路でありクロック源である。２３は、各センサエレメン
トの測定タイミングでサンプリングされたインピーダン
ス変換回路２０の電圧をサンプルし、その値をホールド
用コンデンサＣｈでホールドするサンプルホールド（Ｓ
＆Ｈ）回路、及び不要な周波数範囲をカットするＳＣＦ
（スイッチトキャパシタフィルタ）を有するサンプルホ
ールド／フィルタ回路である。２４は、Ｓ＆Ｈ，フィル
タ回路２３から出力される各センサ毎のセンサ出力の感
度とオフセット値を調整するデジタルトリミング回路で
あり、それぞれに、シリアルパラレル変換器やＤ／Ａコ
ンバータ、ＥＥＰＲＯＭを有する。これらサンプルホー
ルド／フィルタ回路２３、及びトリミング回路２４はセ
ンサエレメントに固有のため、センサエレメント毎に必
要とされる。ＭＵＸ２１は図６に示すφ１，φ２の測定
タイミングで個々のセンサに対するインピーダンス変換
回路２０の出力電圧を収束させ、インピーダンス変換回
路２０の出力が十分安定する（収束）時間より大きく取
った時間Ｔのタイミングφ３，φ４でそれぞれセンサを
切換え、φ５，φ６のタイミングで、それぞれのセンサ
に対するインピーダンス変換回路２０の出力電圧をサン
プルホールドする。
型センサのインターフェース回路を示す回路図で、以下
に説明するようにａ，ｂ、２つの容量型センサエレメン
ト９ａ，９ｂが接続されている場合を想定している。図
６はこの容量型センサのインターフェース回路における
スイッチを駆動するクロックタイミングを示す波形図で
ある。２０はインピーダンス変換回路であり、（１）式
で表される電圧値を、低インピーダンスで出力する機能
を有する。ただし、このインピーダンス変換回路２０の
数は１つである。２１のＭＵＸは基準電源Ｖｓと９ａ，
９ｂで示される個々のセンサエレメントに対して図７の
回路図に示すＳＷ１〜ＳＷ４の４つのスイッチを有し、
さらに、各センサエレントを選択するための新たなスイ
ッチをセンサエレメントの個数分有するマルチプレクサ
の役割を有するスイッチ及び基準電源である。２２は、
図６に示すスイッチの切換タイミングを規定する発振回
路でありクロック源である。２３は、各センサエレメン
トの測定タイミングでサンプリングされたインピーダン
ス変換回路２０の電圧をサンプルし、その値をホールド
用コンデンサＣｈでホールドするサンプルホールド（Ｓ
＆Ｈ）回路、及び不要な周波数範囲をカットするＳＣＦ
（スイッチトキャパシタフィルタ）を有するサンプルホ
ールド／フィルタ回路である。２４は、Ｓ＆Ｈ，フィル
タ回路２３から出力される各センサ毎のセンサ出力の感
度とオフセット値を調整するデジタルトリミング回路で
あり、それぞれに、シリアルパラレル変換器やＤ／Ａコ
ンバータ、ＥＥＰＲＯＭを有する。これらサンプルホー
ルド／フィルタ回路２３、及びトリミング回路２４はセ
ンサエレメントに固有のため、センサエレメント毎に必
要とされる。ＭＵＸ２１は図６に示すφ１，φ２の測定
タイミングで個々のセンサに対するインピーダンス変換
回路２０の出力電圧を収束させ、インピーダンス変換回
路２０の出力が十分安定する（収束）時間より大きく取
った時間Ｔのタイミングφ３，φ４でそれぞれセンサを
切換え、φ５，φ６のタイミングで、それぞれのセンサ
に対するインピーダンス変換回路２０の出力電圧をサン
プルホールドする。
【００２６】この実施の形態１では、基本となるセンサ
信号のインピーダンス変換を行うインピーダンス変換回
路２０を１つに集約し、すべてのセンサエレメントに共
通とすることにより、従来センサ毎に必要とされてい
た、インピーダンス変換回路の個数を大幅に低減するこ
とが可能となる。この結果、容量型センサエレメントが
２個以上存在する場合に、回路規模を縮小することが可
能となり、高信頼性で、低コストの容量検出回路インタ
ーフェースを実現できる。例えば、多軸検出型の加速度
センサや感度や出力線形性向上させた容量型センサへ適
用が可能で、回路をＡＳＩＣ化しても低コスト化が可能
となる。
信号のインピーダンス変換を行うインピーダンス変換回
路２０を１つに集約し、すべてのセンサエレメントに共
通とすることにより、従来センサ毎に必要とされてい
た、インピーダンス変換回路の個数を大幅に低減するこ
とが可能となる。この結果、容量型センサエレメントが
２個以上存在する場合に、回路規模を縮小することが可
能となり、高信頼性で、低コストの容量検出回路インタ
ーフェースを実現できる。例えば、多軸検出型の加速度
センサや感度や出力線形性向上させた容量型センサへ適
用が可能で、回路をＡＳＩＣ化しても低コスト化が可能
となる。
【００２７】実施の形態２．図８，９は、それぞれセン
サエレメント９ａ，９ｂをフルブリッジ構成で使用する
本発明の実施の形態２によるフル容量ブリッジ型センサ
エレメント２５の一例を示す回路図で、図１０は本実施
の形態による容量型センサのインターフェース回路を示
す回路図である。この実施の形態２は、図８に示すよう
に２個の差動容量検出型センサ９ａと９ｂとをフル容量
ブリッジに構成した例である。個々のセンサ出力は、上
記実施の形態１の場合と同様に以下のように表される。 Ｖout１＝Ｃ１ａ／（Ｃ１ａ＋Ｃ２ａ）・Ｖs Ｖout２＝Ｃ２ｂ／（Ｃ１ｂ＋Ｃ２ｂ）・Ｖs 図１０に示すインピーダンス変換回路２０によって異な
った時間に検出され、サンプルホールド／フィルター回
路２３でホールドされ整形された上記出力Ｖout１、Ｖo
ut ２は、後続の差動増幅，トリミング回路２６で差演
算及びゲインとオフセットがデジタルトリミングされ
る。便宜上、Ｃ１ａ＝C１ｂ（＝Ｃ１）、Ｃ２ａ＝Ｃ２
ｂ（＝Ｃ２）とすると、 Ｖout１−Ｖout２＝（Ｃ１−Ｃ２）／（Ｃ１＋Ｃ２）・Ｖs ＝Ｓ・Ｖs ・・・ （８） が成立する。前述のハーフ容量ブリッジの場合の式
（１）または（２）において感度がＳ／２であったのと
比較して、フル容量ブリッジの場合は感度がＳとなり、
２倍になることが判る。以上のように、センサ感度を向
上させるために容量型センサをフルブリッッジ構成にす
る場合においても、インピーダンス変換回路２０を１つ
に集約することにより、従来に較べて回路規模を縮小す
ることが可能となる。差動容量型センサが複数個あって
も、それぞれのセンサの容量変化を検出する根本部分の
回路を共通化することにより、回路を単純化できるとと
もに、構成される能動素子の数も低減できるため、ＩＣ
チップ面積を小さくできるという効果がある。また、差
動容量型センサをふたつ並べて、フルブリッジ回路に構
成することにより感度を従来の差動容量型センサ１個の
場合に比較して２倍にすることができる。
サエレメント９ａ，９ｂをフルブリッジ構成で使用する
本発明の実施の形態２によるフル容量ブリッジ型センサ
エレメント２５の一例を示す回路図で、図１０は本実施
の形態による容量型センサのインターフェース回路を示
す回路図である。この実施の形態２は、図８に示すよう
に２個の差動容量検出型センサ９ａと９ｂとをフル容量
ブリッジに構成した例である。個々のセンサ出力は、上
記実施の形態１の場合と同様に以下のように表される。 Ｖout１＝Ｃ１ａ／（Ｃ１ａ＋Ｃ２ａ）・Ｖs Ｖout２＝Ｃ２ｂ／（Ｃ１ｂ＋Ｃ２ｂ）・Ｖs 図１０に示すインピーダンス変換回路２０によって異な
った時間に検出され、サンプルホールド／フィルター回
路２３でホールドされ整形された上記出力Ｖout１、Ｖo
ut ２は、後続の差動増幅，トリミング回路２６で差演
算及びゲインとオフセットがデジタルトリミングされ
る。便宜上、Ｃ１ａ＝C１ｂ（＝Ｃ１）、Ｃ２ａ＝Ｃ２
ｂ（＝Ｃ２）とすると、 Ｖout１−Ｖout２＝（Ｃ１−Ｃ２）／（Ｃ１＋Ｃ２）・Ｖs ＝Ｓ・Ｖs ・・・ （８） が成立する。前述のハーフ容量ブリッジの場合の式
（１）または（２）において感度がＳ／２であったのと
比較して、フル容量ブリッジの場合は感度がＳとなり、
２倍になることが判る。以上のように、センサ感度を向
上させるために容量型センサをフルブリッッジ構成にす
る場合においても、インピーダンス変換回路２０を１つ
に集約することにより、従来に較べて回路規模を縮小す
ることが可能となる。差動容量型センサが複数個あって
も、それぞれのセンサの容量変化を検出する根本部分の
回路を共通化することにより、回路を単純化できるとと
もに、構成される能動素子の数も低減できるため、ＩＣ
チップ面積を小さくできるという効果がある。また、差
動容量型センサをふたつ並べて、フルブリッジ回路に構
成することにより感度を従来の差動容量型センサ１個の
場合に比較して２倍にすることができる。
【００２８】また、図９に示すように、容量型センサエ
レメントが差動容量（センサ９ａと９ｂのそれぞれの容
量のいずれか一方が減少し、他方が増加する構成）で形
成されていない場合には、式（１）または（２）は、原
理的に電極の相対変位量に比例せず、非線形性を呈する
ことになる。このような場合でも、同じ容量型センサエ
レメントを図９に示すようにフルブリッジ構成にするこ
とにより、図８に示す差動型センサエレメントをフルブ
リッジ構成する場合に比較して感度は１／２に低減する
が、電極間隔の相対変位量に比例した線形な出力を得る
ことが可能となる。なお、この場合にも、図１０と同様
な回路に構成することにより、従来に比較して回路規模
を縮小することが可能となる。
レメントが差動容量（センサ９ａと９ｂのそれぞれの容
量のいずれか一方が減少し、他方が増加する構成）で形
成されていない場合には、式（１）または（２）は、原
理的に電極の相対変位量に比例せず、非線形性を呈する
ことになる。このような場合でも、同じ容量型センサエ
レメントを図９に示すようにフルブリッジ構成にするこ
とにより、図８に示す差動型センサエレメントをフルブ
リッジ構成する場合に比較して感度は１／２に低減する
が、電極間隔の相対変位量に比例した線形な出力を得る
ことが可能となる。なお、この場合にも、図１０と同様
な回路に構成することにより、従来に比較して回路規模
を縮小することが可能となる。
【００２９】実施の形態３．図１１は本発明の実施の形
態３による容量型センサのインターフェース回路のフル
容量ブリッジ型センサエレメント９ｃの一例を示す回路
図で、図１１に示すように２つの差動容量型センサエレ
メントの端子３が共通に接続されているような場合があ
る。これは例えば、図１３に示す加速度センサ等で、慣
性力を受ける質量体１が１軸（Ｘ軸）にのみ変位感度を
有するのではなく、他の軸（ｙ，ｚ軸）への変位感度を
有し、これらの変位を検出する固定電極を付加した多軸
加速度センサ等の場合に見られる構造であり、図１１は
２軸検出型加速度センサの場合の回路接続を示してい
る。このような場合は、図５に示した回路構成を利用
し、スイッチ及び基準電源２１のブロック回路ＭＵＸで
各軸測定のタイミングを調整することにより、各軸に対
応した出力を得ることが可能となる。従って、この場合
もインピーダンス変換回路２０を共通化することによ
り、回路規模を縮小することが可能となる。
態３による容量型センサのインターフェース回路のフル
容量ブリッジ型センサエレメント９ｃの一例を示す回路
図で、図１１に示すように２つの差動容量型センサエレ
メントの端子３が共通に接続されているような場合があ
る。これは例えば、図１３に示す加速度センサ等で、慣
性力を受ける質量体１が１軸（Ｘ軸）にのみ変位感度を
有するのではなく、他の軸（ｙ，ｚ軸）への変位感度を
有し、これらの変位を検出する固定電極を付加した多軸
加速度センサ等の場合に見られる構造であり、図１１は
２軸検出型加速度センサの場合の回路接続を示してい
る。このような場合は、図５に示した回路構成を利用
し、スイッチ及び基準電源２１のブロック回路ＭＵＸで
各軸測定のタイミングを調整することにより、各軸に対
応した出力を得ることが可能となる。従って、この場合
もインピーダンス変換回路２０を共通化することによ
り、回路規模を縮小することが可能となる。
【００３０】実施の形態４．図１２は本発明の実施の形
態４による容量型センサのインターフェース回路の構成
を示す回路図で、１個の差動容量型センサ、ＯＰアンプ
１個を利用したインピーダンス変換器３１に、電源切換
器３０とサンプルホールド３２及び差動増幅器３３を追
加することにより、センサ感度を倍増させるようにした
ものである。図６に示すφ３，４でＣ１側に電源Ｖｓを
つなげるか、Ｃ２側に電源をつなげるかを制御し、φ
５，６では、それぞれの電源接続構成に於けるインピー
ダンス変換器３１の出力をサンプル＆ホールドする。そ
して差動増幅器３３でホールドされた出力の差を演算す
る。 φ５のサンプル値 Ｖ５＝｛Ｃ１／（Ｃ１＋Ｃ２）｝Ｖｓ φ６のサンプル値 Ｖ６＝｛Ｃ２／（Ｃ１＋Ｃ２）｝Ｖｓ 差動出力 Ｖｄ＝Ｖ５―Ｖ６ ＝｛（Ｃ１−Ｃ２）／（Ｃ１＋Ｃ２）｝Ｖｓ ＝Ｓ・Ｖｓ が成立し、従来方式（インピーダンス変換器１個のみ）
に較べて、感度が２倍となる。本実施の形態４において
は、感度が倍増されるため、センサエレメント、ＯＰア
ンプ等に起因する出力のＤＣ温度オフセットドリフト
（感度あたりで表示）が半減される。
態４による容量型センサのインターフェース回路の構成
を示す回路図で、１個の差動容量型センサ、ＯＰアンプ
１個を利用したインピーダンス変換器３１に、電源切換
器３０とサンプルホールド３２及び差動増幅器３３を追
加することにより、センサ感度を倍増させるようにした
ものである。図６に示すφ３，４でＣ１側に電源Ｖｓを
つなげるか、Ｃ２側に電源をつなげるかを制御し、φ
５，６では、それぞれの電源接続構成に於けるインピー
ダンス変換器３１の出力をサンプル＆ホールドする。そ
して差動増幅器３３でホールドされた出力の差を演算す
る。 φ５のサンプル値 Ｖ５＝｛Ｃ１／（Ｃ１＋Ｃ２）｝Ｖｓ φ６のサンプル値 Ｖ６＝｛Ｃ２／（Ｃ１＋Ｃ２）｝Ｖｓ 差動出力 Ｖｄ＝Ｖ５―Ｖ６ ＝｛（Ｃ１−Ｃ２）／（Ｃ１＋Ｃ２）｝Ｖｓ ＝Ｓ・Ｖｓ が成立し、従来方式（インピーダンス変換器１個のみ）
に較べて、感度が２倍となる。本実施の形態４において
は、感度が倍増されるため、センサエレメント、ＯＰア
ンプ等に起因する出力のＤＣ温度オフセットドリフト
（感度あたりで表示）が半減される。
【００３１】なお、本発明では、上記実施の形態に限定
されることなく、例えば、検出回路の出力としてより安
定なＯＰアンプ反転入力端子の電位を利用することも可
能であり、さらに、スイッチングの際に発生するノイズ
除去およびゲイン調整のために、後段にローパスフィル
タや増幅器を設けてもよい。さらに、低周波の信号をカ
ットするハイパスフィルタを設けてもよい。また、これ
らフィルタとしてはスイッチトキャパシタフィルタを利
用してもよい。
されることなく、例えば、検出回路の出力としてより安
定なＯＰアンプ反転入力端子の電位を利用することも可
能であり、さらに、スイッチングの際に発生するノイズ
除去およびゲイン調整のために、後段にローパスフィル
タや増幅器を設けてもよい。さらに、低周波の信号をカ
ットするハイパスフィルタを設けてもよい。また、これ
らフィルタとしてはスイッチトキャパシタフィルタを利
用してもよい。
【００３２】
【発明の効果】以上のように、本発明の第１の構成によ
れば、少なくともいずれか一方の値の変動する２つの容
量Ｃ１，Ｃ２を有する容量型センサに接続されるスイッ
チトキャパシタ型インターフェース回路において、出力
端子と反転入力端子間にフィードバック兼サンプリング
容量Ｃ３を接続されたＯＰアンプＡ１と、該ＯＰアンプ
Ａ１の非反転入力端子と基準電圧源との間に接続された
ホールド用容量Ｃ４とを備え、容量Ｃ１，Ｃ２，Ｃ３の
それぞれの一端はＯＰアンプＡ１の反転入力端子に接続
され、スイッチングサイクルのタイミングφ１におい
て、容量Ｃ１，Ｃ２のそれぞれの他端は電源に接続され
ると共に容量Ｃ３は短絡され、タイミングφ２におい
て、容量Ｃ１，Ｃ２の他端およびＯＰアンプＡ１の出力
端子はそれぞれＯＰアンプＡ１の非反転入力端子に接続
され、前記φ１，φ２のスイッチングサイクルより長い
周期の第２のスイッチングサイクルにより、複数の前記
容量型センサを順次に前記容量型センサインターフェー
ス回路に接続するマルチプレクサと、前記複数の容量型
センサと同数設けられ、前記第２のスイッチングサイク
ルにより、前記複数の容量型センサの接続に対応して前
記容量型センサインターフェース回路に順次に接続され
る複数のサンプルホールド回路とをさらに備えたものと
することにより、能動素子としてはＯＰアンプ１個で構
成可能で、他の受動要素として、センサエレメントを構
成するコンデンサＣ１およびＣ２以外に２個のコンデン
サＣ３およびＣ４で構成するので、非常に簡単な構成で
インターフェース回路を構成することができ、回路をＡ
ＳＩＣ化しても低コスト化できるとともに、従来センサ
毎に必要とされていたインピーダンス変換回路を１つに
集約し、すべてのセンサエレメントに共通とすることに
より、構成が簡単で小型化が可能な低コストの容量型セ
ンサインターフェース回路が得られる効果がある。
れば、少なくともいずれか一方の値の変動する２つの容
量Ｃ１，Ｃ２を有する容量型センサに接続されるスイッ
チトキャパシタ型インターフェース回路において、出力
端子と反転入力端子間にフィードバック兼サンプリング
容量Ｃ３を接続されたＯＰアンプＡ１と、該ＯＰアンプ
Ａ１の非反転入力端子と基準電圧源との間に接続された
ホールド用容量Ｃ４とを備え、容量Ｃ１，Ｃ２，Ｃ３の
それぞれの一端はＯＰアンプＡ１の反転入力端子に接続
され、スイッチングサイクルのタイミングφ１におい
て、容量Ｃ１，Ｃ２のそれぞれの他端は電源に接続され
ると共に容量Ｃ３は短絡され、タイミングφ２におい
て、容量Ｃ１，Ｃ２の他端およびＯＰアンプＡ１の出力
端子はそれぞれＯＰアンプＡ１の非反転入力端子に接続
され、前記φ１，φ２のスイッチングサイクルより長い
周期の第２のスイッチングサイクルにより、複数の前記
容量型センサを順次に前記容量型センサインターフェー
ス回路に接続するマルチプレクサと、前記複数の容量型
センサと同数設けられ、前記第２のスイッチングサイク
ルにより、前記複数の容量型センサの接続に対応して前
記容量型センサインターフェース回路に順次に接続され
る複数のサンプルホールド回路とをさらに備えたものと
することにより、能動素子としてはＯＰアンプ１個で構
成可能で、他の受動要素として、センサエレメントを構
成するコンデンサＣ１およびＣ２以外に２個のコンデン
サＣ３およびＣ４で構成するので、非常に簡単な構成で
インターフェース回路を構成することができ、回路をＡ
ＳＩＣ化しても低コスト化できるとともに、従来センサ
毎に必要とされていたインピーダンス変換回路を１つに
集約し、すべてのセンサエレメントに共通とすることに
より、構成が簡単で小型化が可能な低コストの容量型セ
ンサインターフェース回路が得られる効果がある。
【００３３】また、本発明の第２の構成による容量型セ
ンサインターフェース回路は、第１の構成において、前
記容量型センサは、フルブリッジ接続で使用される２個
の容量型センサであり、２個の容量型センサに対応して
設けられた前記２個のサンプルホールド回路の出力電圧
の差を出力する差動増幅回路をさらに備えたものとする
ことにより、センサ感度を向上できることができるとと
もに、構成が簡単で小型化が可能な低コストの容量型セ
ンサインターフェース回路が得られる効果がある。
ンサインターフェース回路は、第１の構成において、前
記容量型センサは、フルブリッジ接続で使用される２個
の容量型センサであり、２個の容量型センサに対応して
設けられた前記２個のサンプルホールド回路の出力電圧
の差を出力する差動増幅回路をさらに備えたものとする
ことにより、センサ感度を向上できることができるとと
もに、構成が簡単で小型化が可能な低コストの容量型セ
ンサインターフェース回路が得られる効果がある。
【００３４】また、本発明の第３の構成による容量型セ
ンサインターフェース回路は、第２の構成において、１
個の容量型センサに接続され、前記マルチプレクサは、
１個の前記容量型センサに対して、前記第２のスイッチ
ングサイクルにより、電源の接続を交互に逆転するもの
としたことにより、センサ感度を向上させることができ
るとともに、構成が簡単で小型化が可能な低コストの容
量型センサインターフェース回路が得られる効果があ
る。
ンサインターフェース回路は、第２の構成において、１
個の容量型センサに接続され、前記マルチプレクサは、
１個の前記容量型センサに対して、前記第２のスイッチ
ングサイクルにより、電源の接続を交互に逆転するもの
としたことにより、センサ感度を向上させることができ
るとともに、構成が簡単で小型化が可能な低コストの容
量型センサインターフェース回路が得られる効果があ
る。
【図１】 本発明の実施の形態１に係る容量型センサイ
ンターフェース回路の一例を示す回路図である。
ンターフェース回路の一例を示す回路図である。
【図２】 本発明の実施の形態１に係る容量型センサイ
ンターフェース回路の他の例を示す回路図である。
ンターフェース回路の他の例を示す回路図である。
【図３】 本発明の実施の形態１に係る容量型センサイ
ンターフェース回路のさらに他の例を示す回路図であ。
ンターフェース回路のさらに他の例を示す回路図であ。
【図４】 図３の容量型センサインターフェース回路に
係る自己診断用にスイッチを駆動するクロックタイミン
グとこれに同期して出力される自己診断波形を示す説明
図である。
係る自己診断用にスイッチを駆動するクロックタイミン
グとこれに同期して出力される自己診断波形を示す説明
図である。
【図５】 本発明の実施の形態１の容量型センサのイン
ターフェース回路を示す回路図である。
ターフェース回路を示す回路図である。
【図６】 本発明の実施の形態１に係るスイッチを駆動
するクロックタイミングを示す説明図である。
するクロックタイミングを示す説明図である。
【図７】 本発明の実施の形態１に係る容量型センサ用
インターフェース回路の他の例を示す回路図である。
インターフェース回路の他の例を示す回路図である。
【図８】 本発明の実施の形態２の容量型センサのイン
ターフェース回路のフル容量ブリッジ型センサエレメン
トの一例を示す回路図である。
ターフェース回路のフル容量ブリッジ型センサエレメン
トの一例を示す回路図である。
【図９】 本発明の実施の形態２の容量型センサのイン
ターフェース回路のフル容量ブリッジ型センサエレメン
トの他の例を示す回路図である。
ターフェース回路のフル容量ブリッジ型センサエレメン
トの他の例を示す回路図である。
【図１０】 本発明の実施の形態２の容量型センサのイ
ンターフェース回路を示す回路図である。
ンターフェース回路を示す回路図である。
【図１１】 本発明の実施の形態３の容量型センサのイ
ンターフェース回路のセンサエレメントを示す回路図で
ある。
ンターフェース回路のセンサエレメントを示す回路図で
ある。
【図１２】 本発明の実施の形態４の容量型センサのイ
ンターフェース回路を示す回路図である。
ンターフェース回路を示す回路図である。
【図１３】 従来の容量型加速度センサの一例を示す断
面構成図である。
面構成図である。
【図１４】 従来の容量型加速度センサの等価回路を示
す回路図である。
す回路図である。
【図１５】 従来の容量型センサインターフェース回路
の一例を示す回路図である。
の一例を示す回路図である。
【図１６】 従来の容量型センサインターフェース回路
のスイッチを駆動するクロックタイミングを示す波形図
である。
のスイッチを駆動するクロックタイミングを示す波形図
である。
１ 質量体、２ アンカー部、３ 梁、４ 固定電極、
５ 固定電極、６ シリコン、７ コンデンサＣ１、８
コンデンサＣ２、９ センサエレメント、９ａ 第１
の容量型センサエレメント、９ｂ 第２の容量型センサ
エレメント、９ｃ フル容量ブリッジ型センサエレメン
ト、１０ スイッチトキャパシタ回路、１１ 電圧ホー
ルド兼フィードバック回路、１２，１３ スイッチトキ
ャパシタ回路および電圧ホールド兼フィードバック回
路、１４ 自己診断用駆動回路、２０ インピーダンス
変換回路、２１ スイッチ及び基準電源、２２ クロッ
ク源、２３ サンプルホールド／フィルター回路、２４
トリミング回路、２５ フル容量ブリッジ型センサエ
レメント、２６ 差動増幅トリミング回路、２７ イン
ピーダンス変換回路、３０ 電源切換器、３１ インピ
ーダンス変換器、３２サンプルホールド、３３ 作動増
幅器。
５ 固定電極、６ シリコン、７ コンデンサＣ１、８
コンデンサＣ２、９ センサエレメント、９ａ 第１
の容量型センサエレメント、９ｂ 第２の容量型センサ
エレメント、９ｃ フル容量ブリッジ型センサエレメン
ト、１０ スイッチトキャパシタ回路、１１ 電圧ホー
ルド兼フィードバック回路、１２，１３ スイッチトキ
ャパシタ回路および電圧ホールド兼フィードバック回
路、１４ 自己診断用駆動回路、２０ インピーダンス
変換回路、２１ スイッチ及び基準電源、２２ クロッ
ク源、２３ サンプルホールド／フィルター回路、２４
トリミング回路、２５ フル容量ブリッジ型センサエ
レメント、２６ 差動増幅トリミング回路、２７ イン
ピーダンス変換回路、３０ 電源切換器、３１ インピ
ーダンス変換器、３２サンプルホールド、３３ 作動増
幅器。
フロントページの続き (56)参考文献 特開 平８−122181（ＪＰ，Ａ) 特開 平５−231973（ＪＰ，Ａ) 特開 平４−113238（ＪＰ，Ａ) 特開 平３−158731（ＪＰ，Ａ) 特開 平８−15306（ＪＰ，Ａ) 特開 平７−243863（ＪＰ，Ａ) 特開 昭62−272116（ＪＰ，Ａ) 特開 平６−334483（ＪＰ，Ａ) 実開 昭57−43621（ＪＰ，Ｕ) 特表 平６−507723（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G01L 9/12 G01D 5/24 G01P 15/125 G01R 27/26
Claims (3)
- 【請求項１】 少なくともいずれか一方の値の変動する
２つの容量Ｃ１，Ｃ２を有する容量型センサに接続され
るスイッチトキャパシタ型インターフェース回路におい
て、出力端子と反転入力端子間にフィードバック兼サン
プリング容量Ｃ３を接続されたＯＰアンプＡ１と、該Ｏ
ＰアンプＡ１の非反転入力端子と基準電圧源との間に接
続されたホールド用容量Ｃ４とを備え、前記容量Ｃ１，
Ｃ２，Ｃ３のそれぞれの一端は前記ＯＰアンプＡ１の反
転入力端子に接続され、スイッチングサイクルのタイミ
ングφ１において、前記容量Ｃ１，Ｃ２のそれぞれの他
端は電源に接続されると共に前記容量Ｃ３は短絡され、
タイミングφ２において、前記容量Ｃ１，Ｃ２の前記他
端および前記ＯＰアンプＡ１の出力端子はそれぞれ前記
ＯＰアンプＡ１の非反転入力端子に接続され、前記φ
１，φ２のスイッチングサイクルより長い周期の第２の
スイッチングサイクルにより、複数の前記容量型センサ
を順次に前記容量型センサインターフェース回路に接続
するマルチプレクサと、前記複数の容量型センサと同数
設けられ、前記第２のスイッチングサイクルにより、前
記複数の容量型センサの接続に対応して前記容量型セン
サインターフェース回路に順次に接続される複数のサン
プルホールド回路とをさらに備えたことを特徴とする容
量型センサインターフェース回路。 - 【請求項２】 前記容量型センサは、フルブリッジ接続
で使用される２個の容量型センサであり、２個の容量型
センサに対応して設けられた前記２個のサンプルホール
ド回路の出力電圧の差を出力する差動増幅回路をさらに
備えたことを特徴とする請求項１記載の容量型センサイ
ンターフェース回路。 - 【請求項３】 １個の容量型センサに接続され、前記マ
ルチプレクサは、１個の前記容量型センサに対して、前
記第２のスイッチングサイクルにより、電源の接続を交
互に逆転するものであることを特徴とする請求項２記載
の容量型センサインターフェース回路。
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