DD228132A1

DD228132A1 - Wandler mit geschalteten kapazitaeten

Info

Publication number: DD228132A1
Application number: DD26908584A
Authority: DD
Inventors: Mathias Krauss
Original assignee: Univ Dresden Tech
Priority date: 1984-11-05
Filing date: 1984-11-05
Publication date: 1985-10-02

Abstract

A/D-Wandler mit geschalteten Kapazitaeten nach dem Charge-Balancing-Verfahren, der besonders fuer die Realisierung in integrierter MOS-Technik geeignet ist. Eine vorteilhafte Anwendung ergibt sich in leistungsarmen Ein-Chip-Digitalvoltmetern und aehnlichen Messgeraeten. Die Aufgabe der Erfindung besteht darin, den Integrationswiderstand RI und den Integrationskondensator CI durch integrierbare Bauelemente zu ersetzen, sowie eine geringere Empfindlichkeit der Umsetzrate gegenueber Parameterschwankungen dieser Bauelemente und der Zaehlzeit zu erreichen. Erfindungsgemaess wird die Aufgabe dadurch geloest, dass der Integrator aus einem Operationsverstaerker, einem Integrationskondensator CI, den Kapazitaeten CE, CR und aus Umschaltern aus MOS-Transistoren aufgebaut ist. Die Steuerung der zwei Umschalter, mit denen die als Integrationswiderstand RI fungierende Kapazitaet CE auf der einen Seite mit der Eingangsspannung UE oder einer kurzzeitstabilen Hilfsspannung UH und auf der anderen Seite mit dem Bezugspotential oder dem invertierenden Eingang des Operationsverstaerkers verbunden ist, erfolgt abhaengig von einer Taktfrequenz fc. Abhaengig von der Phase der Taktfrequenz fc und dem Zustand eines Komparators steuert der Ausgang einer konjunktiven Torschaltung zwei weitere Umschalter. Damit ist die als Entladewiderstand fungierende Kapazitaet CR entweder zwischen eine Referenzspannung UR und dem Bezugspotential oder zwischen das Bezugspotential und dem invertierenden Eingang des Operationsverstaerkers geschaltet. Fig. 1

Description

zum Ausdruck kommt. Daraus resultiert für den Integrationswiderstand R₁ die Forderung nach Langzeitstabilität und einem kleinen Temperaturkoeffizienten. Eine monolithische Realisierung dieses Widerstandes ist aus diesem Grunde nicht möglich. Bei einer diskreten Realisierung des Integrationswiderstandes und des Integrationskondensators im Zusammenhang mit integrierten A/D-Wandlern in MOS-Technik sind aus Dtmensionierungsgründen der Geschwindigkeit der Wandlung und der Verlustleistungsreduzierung des Wandlers Grenzen gesetzt.

Ein weiterer Nachteil ist die Forderung nach Kurzzeitstabilität der Zählzeit während der Eich- und Meßphase, die mittels einfacher On-Chip-Genaratoren nicht ohne weiteres zu erzielen ist.

Ziel der Erfindung

Ziel der Erfindung ist eine schaltungstechnische Lösung für einen A/D-Wandler nach dem Charge-Balancing-Verfahren in integrierter MOS-Technik, die unter Nutzung der Möglichkeiten dieser Technologie die vorher genannten Nachteile beseitigt und eine leistungsarme Einchiplösung ermöglicht, weiche außer der Referenzquelle keinerlei externe Präzisionskomponenten benötigt.

Darlegung des Wessns dar Erfindung

Die Aufgabe der Erfindung besteht darin, den Integrationswiderstand R| und den Integrationskondensator C, durch integrierbare Bauelemente zu ersetzen, sowie eine geringere Empfindlichkeit der Umsetzrate gegenüber Parameterschwankungen dieser Bauelemente und der Zählzeit zu erreichen.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß der Integrator aus einem Operationsverstärker, einem Integrationskondensator Ci, den Kapazitäten C₅, C_R und aus Umschaltern aus MOS-Transistoren aufgebaut ist. Die Steuerung der zwei Umschalter, mit denen die als Integrationswiderstand R| fungierende Kapazität Cc auf der einen Seite mit der Eingangsspannung U₅ oder einer kurzzeitstabilen Hilfsspannung U_H und auf der anderen Seite mit dem Bezugspotential oder dem invertierenden Eingang des Operationsverstärkers verbunden ist, erfolgt abhängig von einer Taktfrequenz fc. Abhängig von der Phase der Taktfrequenz fc und dem Zustand eines Komparators steuert den Ausgang einer konjunktiven Torschaltung zwei weitere Umschalter. Damit ist die als Entladewiderstand fungierende Kapazität C_H entweder zwischen eine Referenzspannung Ut, und dem Bezugspotential oder zwischen das Bezugspotential und dsm invertierenden Eingang des Operationsverstärkers geschaltet. Ein weiterer Umschalter verbindet, abhängig von der Taktfrequenz fc über eine Zählschaitung, bestehend aus einem Steuerteil und einem Vor/Rückwärtszähler, den Integrator mit der Eingangsspannung U= oder dem Bezugspotential. Die Ladungsbalance auf dem Integrationskondensator C| wird in dieser Schaltung dadurch erreicht, daß durch die geschaltete Kapazität C₆ fortlaufend Ladungspakete der Größe U=C_E zugeführt werden und durch die geschaltete Kapazität C_a, gesteuert von dem Komparator, Ladungspakete der Größe U_RC_S entzogen werden. Damit wird einerseits erreicht, daß die Zahl der entzogenen Ladungspakete nun entsprechend

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von einem Kapazitätsverhältnis abhängig ist, welches in integrierter MOS-Technik sehr präzise und mit ausgezeichneten Temperatur- und Langzeiteigenschaften hergestellt werden kann, wodurch es auch möglich wird, die Integrationskapazität drastisch zu verkleinern und damit integrierbar zu gestalten. Weiterhin tritt an die Stelle der konstanten Zählzeit der bekannten Lösung bei der erfindungsgemäßen Lösung die Zeit, während der der Integrationskapazität eine durch einen Zähler definierte Anzahl von Ladungspaketen U_E C_E zugeführt wurde, wodurch Forderungen an die absolute und relative Stabilität dieser Zeit entfallen. Um auch bei dieser Schaltungslösung die Voraussetzungen für eine digitale Offsetkompensation und die Verarbeitung von bipolaren Eingangsspannungen zu schaffen, wird der geschalteten Kapazität C_E eine weitere, kurzzeitstabile Hilfsspannung zugeführt, für die bei entsprechender Dimensionierung des Verhältnisses C_R/C_S die Referenzspannung U_R vorteilhaft verwendet werden kann.

Ausführungsbeispiel

Die Erfindung soll mit einem Ausführungsbeispiel näher erläutert werden. In der zugehörigen Zeichnung zeigen:

Fig. 1: Blockschaltbild der Anordnung

Fig. 2a: Spannungsverlauf der Taktimpulsfolge u_ic

2b: Spannungsverlauf am Ausgang des Operationsverstärkers u_a,

2c: Spannungsverlauf am Ausgang der Torschaltung u_a4 Fig. 3: Ausführungsbeispiel in integrierter MOS-Technik

Die Schaltung besteht aus einem Operationsverstärker 1 zwischen dessen Ausgang und invertierenden Eingang der Integrationskondensator Q 2 geschaltet ist. Der nichtinvertierende Eingang des Operationsverstärkers ist mit dem Bezugspotential (Masse) verbunden. Ein Komparator 3 kontrolliert die Ausgangsspannung des Operationsverstärkers 1. Eine Torschaltung 4 verknüpft die Taktimpulse der Frequenz f_c konjunktiv mit dem Komparatorausgangssignal. Weiterhin besteht die Schaltungsanordnung aus dem Kondensator C₅ 5, dessen erste Elektrode über einen ersten Umschalter 6 entweder mit der Ausgangsspannung des Eingangsschalters 14 oder mit der Hilfsspannung U_H verbunden ist und dessen zweite Elektrode über einen zweiten Umschalter? entweder mit dem Bezugspotential oder mit dem invertierenden Eingang des Operationsverstärkers 1 verbunden ist und einem Kondensator C_a 3, dessen erste Elektrode über einen dritten Umschalter 9 entweder mit der Referenzspannung U_n oder mit dem Bezugspotentiai verbunden ist und dessen zweite Elektrode über einen vierten Umschalter 10 entweder mit dem Bezugspotential oder mit dem invertierenden Eingang des Operationsverstärkers 1 verbunden ist. Die Umschalter S, 7, 9 und 10 sind aus MOS-Transistoren aufgebaut. Schalter 6 und 7 werden synchron von dem Taktsignal f, gesteuert während Schalter 9 und 10 ebenfalls synchron vom Ausgang der Torschaltung 4 betätigt werden. Der Ausgang der Torschaltung 4 ist außerdem mit einer geeigneten Zihlschaltüng 11/bestehend aus¹ Steuertet! 12 und Vor/Rückwärtsuähler 13 verbunden. Ein Ausgangssigna! der Zählschaitung steuert den Eingangsschalter 14 so, daß dieser dem Schalter δ in einer ersten Zähiphase die Eingangsspannung U= und in einer zweiten Zählphase das Bezugspotential (Masse) zuführt. Anhand der in Fig. 2a-2c dargestellten Spannungsverläufe soll die Anordnung in ihrer Funktion erläutert werden.

Die in Fig. 1 gezeichnete Schaltersteilung entspreche dem Low-Pegel der Anstsuersignale. Der Eingangsschalter 14 befinde sich in Stellung der Eingangsspannung. Durch die forwährende Umschaltung der Schalter 8 und 7 im Rhythmus der Taktimpulsfolge f. wird der Kondensator Cc 5 im Wechsel auf die Spannungen U= (gegen Masse) und U_u (gegen die virtuelle Masse des Operationsverstarksreinganges aufgeladen, wodurch die Ladungspakete (U₅-Uh) C= im Kondensator C. 2 integriert werden. Eine positive Spannungsdifferenz (Uc-Hh vorausgesetzt, steigt dadurch die Ausgangsspannung des Operationsverstärkers u,, treppenförmig an (Fig. 2). Ist die' Komparatorschwelle U_x überschritten, so erhalten auch die Umschalter 9 und 10 über die Torschaltung 4 Steuerimpulse (u_3J in Fig. 2), wodurch bei negativer Referenzspannung U^ dem Kondensator C, 2 Laaungspakete der Größe UrC_h entzogen werden. Unter der Voraussetzung, daß U_R · C=! > (U₅ - U_H) C= gilt, nimmt die Spannung u₃, wieder ab, bis die Komparatorschwelle U_K unterschritten ist. Die Torschaltung 4 gibt keine Impulse mehr ab und der Vorgang beginnt erneut, wobei sich im Mittel ein Gleichgewicht zwischen der dem Kondensator C. 2 zugeführten und der ihm entzogenen Ladung einstellt, da die Ausgangsspannung des Operationsverstärkers um den Mittelwert U_K pendelt. Für eine genügend große, durch die Steuerschaltung 12 definierte Zahl von N Taktimpulsen wird demzufolge eine der Spannung (Uc-U₄) proportionale Zahl von Z, Ausgangsimpulsen der Torschaltung 4 an den Zähler 13 geliefert:

Demnach ist für U_H = 0 der Zählerstand Zi ein digitales Maß für die Größe der Eingangsspannung U₅. In diesem Fall verarbeitet de^r A/D-Wandler Eingangsspannuncen nur einer Polarität. Offsetgrößen des Operationsverstärkers gehen in die Wandlung ais Fahler ein.

Sojlen bipolare Eingangsspanungen im Bereich von -U_Smm bis - Us_max verarbeitet werden, so kann eine Verschiebung des Eingangsspannungsbereiches um den Wert U_Ernin mitteis der Hilfsspannung ^]J_H ύ ~'Oc_mm vorgenommen werden. Um diese Verschiebung im Zählergebnis zu berücksichtigen wird während einer zweiten Zählphase der Eingangsschaiter 14 durch den Steuerteil 12 in die Stellung des Bezugspotentiales gebracht und der Vor/Rückwärtszähler 13 so gesteuert, daß die einlaufenden Impulse vom Zählergebnis der ersten Zählphase Z, subtrahiert werden. Unter der Voraussetzung, daß die zweite Zählphase ebenfalls die Dauer von N Taktimpulsen hat, ergibt sich am Ende der zweiten Zahlphase ein Zählerstand von

Z₂ = N (Ue-Uh)-(-Um) .-Cg

U C

^{Us C}?.. (4)

IUI C ⁽⁴⁾

Für den Fall, daß U_H < -Uc_n,,,, ist, wird durch die Differenzbildung ein in beiden Zählphasen vorhandener Offset bis su einer Größe von ]LJ₀) s U_H - U_Erni„ kompensiert. Da die Hilfsspannung U_H kurzzeitstabil sein muß, ist dafür die Referenzspannung vorteilhaft einsetzbar, wenn sie die Bedingung

Ur < -Uc_1711n · (5)

erfüllt. Durch geeignete Dimensionierung des Verhältnisses C_R/C_S ist dies immer möglich.

Fig. 3 zeigt ein Ausführungsbeispiel, dessen Komponenten in integrierter MOS-Technik realisierbar sind. Die Schalter 14, 6, 7, 9 und 10 sind aus MOS-Transistoren vom Enhancementtyp aufgebaut. Ein noch vorteilhafteres Verhalten ergibt sich in einer

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CMOS-Realisierung bei der jedem der in Fig. 3 gezeichneten Schalttransistoren ein komplementärer Transistor parallel zu schalten ist, wobei dessen Gate jeweils negiert anzusteuern ist. Der Komparator 3 ist aufgrund der geringen Anforderungen an die Konstanz der Komparatorschwelle als flankengetriggertes D-Flip-Flop ausgeführt. Die Taktfrequenz f_Q wird durch einen einfachen On-Chip-Generator 15, wie er beispielsweise in WP H03K/158 158 beschrieben ist, bereitgestellt. Ein evtl. vorhandener Vorverstärker/lmpedanzwandler 16 wird hinter dem Eingangsschalter 14 angeordnet, um seinen Offset gleichfalls zu kompensieren. Die Zählschaltung 11 enthält die Komponenten, die beispielsweise im Schaltkreis U 126 (FWE) zusammengefaßt sind. Ein Dimensionierungsbeispiel soll die Festlegung der Kapazitätswerte der Kondensatoren 2, 5 und 8 demonstrieren. Es seien Eingangsspannungen im Bereich (-2...+2)V zu verarbeiten. Der Vorverstärker 16 habe die Funktion eines Impedanzwandlers mit der Verstärkung 1. Die Anzeige soll in vier Dezimalstellen erfolgen, d. h. für U= = 2 V soll die Anzeige 2000 erscheinen. Z₂ muß für diese Spannung also den Wert 2000 annehmen. Entsprechend Fig. 3 wurde U_H = U_R vorgesehen. Damit ist für U_R ein Wert von U_n < -2 V zu wählen. Um genügend Reserve für die Öffsetkompensation vorzusehen, werde U_R = -2,5 V gewählt. Um die Meßzeit nicht unnötig auszudehnen, ist es zweckmäßig, das Verhältnis C_R/_E so zu wählen, daß selbst im ungünstigsten Fall Uj = +2 V) die Ausgangsspannung des Integrators bei Entzug von nur einem Referenzladungspaket wieder unter die Komparatorschwelle absinkt. Dazu ist es nötig, daß

|U_RC_R|>2(U_Emax-U_H)-C_e * (6)

ist. Für U_H = U_R =-2,5 V und U_Emax =-t-2 V ergibt sich

C_R/C_E>3,6 (7)

Für die gewünschte Anzeige 2000 bei U_E = -i-2 V ist außerdem die Gleichung (4) zu erfüllen, d. h.

Cs/Ce = — —- (8)

*-2 |Ur

Um die notwendige Auflösung zu garantieren, muß N der Bedingung

N>^(U_Emax-U_H) (9)

genügen.

Für das gewählte Beispiel ergibt sich N > 4500. Die genaue Größe von N wird von technischen Gesichtspunkten (Einsatz binärer oder dekadischer Zähler zum Abzählen von N Impulsen) bestimmt. Für N = 10000 (d-Dekaden-Zähler) ergibt sich

0,/C₆ = (10)

Wird dieses Verhältnis bei der technologischen .Realisierung nicht exakt getroffen, so isi der entstehende Verstärkungsfehler mittels der Referenzspannung korrigierbar. Die Größe von C, in Relation zu C_R bestimmt die ausgangsseitige Aussteuerung des Integrators.

Es gilt

Eine mögliche Realisierung ist für das angegebene Beispiel

C_e^10pF C_R= 4OpF C| ~ 10OpF.

Die Schaltung nach Fig. 3 ist ebenso für eine positive Referenzspannung funktionstüchtig, da sich lediglich die Zuordnung des Vorzeichens der Anzeige gegenüber dem berechneten Beispiel umkehrt.

Claims

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Erfindungsanspruch:

A/D-Wandler mit geschalteten Kapazitäten nach dem Charge-Balancing-Verfahren mit einem Integrator, dadurch gekennzeichnet, daß der Integrator aus einem Operationsverstärker (1), einem Integrationskondensator C,(2), den Kapazitäten C_E, C_R(5, 8) und den Umschaltern (6, 7, 9, 10, 14) aus MOS-Transistoren aufgebaut ist, die Steuerung der Umschalter (6, 7) abhängig von einer Taktfrequenz f_c erfolgt, die als Integrationswiderstand Ri fungierende Kapazität C_E (5) mittels der Umschalter (6, 7) entweder zwischen die Eingangsspannung Uc und das Bezugspotential oder zwischen eine kurzzeitig stabile Hilfsspannung U_H und dem invertierenden Eingang des Operationsverstärkers (1) geschaltet ist, abhängig von der Phase der Taktfrequenz fc und dem Zustand eines Komparators (3) eine konjunktive Torschaltung (4) die Umschalter (9, 10) steuert, damit die als Entladewiderstand fungierende Kapazität C_R (8) entweder zwischen eine Referenzspannung U_R und dem Bezugspotential oder zwischen das Bezugspotential und dem invertierenden Eingang des Operationsverstärkers geschaltet ist und daß der Umschalter (14) abhängig von der Taktfrequenz fc über eine Zählschaltung (11), bestehend aus einem Steuerteil und einem Vor/Rückwärtszähler (13), die Verbindung des Integrators mit der Eingangsspannung oder dem Bezugspotential herstellt.

Hierzu 3 Seiten Zeichnungen

Anwendungsgebiet der Erfindung

A/D-Wandler mit geschalteten Kapazitäten nach dem Charge-Balancing-Verfahren, der besonders für die Realisierung in integrierter MOS-Technik geeignet ist. Eine vorteilhafte Anwendung ergibt sich in leistungsarmen Ein-Chip-Digitalvoltmetem und ähnlichen Meßgeräten.

Charakteristik der bekannten technischen Lösungen

Das Charge-Balancing-Verfahren weist gegenüber anderen A/D-Wandler-Verfahren verschiedene Vorteile auf (z. B. geringe Forderungen an die Konstanz der Komparatorschwelle, Verarbeitung sehr kleiner Ströme/1/ Seifart, M.: Einfache Analog Digital-Umsetzer mit hoher Linearität und Genauigkeit. Nachrichtentechnik-Elektronik 1978, H. 10, S. 148). Bei diesem Verfahren wird die Eingangsspanriung U₅ einem Integrator zugeführt (bestehend aus Integrationswiderstand, Integrationskondensator und Operationsverstärker), dessen Ausgangsspannung von einem Komparator registriert wird. Überschreitet die Ausgangsspannung des Integrators einen Schwellwert, so wird für eine definierte Zeit dem Integrationskondensator ein Referenzstrom geeigneter Größe und Polarität zugeführt, der bewirkt, daß die Ausgangsspannung des Integrators unter die Komparatorschwelle absinkt. Die Anzahl Z der Zuschaltungen des Referenzstromes während einer definierten Zähizeit ist ein digitales Maß für die Eingangsspannung (siehe z. B. /2/ DE-OS3041954). Durch geeignete Schaltungslösungen, kann bei diesem Verfahren durch Einführen einer Eichphase eine digitale Offsetkompensation und die Verarbeitung von bipolaren Eingangsspannungen erreicht werden/3/DD-VVP 153299.

Ais ein Nachteil der bekannten scnaltungstscnnischen Lösungen ist anzusehen, daß die Zahl Z außer von dem hochgenauen Reierenzstrom U_sf auch von dem Wert des !ntegrationswiderstandes R, abhängig ist, wie dies in der Beziehung