JP6981774B2 - スイッチトキャパシタ増幅回路、電圧増幅方法及び赤外線センサ装置 - Google Patents

スイッチトキャパシタ増幅回路、電圧増幅方法及び赤外線センサ装置 Download PDF

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Description

本発明は、スイッチトキャパシタ増幅回路、電圧増幅方法及び赤外線センサ装置に関する。
入力電圧を増幅して出力電圧を生成する演算増幅器（オペアンプ）は、一般に増幅段としてのトランジスタ対を含む。トランジスタ対を構成する各トランジスタには製造ばらつき等に応じた特性の差（例えば、閾値のばらつき等）があり、これに起因してオペアンプにオフセット電圧が生じる。
オペアンプのオフセット電圧を補償する回路として、スイッチトキャパシタ回路が用いられている（例えば、特許文献１）。スイッチトキャパシタ回路では、例えば第１のコンデンサ（以下、コンデンサＣ１と称する）の一端がオペアンプの負入力端子（反転入力端子）に接続されている。コンデンサＣ１の他端は、スイッチを介して信号源又は接地電位に接続されている。また、第２のコンデンサ（以下、コンデンサＣ２と称する）の一端は、オペアンプの負入力端子に接続されている。コンデンサＣ２の他端は、スイッチを介してオペアンプの出力端子又は接地電位に接続されている。また、オペアンプの負入力端子及び出力端子は、スイッチの切り替えに応じて、コンデンサＣ２を介して接続されるか又はコンデンサＣ２を介さずに直接接続される。オペアンプの正入力端子（非反転入力端子）は、接地電位に接続されている。
入力電圧に応じた電荷を保持する第１動作時には、コンデンサＣ１の他端が信号源に接続され、コンデンサＣ２の他端が接地電位に接続される。オペアンプの負入力端子及び出力端子が短絡された状態となるため、オペアンプの出力端子からはオフセット電圧と同じ電圧が出力される。この状態において、入力電圧をＶｉｎ、オフセット電圧をＶｏｓとすると、コンデンサＣ１（容量：Ｃ１）には、Ｑ１＝Ｃ１×（Ｖｉｎ＋Ｖｏｓ）の電荷が蓄えられる。コンデンサＣ２（容量：Ｃ２）には、Ｑ２＝Ｃ２×Ｖｏｓの電荷が蓄えられる。
一方、増幅電圧を出力する第２動作時には、コンデンサＣ１の他端が接地電位に接続され、コンデンサＣ２の他端がオペアンプの出力端子に接続される。オペアンプの負入力端子は、コンデンサＣ２を介して出力端子に接続される。コンデンサＣ１には、Ｑ１＝Ｃ１×Ｖｏｓの電荷が蓄えられる。コンデンサＣ２には、Ｑ２＝Ｃ２×Ｖｏｓ＋Ｃ１×Ｖｉｎの電荷が蓄えられる。これにより、出力電圧Ｖｏｕｔ＝（Ｃ２／Ｃ１）×Ｖｉｎとなり、オフセット電圧がキャンセルされる。Ｃ１＝１００ｐＦ、Ｃ２＝１ｐＦとすると、１００倍の電圧利得が得られる。
特開平６−４５８７５号公報
上記のようなスイッチトキャパシタ回路では、入力電圧を供給する信号源がコンデンサＣ１（例えば１００ｐＦ）を充放電しなければならないため、信号源のインピーダンスが高いとスイッチング動作（電荷の充電動作及び増幅電圧の出力動作の切り替え）を高速に行うことができないという問題があった。また、より高い電圧利得を得るためにはコンデンサＣ１の値をさらに大きくしなければならないため、スイッチング速度をさらに下げなければならなかった。
また、コンデンサＣ２の値を小さくすることで、電圧利得を維持したままコンデンサＣ１の値を小さくすることができるが、その値が小さすぎると、コンデンサＣ２の両端に接続されたスイッチ（トランジスタ）のオフリーク電流によりコンデンサＣ２の電荷が放電してしまい、所望の電圧利得を得ることができないという問題があった。
本発明は上記問題点に鑑みてなされたものであり、電荷の充電動作及び増幅電圧の出力動作の切り替えを高速に行いつつ、オフセットをキャンセルして所望の電圧利得を得ることが可能なスイッチトキャパシタ増幅回路を提供することを目的とする。
本発明に係るスイッチトキャパシタ増幅回路は、信号源から入力電圧の供給を受け、前記入力電圧に応じた電荷を保持する第１動作と、前記入力電圧を増幅した出力電圧を出力する第２動作と、を行うスイッチトキャパシタ増幅回路であって、正入力端及び負入力端を有し、出力端から前記出力電圧を出力するオペアンプと、前記オペアンプの前記負入力端に一端が接続された第１キャパシタと、前記オペアンプの前記負入力端に一端が接続された第２キャパシタと、前記第１動作時に前記第１キャパシタの他端と前記信号源とを接続し、前記第２動作時に前記第１キャパシタの他端を所定電位に接続する第１スイッチ回路と、 前記第１動作時に前記第２キャパシタの他端を前記所定電位に接続するとともに前記オペアンプの前記出力端と前記負入力端とを短絡し、前記第２動作時に前記第２キャパシタの他端と前記オペアンプの前記出力端とを接続することにより前記オペアンプの前記出力端と前記負入力端とを前記第２キャパシタを介して接続する第２スイッチ回路と、前記第１スイッチ回路と前記第１キャパシタの他端との間に接続され、前記信号源の出力インピーダンスを所定のインピーダンスに変換するインピーダンス変換回路と、を含むことを特徴とする。
本発明に係るスイッチトキャパシタ増幅回路は、信号源から入力電圧の供給を受け、前記入力電圧に応じた電荷を保持する第１動作と、前記入力電圧を増幅した出力電圧を出力する第２動作と、を行うスイッチトキャパシタ増幅回路であって、正入力端及び負入力端を有し、出力端から前記出力電圧を出力するオペアンプと、前記オペアンプの前記負入力端に一端が接続された第１キャパシタと、前記オペアンプの前記負入力端に一端が接続された第２キャパシタと、前記第１動作時に前記第１キャパシタの他端を所定電位に接続し、前記第２動作時に前記第１キャパシタの他端と前記信号源とを接続する第１スイッチ回路と、前記第１動作時に前記第２キャパシタの他端を前記所定電位に接続するとともに前記オペアンプの前記出力端と前記負入力端とを短絡し、前記第２動作時に前記第２キャパシタの他端と前記オペアンプの前記出力端とを接続することにより前記オペアンプの前記出力端と前記負入力端とを前記第２キャパシタを介して接続する第２スイッチ回路と、前記第１スイッチ回路と前記第１キャパシタの他端との間に接続され、前記信号源の出力インピーダンスを所定のインピーダンスに変換するインピーダンス変換回路と、を含むことを特徴とする。
また、本発明に係るスイッチトキャパシタ増幅回路は、信号源から入力電圧の供給を受け、前記入力電圧に応じた電荷を保持する第１動作と、前記入力電圧を増幅した出力電圧を出力する第２動作と、を行うスイッチトキャパシタ増幅回路であって、正入力端及び負入力端を有し、出力端から前記出力電圧を出力するオペアンプと、前記オペアンプの前記正入力端に一端が接続された第１キャパシタと、前記オペアンプの前記負入力端に一端が接続された第２キャパシタと、前記オペアンプの前記負入力端に一端が接続され、他端が所定電位に接続された第３キャパシタと、前記第１動作時に前記第１キャパシタの他端と前記信号源とを接続し、前記第２動作時に前記第１キャパシタの他端を前記所定電位に接続する第１スイッチ回路と、前記第１動作時に前記第２キャパシタの他端を前記所定電位に接続するとともに前記オペアンプの前記出力端と前記負入力端とを短絡し、前記第２動作時に前記第２キャパシタの他端と前記オペアンプの前記出力端とを接続することにより前記オペアンプの前記出力端と前記負入力端とを前記第２キャパシタを介して接続する第２スイッチ回路と、前記第１スイッチ回路と前記第１キャパシタの他端との間に接続され、前記信号源の出力インピーダンスを所定のインピーダンスに変換するインピーダンス変換回路と、を含むことを特徴とする。
また、本発明に係るスイッチトキャパシタ増幅回路は、信号源から入力電圧の供給を受け、前記入力電圧に応じた電荷を保持する第１動作と、前記入力電圧を増幅した出力電圧を出力する第２動作と、を行うスイッチトキャパシタ増幅回路であって、正入力端及び負入力端を有し、出力端から前記出力電圧を出力するオペアンプと、前記オペアンプの前記正入力端に一端が接続された第１キャパシタと、前記オペアンプの前記負入力端に一端が接続された第２キャパシタと、前記オペアンプの前記負入力端に一端が接続され、他端が所定電位に接続された第３キャパシタと、前記第１動作時に前記第１キャパシタの他端を前記所定電位に接続し、前記第２動作時に前記第１キャパシタの他端と前記信号源とを接続する第１スイッチ回路と、前記第１動作時に前記第２キャパシタの他端を前記所定電位に接続するとともに前記オペアンプの前記出力端と前記負入力端とを短絡し、前記第２動作時に前記第２キャパシタの他端と前記オペアンプの前記出力端とを接続することにより前記オペアンプの前記出力端と前記負入力端とを前記第２キャパシタを介して接続する第２スイッチ回路と、前記第１スイッチ回路と前記第１キャパシタの他端との間に接続され、前記信号源の出力インピーダンスを所定のインピーダンスに変換するインピーダンス変換回路と、を含むことを特徴とする。
また、本発明に係るスイッチトキャパシタ増幅回路は、第1の信号源から第１の入力電圧の供給を受け、第２の信号源から第２の入力電圧の供給を受け、前記第１の入力電圧及び前記第２の入力電圧に応じた電荷を保持する第１動作と、前記第１の入力電圧と前記第２の入力電圧との差を増幅した出力電圧を出力する第２動作と、を行う増幅回路であって、正入力端及び負入力端を有し、出力端から前記出力電圧を出力するオペアンプと、前記オペアンプの前記負入力端に一端が接続された第１キャパシタと、前記オペアンプの前記負入力端に一端が接続された第２キャパシタと、前記オペアンプの前記正入力端に一端が接続された第３キャパシタと、前記第１動作時に前記第１キャパシタの他端と前記第１の信号源とを接続し、前記第２動作時に前記第１キャパシタの他端を所定電位に接続する第１スイッチ回路と、 前記第１動作時に前記第２キャパシタの他端を前記所定電位に接続するとともに前記オペアンプの前記出力端と前記負入力端とを短絡し、前記第２動作時に前記第２キャパシタの他端と前記オペアンプの前記出力端とを接続することにより前記オペアンプの前記出力端と前記負入力端とを前記第２キャパシタを介して接続する第２スイッチ回路と、前記第１動作時に前記第３キャパシタの他端と前記第２の信号源とを接続し、前記第２動作時に前記第３キャパシタの他端を前記所定電位に接続する第３スイッチ回路と、前記第１スイッチ回路と前記第１キャパシタの他端との間及び前記第３スイッチ回路と前記第３キャパシタの他端との間に接続され、前記第１の信号源及び前記第２の信号源の出力インピーダンスを所定のインピーダンスに変換するインピーダンス変換回路を含むことを特徴とする。
また、本発明に係る電圧増幅方法は、出力電圧を出力するオペアンプと、前記オペアンプの負入力端に一端が接続された第１キャパシタと、前記オペアンプの負入力端に一端が接続された第２キャパシタと、前記第１キャパシタの他端の接続先を前記信号源又は所定電位に切り替える第１スイッチ回路と、前記第２キャパシタの他端の接続先を前記所定電位又は前記オペアンプの出力端に切り替えるとともに前記オペアンプの前記出力端と前記負入力端とを短絡するか又は前記第２キャパシタを介して接続するかを切り替える第２スイッチ回路と、前記第１スイッチ回路と前記第１キャパシタの他端との間に接続され前記信号源の出力インピーダンスを所定のインピーダンスに変換するインピーダンス変換回路と、を有するスイッチトキャパシタ増幅回路における電圧増幅方法であって、前記信号源と前記インピーダンス変換回路の入力端とを接続し、前記オペアンプの前記出力端と前記負入力端とを短絡し、前記第２キャパシタの他端を前記所定電位に接続するステップと、前記インピーダンス変換回路の前記入力端を前記所定電位に接続し、前記オペアンプの前記負入力端と前記出力端との間を前記第２キャパシタを介して接続するステップと、を含むことを特徴とする。
また、本発明に係る赤外線センサ装置は、測定対象物から放射された赤外線に基づいて前記測定対象物の表面温度を検出する赤外線センサ装置であって、前記表面温度を示す測定電圧を生成するサーモパイルと、前記測定電圧を増幅して出力電圧を生成する増幅回路と、を含み、前記増幅回路は、前記サーモパイルから前記測定電圧の供給を受け、前記測定電圧に応じた電荷を保持する第１動作と、前記出力電圧を出力する第２動作と、を行うスイッチトキャパシタ増幅回路であって、正入力端及び負入力端を有し、出力端から前記出力電圧を出力するオペアンプと、前記オペアンプの前記負入力端に一端が接続された第１キャパシタと、前記オペアンプの前記負入力端に一端が接続された第２キャパシタと、前記第１動作時に前記第１キャパシタの他端と前記サーモパイルとを接続し、前記第２動作時に前記第１キャパシタの他端を所定電位に接続する第１スイッチ回路と、前記第１動作時に前記第２キャパシタの他端を前記所定電位に接続するとともに前記オペアンプの前記出力端と前記負入力端とを短絡し、前記第２動作時に前記第２キャパシタの他端と前記オペアンプの前記出力端とを接続することにより前記オペアンプの前記出力端と前記負入力端とを前記第２キャパシタを介して接続する第２スイッチ回路と、前記第１スイッチ回路と前記第１キャパシタの他端との間に接続され、前記サーモパイルの出力インピーダンスを所定のインピーダンスに変換するインピーダンス変換回路と、を含むことを特徴とする。
本発明に係るスイッチトキャパシタ増幅回路によれば、電荷の充電動作及び増幅電圧の出力動作の切り替えを高速に行いつつ、オフセットをキャンセルして所望の電圧利得を得ることが可能となる。
実施例１の増幅回路を含む赤外線センサ装置の構成を示す回路図である。 実施例１の増幅回路の構成を示す回路図である。 実施例１の増幅回路の第１動作時の状態を示す図である。 実施例１の増幅回路の第２動作時の状態を示す図である。 実施例１の切替信号、入力電圧及び出力電圧の関係を示すタイムチャートである。 実施例２の増幅回路の構成を示す回路図である。 比較例としての増幅回路を示す図である。 比較例の増幅回路の第１動作時の状態を示す図である。 比較例の増幅回路の第２動作時の状態を示す図である。 比較例の増幅回路にクロックフィードスルーキャンセル回路を追加した回路を示す図である。 クロックフィードスルーキャンセル回路を追加した比較例の増幅回路の第１動作時の状態を示す図である。 クロックフィードスルーキャンセル回路を追加した比較例の増幅回路の第２動作時の状態を示す図である。 実施例３の増幅回路の構成を示す回路図である。 実施例３の切替信号、入力電圧及び出力電圧の関係を示すタイムチャートである。 実施例４の増幅回路の構成を示す回路図である。 実施例４の切替信号、入力電圧及び出力電圧の関係を示すタイムチャートである。 実施例５の増幅回路の構成を示す回路図である。 実施例５の切替信号、入力電圧及び出力電圧の関係を示すタイムチャートである。 実施例６の増幅回路の構成を示す回路図である。 実施例６の切替信号、入力電圧及び出力電圧の関係を示すタイムチャートである。 実施例７の増幅回路の構成を示す回路図である。 実施例７における選択信号と電圧利得との関係を示すテーブルである
以下、本発明の実施例について、図面を参照して説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。
図１は、本実施例の増幅回路を搭載する赤外線センサ装置の構成を示すブロック図である。赤外線センサ装置１００は、サーモパイルセンサ１１０、増幅回路１２０及びＡ／Ｄ変換回路１３０を有する。
サーモパイルセンサ１１０は、直列又は並列に接続された複数の熱電対からなる熱電対列を含み、測定対象物から放射された熱エネルギーを電気エネルギーに変換し、測定対象物の表面温度に対応する測定電圧として出力する。サーモパイルセンサ１１０は、当該測定電圧を入力電圧Ｖｉｎとして増幅回路１２０に供給する。サーモパイルセンサ１１０は、例えば数百ｋΩのオーダーのインピーダンスを有する。
増幅回路１２０は、サーモパイルセンサ１１０から入力電圧Ｖｉｎの供給を受け、これを増幅した電圧を出力電圧Ｖｏｕｔとして出力する。増幅回路１２０は、入力電圧Ｖｉｎに応じた電荷を保持する第１動作と、出力電圧Ｖｏｕｔを出力する第２動作と、をクロック信号に応じて周期的に切り替えつつ行う。
Ａ／Ｄ変換回路１３０は、出直電圧Ｖｏｕｔにアナログデジタル変換を施し、センサ出力Ｓｏｕｔとして出力する。
図２は、増幅回路１２０の構成を示す回路図である。増幅回路１２０は、オペアンプ１０、コンデンサＣ１及びＣ２、スイッチ回路Ｓ１及びＳ２、及びインピーダンス変換回路１１を含む。
オペアンプ１０の正入力端（非反転入力端）は、接地電位に接続されている。オペアンプ１０の負入力端（反転入力端）は、ノードｎ１を介して、コンデンサＣ１の一端及びコンデンサＣ２の一端に接続されている。オペアンプ１０の出力端からは、出力電圧Ｖｏｕｔが出力される。
インピーダンス変換回路１１は、信号源（サーモパイル１１０）の出力インピーダンスを所定のインピーダンスに変換する回路であり、演算増幅器１２、抵抗Ｒ１及びＲ２を有する電圧増幅回路として構成されている。以下の説明では、インピーダンス変換回路１１のことを電圧増幅回路１１とも称する。
演算増幅器１２の出力端は、ノードｎ２を介して、コンデンサＣ１の他端及び抵抗Ｒ２の一端に接続されている。演算増幅器１２の負入力端は、抵抗Ｒ１と抵抗Ｒ２との間のノードｎ３に接続されている。
抵抗Ｒ１及びＲ２は、ノードｎ２と接地電位との間に直列に接続されている。抵抗Ｒ１の一端は接地電位に接続され、他端はノードｎ３に接続されている。抵抗Ｒ２の一端はノードｎ２に接続され、他端はノードｎ３に接続されている。抵抗Ｒ１は例えば１ｋΩの抵抗値を有し、抵抗Ｒ２は例えば１０ｋΩの抵抗値を有する。
スイッチ回路Ｓ１は、第１切替信号φ１及び第２切替信号φ２の供給を受けて接続を切り替える切替回路であり、スイッチＭ１及びスイッチＭ２から構成されている。
第１切替信号φ１及びφ２は、相補的に論理レベル０（Ｌレベル）又は論理レベル１（Ｈレベル）に信号レベルが変化する信号である。第１切替信号φ１及びφ２の信号レベルの変化に応じて、増幅回路１２０の動作状態が第１動作及び第２動作に切り替わる。例えば、第１動作時には、第１切替信号φ１が論理レベル１（Ｈレベル）、第２切替信号φ２が論理レベル０（Ｌレベル）となる。第２動作時には、第１切替信号φ１が論理レベル０（Ｌレベル）、第２切替信号φ２が論理レベル１（Ｈレベル）となる。
スイッチＭ１は、入力電圧Ｖｉｎの信号源であるサーモパイルセンサ１１０（以下、単に信号源とも称する）の出力端に一端が接続され、他端が演算増幅器１２の正入力端に接続されている。スイッチＭ１は、第１切替信号φ１に応じてオン又はオフとなるスイッチ素子であり、第１動作時にオン、第２動作時にオフとなるように制御される。スイッチＭ１がオンになると、演算増幅器１２の正入力端と信号源とが接続され、入力電圧Ｖｉｎが演算増幅器１２の正入力端に供給される。スイッチＭ１は、例えばＮチャネル型ＭＯＳトランジスタから構成されている。
スイッチＭ２は、一端が演算増幅器１２の正入力端に接続され、他端が接地電位に接続されている。スイッチＭ２は、第２切替信号φ２に応じてオン又はオフとなるスイッチ素子であり、第１動作時にオフ、第２動作時にオンとなるように制御される。スイッチＭ２がオンになると、演算増幅器１２の正入力端が接地電位に接続される。スイッチＭ２は、例えばＮチャネル型ＭＯＳトランジスタから構成されている。
スイッチ回路Ｓ２は、第１切替信号φ１及び第２切替信号φ２の供給を受けて接続を切り替える切替回路であり、スイッチＭ３、スイッチＭ４及びスイッチＭ５から構成されている。
スイッチＭ３は、一端がコンデンサＣ２の他端、他端がオペアンプ１０の出力端に接続されている。スイッチＭ３は、第２切替信号φ２に応じてオン又はオフとなるスイッチ素子であり、第１動作時にオフ、第２動作時にオンとなるように制御される。スイッチＭ３がオンになると、コンデンサＣ２の他端とオペアンプ１０の出力端とが接続され、これによりオペアンプ１０の出力端と負入力端とがコンデンサＣ２を介して帰還接続される。スイッチＭ３は、例えばＮチャネル型ＭＯＳトランジスタから構成されている。
スイッチＭ４は、一端がノードｎ４を介してコンデンサＣ２の他端及びスイッチＭ３の一端に接続され、他端が接地電位に接続されている。スイッチＭ４は、第１切替信号φ１に応じてオン又はオフとなるスイッチ素子であり、第１動作時にオン、第２動作時にオフとなるように制御される。スイッチＭ４がオンになると、コンデンサＣ２の他端が接地電位に接続される。スイッチＭ４は、例えばＮチャネル型ＭＯＳトランジスタから構成されている。
スイッチＭ５は、一端がノードｎ１を介してコンデンサＣ１の一端及びオペアンプ１０の負入力端に接続され、他端がオペアンプ１０の出力端に接続されている。スイッチＭ５は、第１切替信号φ１に応じてオン又はオフとなるスイッチ素子であり、第１動作時にオン、第２動作時にオフとなるように制御される。スイッチＭ５がオンになると、オペアンプ１０の出力端と負入力端とが短絡される。スイッチＭ５は、例えばＮチャネル型ＭＯＳトランジスタから構成されている。
コンデンサＣ１及びＣ２は、増幅回路１２０の第１動作時及び第２動作時において、電荷を蓄積（保持）する容量素子（キャパシタ）である。コンデンサＣ１は、演算増幅器１２の出力端とオペアンプ１０の負入力端との間に挿入されている。コンデンサＣ２は、オペアンプ１０の負入力端とスイッチＭ３の一端との間に接続されており、スイッチＭ３がオンである場合にはオペアンプ１０の出力端と負入力端とを接続する接続ラインに挿入された帰還容量となる。
次に、増幅回路１２０の動作について、図３、図４及び図５を参照して説明する。
図３は、増幅回路１２０の第１動作における状態を示している。第１動作では、スイッチＭ１、Ｍ４及びＭ５がオンとなり、スイッチＭ２及びＭ３がオフとなる。これにより、演算増幅器１２の正入力端に入力電圧Ｖｉｎが供給され、オペアンプ１０の負入力端と出力端とが短絡される。
オペアンプ１０の正入力端は接地され、負入力端及び出力端は短絡されているため、オペアンプ１０のオフセット電圧（−Ｖｏｓ２）が出力電圧Ｖｏｕｔとして出力される。この際、コンデンサＣ１（容量Ｃ１）に蓄えられる電荷Ｑ１及びコンデンサＣ２（容量Ｃ２）に蓄えられる電荷Ｑ２は、以下の数式（１）及び（２）で表される。
Figure 0006981774
Figure 0006981774
図４は、増幅回路１２０の第２動作における状態を示している。第２動作では、スイッチＭ２及びＭ３がオンとなり、スイッチＭ１、Ｍ４及びＭ５がオフとなる。これにより、演算増幅器１２の正入力端が接地され、オペアンプ１０の出力端がコンデンサＣ２を介して負入力端に接続される。この際、コンデンサＣ１に蓄えられる電荷Ｑ１´及びコンデンサＣ２に蓄えられる電荷Ｑ２´は、以下の数式（３）及び（４）で表される。
Figure 0006981774
Figure 0006981774
数式（３）及び（４）より、コンデンサＣ２の両端にかかる電圧Ｖ２´及びオペアンプ１０の出力電圧Ｖｏｕｔは、以下の数式（５）及び（６）のように求められる。
Figure 0006981774
Figure 0006981774
数式（６）から分かる通り、出力電圧Ｖｏｕｔは抵抗Ｒ１及びＲ２の比に１を加えた値に容量Ｃ１及びＣ２の比を乗じた値となり、オフセット電圧Ｖｏｓ１及びＶｏｓ２はキャンセルされる。また、Ｒ１＝１ｋΩ、Ｒ２＝１０ｋΩ、Ｃ１＝１０ｐＦ、Ｃ２＝１ｐＦとすると、１１０倍の電圧利得が得られる。
増幅回路１２０は、第１切替信号φ１及び第２切替信号φ２の信号レベルの時間変化に応じて、第１動作及び第２動作を繰り返し行う。
図５は、第１切替信号φ１、第２切替信号φ２、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔの時間変化を示すタイムチャートである。
第１切替信号φ１がＨレベルとなってから第２切替信号φ２がＨレベルとなるまでの期間では、オペアンプ１０のオフセット電圧（−Ｖｏｓ２）が出力電圧Ｖｏｕｔとして出力される。
一方、第２切替信号φ２がＨレベルとなってから第１切替信号φ１がＨレベルとなるまでの期間では、その直前の第１切替信号φ１がＬレベルになった時点（図中、ｔ１、ｔ２、ｔ３として示す）の入力電圧Ｖｉｎ（図中、Ｖ（ｔ１）、Ｖ（ｔ２）、Ｖ（ｔ３）として示す）を増幅した電圧が出力電圧Ｖｏｕｔとして出力される。例えば、電圧増幅回路１１の増幅率をＧとすると、出力電圧Ｖｏｕｔは、Ｇ×Ｃ１／Ｃ２×Ｖ（ｔ１）、Ｇ×Ｃ１／Ｃ２×Ｖ（ｔ２）、Ｇ×Ｃ１／Ｃ２×Ｖ（ｔ３）となる。
以上のように、本実施例の増幅回路１２０では、サーモパイルセンサ１１０から入力電圧Ｖｉｎの供給を受ける入力端とコンデンサＣ１との間に、インピーダンス変換回路１１が挿入されている。従って、コンデンサＣ１の充放電はサーモパイルセンサ１１０によって直接行われるのではなく、電圧増幅回路であるインピーダンス変換回路１１によって行われる。一方、サーモパイルセンサ１１０は、コンデンサＣ１よりも容量値が極めて低いインピーダンス変換回路１１の入力寄生容量の充放電を行うことになる。
上記の通り、サーモパイルセンサ１１０は比較的高いインピーダンスを有する。これに対し、インピーダンス変換回路１１は、演算増幅器１２、抵抗Ｒ１及びＲ２から構成されており、サーモパイルセンサ１１０と比べてインピーダンスが低い。また、インピーダンス変換回路１１の入力寄生容量は、コンデンサＣ１よりも容量値が極めて低い。従って、本実施例の増幅回路１２０によれば、コンデンサＣ１の充放電を短時間で行うことができる。これにより、電荷の充電動作及び増幅電圧の出力動作の切り替えを高速に行いつつ、オフセットをキャンセルして所望の電圧利得を得ることが可能となる。
図６は、実施例２の増幅回路２２０の構成を示す回路図である。増幅回路２２０は、スイッチＭ６及びコンデンサＣ３からからなるクロックフィードスルーキャンセル回路２１を有する点で、実施例１の増幅回路１２０と異なる。
コンデンサＣ３は、一端がオペアンプ１０の正入力端に接続され、他端が接地電位に接続されている。コンデンサＣ３は、コンデンサＣ１及びコンデンサＣ２の容量値の和と同じ容量値（すなわち、Ｃ３＝Ｃ１＋Ｃ２）を有する。
スイッチＭ６は、一端がオペアンプ１０の正入力端に接続され、他端が接地電位に接続されている。スイッチＭ６は、第１切替信号φ１に応じてオン又はオフとなるスイッチ素子であり、第１動作時にオン、第２動作時にオフとなるように制御される。スイッチＭ６がオンになると、オペアンプ１０の正入力端が接地電位に接続される。スイッチＭ６は、例えばＮチャネル型ＭＯＳトランジスタであり、スイッチＭ５を構成するトランジスタと同じディメンジョンで作成されている。
クロックフィードスルーキャンセル回路２１は、増幅回路２２０に生じるクロックフィードスルーをキャンセルするために設けられている。クロックフィードスルーとは、スイッチ素子としてのＭＯＳトランジスタがオンからオフに遷移するとき、ゲート−ドレイン間又はゲート−ソース間の寄生容量により、スイッチトキャパシタ増幅回路を構成する容量の電荷が放電又は充電されてしまう現象である。
以下、クロックフィードスルー現象について、図７〜図９を参照して説明する。なお、以下の説明では、スイッチＭ１〜Ｍ６がＮチャネル型ＭＯＳトランジスタから構成される例について示し、スイッチＭ１〜Ｍ６をトランジスタＭ１〜Ｍ６とも称する。
図７は、実施例１のインピーダンス変換回路１１及び本実施例のクロックフィードスルーキャンセル回路２１を有しない通常のスイッチトキャパシタ増幅回路を比較例として示す図である。
トランジスタＭ５のゲート−ドレイン間には、寄生容量Ｃｓｔが生じている。一方、トランジスタＭ１とＭ２との接続点、及びトランジスタＭ３とＭ４との接続点は、第１動作、第２動作のいずれにおいても固定電位（センサ出力、接地電位、オペアンプ出力）に接続され、トランジスタＭ１〜Ｍ４に寄生容量があっても所定の電位に充放電が行われるため、スイッチトキャパシタ増幅回路の動作に影響しない。
図８は、第１切替信号φ１の供給を受けるトランジスタＭ１、Ｍ４及びＭ５がオンであり、第２切替信号φ２の供給を受けるトランジスタＭ２及びＭ３がオフである状態を、各トランジスタをスイッチに置き換えて示す図である。ＶｔｈはトランジスタＭ５の閾値電圧、Ｖ３は寄生容量Ｃｓｔの両端にかかる電圧を示している。
この状態において、コンデンサＣ１（容量Ｃ１）に蓄えられる電荷Ｑ１、コンデンサＣ２（容量Ｃ２）に蓄えられる電荷Ｑ２、及び寄生容量Ｃｓｔに蓄えられる電荷Ｑｓｔは、以下の数式（７）〜（９）で表される。
Figure 0006981774
Figure 0006981774
寄生容量Ｃｓｔに蓄えられる電荷Ｑｓｔは、以下の式（９）で表される。
Figure 0006981774
図９は、第１切替信号φ１の供給を受けるトランジスタＭ１、Ｍ４及びＭ５がオフであり、第２切替信号φ２の供給を受けるトランジスタＭ２及びＭ３がオンである状態を、各トランジスタをスイッチに置き換えて示す図である。寄生容量Ｃｓｔは、トランジスタＭ５の閾値電圧を介さずに直接接地電位に接続される。
この状態において、コンデンサＣ１に蓄えられる電荷Ｑ１´、コンデンサＣ２に蓄えられる電荷Ｑ２´、及び寄生容量Ｃｓｔに蓄えられる電荷Ｑｓｔ´は、以下の数式（１０）〜（１２）で表される。
Figure 0006981774
Figure 0006981774
Figure 0006981774
数式（１０）〜（１２）より、コンデンサＣ２に蓄えられる電荷Ｑ２´及びオペアンプ１０の出力電圧Ｖｏｕｔは、以下の数式（１３）及び（１４）のように求められる。
Figure 0006981774
Figure 0006981774
このように、（Ｃｓｔ／Ｃ２）Ｖｔｈの分だけ、クロックフィードスルーによる出力電圧の誤差が発生する。
図１０は、図７のスイッチトキャパシタ増幅回路に、トランジスタＭ６及びコンデンサＣ３からなるクロックフィードスルーキャンセル回路を追加した回路を示す図である。トランジスタＭ６のゲート−ドレイン間には、寄生容量Ｃｓｔが生じている。
図１１は、第１切替信号φ１の供給を受けるトランジスタＭ１、Ｍ４、Ｍ５及びＭ６がオンであり、第２切替信号φ２の供給を受けるトランジスタＭ２及びＭ３がオフである状態を、各トランジスタをスイッチに置き換えて示す図である。
この状態において、コンデンサＣ１に蓄えられる電荷Ｑ１、コンデンサＣ２に蓄えられる電荷Ｑ２は、及び寄生容量Ｃｓｔに蓄えられる電荷Ｑｓｔは、以下の数式（１５）〜（１７）で表される。また、コンデンサＣ３の両端にかかる電圧Ｖ４は、以下の数式（１８）で表される。
Figure 0006981774
Figure 0006981774
Figure 0006981774
Figure 0006981774
図１２は、第１切替信号φ１の供給を受けるトランジスタＭ１、Ｍ４、Ｍ５及びＭ６がオフであり、第２切替信号φ２の供給を受けるトランジスタＭ２及びＭ３がオンである状態を、各トランジスタをスイッチに置き換えて示す図である。
この状態において、コンデンサＣ１に蓄えられる電荷Ｑ１´、コンデンサＣ２に蓄えられる電荷Ｑ２´、寄生容量Ｃｓｔに蓄えられる電荷Ｑｓｔ´、及びコンデンサＣ３の両端に係る電圧Ｖ４´は、以下の数式（１９）〜（２２）で表される。
Figure 0006981774
Figure 0006981774
Figure 0006981774
Figure 0006981774
数式（１９）〜（２２）より、コンデンサＣ２に蓄えられる電荷Ｑ２´オペアンプ１０の出力電圧Ｖｏｕｔは、以下の数式（２３）及び（２４）のように求められる。
Figure 0006981774
Figure 0006981774
数式（１４）との比較から分かるように、数式（２４）では、クロックフィードスルーによる出力電圧の誤差（（Ｃｓｔ／Ｃ２）Ｖｔｈ）がキャンセルされ、消滅している。
再び図６を参照すると、本実施例の増幅回路２２０は、インピーダンス変換回路１１に加えて、クロックフィードスルーキャンセル回路２１を有する。従って、本実施例の増幅回路２２０によれば、クロックフィードスルーの影響を抑えつつ、電荷の充電動作及び増幅電圧の出力動作の切り替えを高速に行うことができる。
図１３は、実施例３の増幅回路３２０の構成を示す回路図である。増幅回路３２０は、スイッチＭ１及びＭ２に供給される切替信号が入れ替わっている点で、実施例２の増幅回路２２０と異なる。すなわち、スイッチＭ１は第２切替信号φ２の供給を受けてオン又はオフとなり、スイッチＭ２は第１切替信号φ１の供給を受けてオン又はオフとなる。
図１４は、第１切替信号φ１、第２切替信号φ２、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔの時間変化を示すタイムチャートである。
第１切替信号φ１がＨレベルである期間、すなわちスイッチＭ２、Ｍ４、Ｍ５及びＭ６がオンである期間において、オペアンプ１０のオフセット電圧（−Ｖｏｓ２）が出力電圧Ｖｏｕｔとして出力される。
一方、第２切替信号φ２がＨレベルである期間、すなわちスイッチＭ１、Ｍ３がオンである期間において、入力電圧Ｖｉｎを増幅率−１×Ｇ×（Ｃ１／Ｃ２）で増幅した電圧が出力電圧Ｖｏｕｔとして出力される。すなわち、当該期間では、入力電圧Ｖｉｎとは逆相の電圧である出力電圧Ｖｏｕｔ＝−１×Ｇ×（Ｃ１／Ｃ２）×Ｖｉｎが出力される。ここで、Ｇは電圧増幅回路１１の増幅率である。
本実施例の増幅回路３２０によれば、第２動作時において、入力電圧Ｖｉｎの変化に応じた信号波形を有する出力電圧Ｖｏｕｔを得ることが出来る。
図１５は、実施例４の増幅回路４２０の構成を示す回路図である。増幅回路４２０は、インピーダンス変換回路１１の出力端がコンデンサＣ１ｂを介してオペアンプ１０の正入力端に接続されている点で、実施例２の増幅回路２２０と異なる。オペアンプ１０の負入力端は、コンデンサＣ１ａを介して接地電位に接続されている。コンデンサＣ１ａ及びＣ１ｂは、同じ容量値（容量値Ｃ１）を有する。
オペアンプ１０の負入力端は、コンデンサＣ２ａを介してスイッチＭ３の一端に接続されている。オペアンプ１０の正入力端は、スイッチＭ６及びコンデンサＣ２ｂからからなるクロックフィードスルーキャンセル回路により接地電位に接続されている。コンデンサＣ２ａ及びＣ２ｂは、同じ容量値（容量値Ｃ２）を有する。
図１６は、第１切替信号φ１、第２切替信号φ２、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔの時間変化を示すタイムチャートである。
第１切替信号φ１がＨレベルとなってから第２切替信号φ２がＨレベルとなるまでの期間では、オペアンプ１０のオフセット電圧（−Ｖｏｓ２）が出力電圧Ｖｏｕｔとして出力される。
一方、第２切替信号φ２がＨレベルとなってから第１切替信号φ１がＨレベルとなるまでの期間では、その直前の第１切替信号φ１がＬレベルになった時点（ｔ１、ｔ２、ｔ３）の入力電圧Ｖｉｎ（Ｖ（ｔ１）、Ｖ（ｔ２）、Ｖ（ｔ３））を増幅率−１×Ｇ×（Ｃ１／Ｃ２）で増幅した電圧が出力電圧Ｖｏｕｔとして出力される。すなわち、出力電圧Ｖｏｕｔは、−Ｇ×Ｃ１／Ｃ２×Ｖ（ｔ１）、−Ｇ×Ｃ１／Ｃ２×Ｖ（ｔ２）、−Ｇ×Ｃ１／Ｃ２×Ｖ（ｔ３）となる。ここで、Ｇは電圧増幅回路１１の増幅率である。
このように、本実施例の増幅回路４２０では、実施例１の増幅回路１２０とは逆相の出力電圧Ｖｏｕｔが出力される。従って、クロックフィードスルーの影響を抑えつつ、電荷の充電動作及び増幅電圧の出力動作の切り替えを高速に行い、逆相の出力電圧Ｖｏｕｔを得ることができる。
図１７は、実施例５の増幅回路５２０の構成を示す回路図である。増幅回路５２０は、スイッチＭ１及びＭ２に供給される切替信号が入れ替わっている点で、実施例４の増幅回路４２０と異なる。すなわち、スイッチＭ１は第２切替信号φ２の供給を受けてオン又はオフとなり、スイッチＭ２は第１切替信号φ１の供給を受けてオン又はオフとなる。
図１８は、第１切替信号φ１、第２切替信号φ２、入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔの時間変化を示すタイムチャートである。
第１切替信号φ１がＨレベルである期間、すなわちスイッチＭ２、Ｍ４、Ｍ５及びＭ６がオンである期間において、オペアンプ１０のオフセット電圧（−Ｖｏｓ２）が出力電圧Ｖｏｕｔとして出力される。
一方、第２切替信号φ２がＨレベルである期間、すなわちスイッチＭ１、Ｍ３がオンである期間において、入力電圧Ｖｉｎを増幅率Ｇ×（Ｃ１／Ｃ２）で増幅した電圧が出力電圧Ｖｏｕｔとして出力される。すなわち、当該期間では、入力電圧Ｖｉｎと同相の電圧である出力電圧Ｖｏｕｔ＝Ｇ×（Ｃ１／Ｃ２）×Ｖｉｎが出力される。ここで、Ｇは電圧増幅回路１１の増幅率である。
本実施例の増幅回路５２０によれば、第２動作時において、入力電圧Ｖｉｎの変化に応じた信号波形を有する出力電圧Ｖｏｕｔを得ることが出来る。
図１９は、実施例６の増幅回路６２０の構成を示す回路図である。増幅回路６２０は、インピーダンス変換回路６１が電圧増幅回路Ｇ１及びＧ２から構成されており、図示せぬ第１の信号源及び第２の信号源から差動入力信号である入力電圧Ｖｉｎ（＋）及びＶｉｎ（−）の供給を受ける点で実施例２の増幅回路２２０と異なる。
スイッチ回路Ｓ１には、第１の信号源から正の入力電圧Ｖｉｎ（＋）が供給される。スイッチＭ１がオンで且つスイッチＭ２がオフの状態において、電圧増幅回路Ｇ１の入力端と信号源とが接続され、入力電圧Ｖｉｎ（＋）が電圧増幅回路Ｇ１供給される。一方、スイッチＭ１がオフで且つスイッチＭ２がオンの状態において、電圧増幅回路Ｇ１の入力端は接地電位に接続される。
電圧増幅回路Ｇ１は、入力端がスイッチ回路Ｓ１に接続され、出力端がコンデンサＣ１ａ（容量Ｃ１）を介してオペアンプ１０の正入力端に接続されている。電圧増幅回路Ｇ１は、増幅率Ｇを有する。
スイッチ回路Ｓ３は、第１切替信号φ１及び第２切替信号φ２の供給を受けて接続を切り替える切替回路であり、スイッチＭ７及びスイッチＭ８から構成されている。
スイッチＭ７は、第１切替信号φ１に応じてオン又はオフとなるスイッチ素子であり、第１動作時にオン、第２動作時にオフとなるように制御される。スイッチＭ７は、例えばＮチャネル型ＭＯＳトランジスタから構成されている。
スイッチＭ８は、一端が電圧増幅回路Ｇ２の入力端に接続され、他端が接地電位に接続されている。スイッチＭ８は、第２切替信号φ２に応じてオン又はオフとなるスイッチ素子であり、第１動作時にオフ、第２動作時にオンとなるように制御される。スイッチＭ８は、例えばＮチャネル型ＭＯＳトランジスタから構成されている。
スイッチ回路Ｓ３には、第２の信号源から負の入力電圧Ｖｉｎ（−）が供給される。スイッチＭ７がオンで且つスイッチＭ８がオフの状態において、電圧増幅回路Ｇ２の入力端と信号源とが接続され、入力電圧Ｖｉｎ（−）が電圧増幅回路Ｇ１供給される。一方、スイッチＭ７がオフで且つスイッチＭ８がオンの状態において、電圧増幅回路Ｇ２の入力端は接地電位に接続される。
電圧増幅回路Ｇ２は、入力端がスイッチ回路Ｓ３に接続され、出力端がコンデンサＣ１ｂ（容量Ｃ１）を介してオペアンプ１０の正入力端に接続されている。電圧増幅回路Ｇ２は、電圧増幅回路Ｇ１と同じ増幅率（増幅率Ｇ）を有する。
コンデンサＣ１ｂは、一端が電圧増幅回路Ｇ２の出力端に接続され、他端がオペアンプ１０の正入力端に接続されている。コンデンサＣ１ｂは、コンデンサＣ１ａと同じ容量値を有する。
スイッチＭ６の一端は、オペアンプ１０の正入力端に接続されるとともにコンデンサＣ１ｂの他端に接続されている。スイッチＭ６は、第１切替信号φ１に応じてオン又はオフとなるスイッチ素子であり、例えばＮチャネル型ＭＯＳトランジスタから構成されている。
コンデンサＣ２ｂは、コンデンサＣ２ａと同じ容量値（容量値Ｃ２）を有する容量素子である。コンデンサＣ２ｂは、一端がオペアンプ１０の正入力端及びコンデンサＣ１ｂの他端に接続され、他端が接地電位に接続されている。
本実施例の増幅回路６２０は、差動信号である正の入力電圧Ｖｉｎ（＋）及び負の入力電圧Ｖｉｎ（−）の供給を受け、これらの差である電圧差Ｖｉｎ（＋）−Ｖｉｎ（−）を増幅した電圧を出力電圧Ｖｏｕｔとして出力する回路である。
図２０は、第１切替信号φ１、第２切替信号φ２、電圧差Ｖｉｎ（＋）−Ｖｉｎ（−）及び出力電圧Ｖｏｕｔの時間変化を示すタイムチャートである。
第１切替信号φ１がＨレベルとなってから第２切替信号φ２がＨレベルとなるまでの期間では、オペアンプ１０のオフセット電圧（−Ｖｏｓ２）が出力電圧Ｖｏｕｔとして出力される。
一方、第２切替信号φ２がＨレベルとなってから第１切替信号φ１がＨレベルとなるまでの期間では、その直前の第１切替信号φ１がＬレベルになった時点（ｔ１、ｔ２、ｔ３）における電圧差Ｖｉｎ（＋）−Ｖｉｎ（−）の値（Ｖ（ｔ１）、Ｖ（ｔ２）、Ｖ（ｔ３））を増幅率Ｇ×（Ｃ１／Ｃ２）で増幅した電圧が出力電圧Ｖｏｕｔとして出力される。すなわち、出力電圧Ｖｏｕｔは、Ｇ×Ｃ１／Ｃ２×Ｖ（ｔ１）、Ｇ×Ｃ１／Ｃ２×Ｖ（ｔ２）、Ｇ×Ｃ１／Ｃ２×Ｖ（ｔ３）となる。
このように、本実施例の増幅回路６２０によれば、クロックフィードスルーの影響を抑えつつ、電荷の充電動作及び増幅電圧の出力動作の切り替えを高速に行い、差動入力信号（Ｖｉｎ（＋）、Ｖｉｎ（−））を増幅した出力電圧Ｖｏｕｔを得ることができる。
なお、実施例３や実施例５と同様に、スイッチＭ１及びＭ２に供給される切替信号を入れ替え、スイッチＭ７及びＭ８に供給される信号を入れ替えても良い。すなわち、スイッチＭ１が第２切替信号φ２の供給を受けてオン又はオフとなり、スイッチＭ２が第１切替信号φ１の供給を受けてオン又はオフとなり、スイッチＭ７が第２切替信号φ２の供給を受けてオン又はオフとなり、スイッチＭ８が第１切替信号φ１の供給を受けてオン又はオフとなるように制御を行う。これにより、実施例３及び実施例５と同様に、第２動作時において、差動入力信号（Ｖｉｎ（＋）、Ｖｉｎ（−））の変化に応じた信号波形を有する出力電圧Ｖｏｕｔを得ることが出来る。
図２１は、実施例７の増幅回路７２０の構成を示す回路図である。増幅回路７２０は、インピーダンス変換回路７１がプログラマブルゲインアンプとして構成されている点で、実施例６の増幅回路６２０と異なる。
インピーダンス変換回路７１は、演算増幅器７１ａ及び７１ｂを有する。演算増幅器７１ａの出力端は、コンデンサＣ１ａを介してオペアンプ１０の負入力端に接続されている。演算増幅器７１ｂの出力端は、コンデンサＣ１ｂを介してオペアンプ１０の正入力端に接続されている。
演算増幅器７１ａの出力端及び負入力端の間には、スイッチＭ９〜Ｍ１２が夫々並列に接続されている。スイッチＭ９〜Ｍ１２は、例えばＮチャネル型ＭＯＳトランジスタから構成されている。スイッチＭ９〜Ｍ１２の各々の一端は、演算増幅器７１ａの負入力端に接続されている。スイッチＭ１３〜Ｍ１６の各々の一端は、演算増幅器７１ｂの負入力端に接続されている。
スイッチＭ９の他端はノードｎ５及び抵抗Ｒ５ａを介して演算増幅器７１ａの出力端に接続されている。スイッチＭ１６の他端はノードｎ６及び抵抗Ｒ５ｂを介して演算増幅器７１ｂの出力端に接続されている。ノードｎ５及びｎ６の間には、抵抗Ｒ４ａ、Ｒ３ａ、Ｒ２ａ、Ｒ１、Ｒ２ｂ、Ｒ３ｂ及びＲ４ｂが直列に接続されている。抵抗Ｒ２ｂは抵抗Ｒ２ａと同じ抵抗値Ｒ２を有し、抵抗Ｒ３ｂは抵抗Ｒ３ａと同じ抵抗値Ｒ３を有し、抵抗Ｒ４ｂは抵抗Ｒ４ａと同じ抵抗値Ｒ４を有し、抵抗Ｒ５ｂは抵抗Ｒ５ａと同じ抵抗値Ｒ５を有する。
スイッチＭ９は、一端が演算増幅器７１ａの負入力端に接続され、他端が抵抗Ｒ５ａを介して演算増幅器７１ａの出力端に接続されている。スイッチＭ９は選択信号Ｓ３に応じてオン又はオフに制御される。スイッチＭ９がオンになると、演算増幅器７１ａの負入力端と出力端とが抵抗Ｒ５ａを介して接続される。
スイッチＭ１０は、一端が演算増幅器７１ａの負入力端に接続され、他端が抵抗Ｒ４ａ及びＲ５ａを介して演算増幅器７１ａの出力端に接続されている。スイッチＭ１０は選択信号Ｓ２に応じてオン又はオフに制御される。スイッチＭ１０がオンになると、演算増幅器７１ａの負入力端と出力端とが抵抗Ｒ４ａ及びＲ５ａを介して接続される。
スイッチＭ１１は、一端が演算増幅器７１ａの負入力端に接続され、他端が抵抗Ｒ３ａ、Ｒ４ａ及びＲ５ａを介して演算増幅器７１ａの出力端に接続されている。スイッチＭ１１は選択信号Ｓ１に応じてオン又はオフに制御される。スイッチＭ１１がオンになると、演算増幅器７１ａの負入力端と出力端とが抵抗Ｒ３ａ、Ｒ４ａ及びＲ５ａを介して接続される。
スイッチＭ１２は、一端が演算増幅器７１ａの負入力端に接続され、他端が抵抗Ｒ２ａ、Ｒ３ａ、Ｒ４ａ及びＲ５ａを介して演算増幅器７１ａの出力端に接続されている。スイッチＭ１２は選択信号Ｓ０に応じてオン又はオフに制御される。スイッチＭ１２がオンになると、演算増幅器７１ａの負入力端と出力端とが抵抗Ｒ２ａ、Ｒ３ａ、Ｒ４ａ及びＲ５ａを介して接続される。
スイッチＭ１３は、一端が演算増幅器７１ｂの負入力端に接続され、他端が抵抗Ｒ２ｂ、Ｒ３ｂ、Ｒ４ｂ及びＲ５ｂを介して演算増幅器７１ｂの出力端に接続されている。スイッチＭ１３は選択信号Ｓ０に応じてオン又はオフに制御される。スイッチＭ１３がオンになると、演算増幅器７１ｂの負入力端と出力端とが抵抗Ｒ２ｂ、Ｒ３ｂ、Ｒ４ｂ及びＲ５ｂを介して接続される。
スイッチＭ１４は、一端が演算増幅器７１ｂの負入力端に接続され、他端が抵抗Ｒ３ｂ、Ｒ４ｂ及びＲ５ｂを介して演算増幅器７１ｂの出力端に接続されている。スイッチＭ１４は選択信号Ｓ１に応じてオン又はオフに制御される。スイッチＭ１４がオンになると、演算増幅器７１ｂの負入力端と出力端とが抵抗Ｒ３ｂ、Ｒ４ｂ及びＲ５ｂを介して接続される。
スイッチＭ１５は、一端が演算増幅器７１ｂの負入力端に接続され、他端が抵抗Ｒ４ｂ及びＲ５ｂを介して演算増幅器７１ｂの出力端に接続されている。スイッチＭ１５は選択信号Ｓ２に応じてオン又はオフに制御される。スイッチＭ１５がオンになると、演算増幅器７１ｂの負入力端と出力端とが抵抗Ｒ４ｂ及びＲ５ｂを介して接続される。
スイッチＭ１６は、一端が演算増幅器７１ｂの負入力端に接続され、他端が抵抗Ｒ５ｂを介して演算増幅器７１ｂの出力端に接続されている。スイッチＭ１６は選択信号Ｓ３に応じてオン又はオフに制御される。スイッチＭ１６がオンになると、演算増幅器７１ｂの負入力端と出力端とが抵抗Ｒ５ｂを介して接続される。
選択信号Ｓ０〜Ｓ３は、いずれか１つが信号レベルＨ（すなわち、ＯＮ）となり、その他の３つが信号レベルＬ（すなわち、ＯＦＦ）となるように制御される。これにより、スイッチＭ９及びＭ１６、Ｍ１０及びＭ１５、Ｍ１１及びＭ１４、Ｍ１２及びＭ１３からなる組み合わせのうち、いずれか１組がオンとなり、他の３組はオフとなるように制御される。
選択信号Ｓ０〜Ｓ３のＯＮ／ＯＦＦに応じてスイッチＭ９〜Ｍ１６の状態（オン又はオフ）が変化し、演算増幅器７１ａ及び７１ｂの出力端及び負入力端に接続される抵抗の抵抗値が切り替わる。これにより、電圧増幅回路であるインピーダンス変換回路７１の電圧利得Ｇが変化する。
図２２は、選択信号Ｓ０〜Ｓ３の信号レベルと電圧利得Ｇとの関係を示すテーブルである。
選択信号Ｓ０がＯＮ、選択信号Ｓ１〜Ｓ３がＯＦＦの場合、スイッチＭ１２及びＭ１３がオンとなり、他のスイッチがオフとなる。これにより、演算増幅器７１ａの負入力端と出力端との間が抵抗Ｒ２ａ、Ｒ３ａ、Ｒ４ａ及びＲ５ａを介して接続される。また、演算増幅器７１ｂの負入力端と出力端との間が抵抗Ｒ２ｂ、Ｒ３ｂ、Ｒ４ｂ及びＲ５ｂを介して接続される。一方、演算増幅器７１ａ及び７１ｂの間は抵抗Ｒ１を介して接続される。これにより、電圧利得Ｇ＝２×（Ｒ５＋Ｒ４＋Ｒ３＋Ｒ２）／Ｒ１となる。
選択信号Ｓ１がＯＮ、選択信号Ｓ０、Ｓ２及びＳ３がＯＦＦの場合、スイッチＭ１１及びＭ１４がオンとなり、他のスイッチがオフとなる。これにより、演算増幅器７１ａの負入力端と出力端との間が抵抗Ｒ３ａ、Ｒ４ａ及びＲ５ａを介して接続される。また、演算増幅器７１ｂの負入力端と出力端との間が抵抗Ｒ３ｂ、Ｒ４ｂ及びＲ５ｂを介して接続される。一方、演算増幅器７１ａ及び７１ｂの間は抵抗Ｒ１、Ｒ２ａ及びＲ２ｂを介して接続される。これにより、電圧利得Ｇ＝２×（Ｒ５＋Ｒ４＋Ｒ３）／（２×Ｒ２＋Ｒ１）となる。
選択信号Ｓ２がＯＮ、選択信号Ｓ０、Ｓ１及びＳ３がＯＦＦの場合、スイッチＭ１０及びＭ１５がオンとなり、他のスイッチがオフとなる。これにより、演算増幅器７１ａの負入力端と出力端との間が抵抗Ｒ４ａ及びＲ５ａを介して接続される。また、演算増幅器７１ｂの負入力端と出力端との間が抵抗Ｒ４ｂ及びＲ５ｂを介して接続される。一方、演算増幅器７１ａ及び７１ｂの間は抵抗Ｒ１、Ｒ２ａ、Ｒ３ａ、Ｒ２ｂ及びＲ３ｂを介して接続される。これにより、電圧利得Ｇ＝２×（Ｒ５＋Ｒ４）／｛２×（Ｒ３＋Ｒ２）＋Ｒ１｝となる。
選択信号Ｓ３がＯＮ、選択信号Ｓ０、Ｓ１及びＳ２がＯＦＦの場合、スイッチＭ９及びＭ１６がオンとなり、他のスイッチがオフとなる。これにより、演算増幅器７１ａの負入力端と出力端との間が抵抗Ｒ５ａを介して接続される。また、演算増幅器７１ｂの負入力端と出力端との間が抵抗Ｒ５ｂを介して接続される。一方、演算増幅器７１ａ及び７１ｂの間は抵抗Ｒ１、Ｒ２ａ、Ｒ３ａ、Ｒ４ａ、Ｒ２ｂ、Ｒ３ｂ及びＲ４ｂを介して接続される。これにより、電圧利得Ｇ＝２×Ｒ５／｛２×（Ｒ４＋Ｒ３＋Ｒ２）＋Ｒ１｝となる。
以上のように、本実施例の増幅回路７２０によれば、差動入力信号である入力電圧を増幅して出力電圧を生成する増幅回路において、増幅利得を選択的に変化させることができる。また、実施例２と同様、クロックフィードスルーの影響を抑えつつ、電荷の充電動作及び増幅電圧の出力動作の切り替えを高速に行うことができる。
なお、実施例３や実施例５と同様に、スイッチＭ１及びＭ２に供給される切替信号を入れ替え、スイッチＭ７及びＭ８に供給される信号を入れ替えても良い。すなわち、スイッチＭ１が第２切替信号φ２の供給を受けてオン又はオフとなり、スイッチＭ２が第１切替信号φ１の供給を受けてオン又はオフとなり、スイッチＭ７が第２切替信号φ２の供給を受けてオン又はオフとなり、スイッチＭ８が第１切替信号φ１の供給を受けてオン又はオフとなるように制御を行う。これにより、実施例３及び実施例５と同様に、第２動作時において、差動入力信号（Ｖｉｎ（＋）、Ｖｉｎ（−））の変化に応じた信号波形を有する出力電圧Ｖｏｕｔを得ることが出来る。
なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、インピーダンス変換回路が電圧増幅回路である例について説明したが、増幅利得１の回路であっても良い。すなわち、インピーダンス変換回路は、信号源の出力インピーダンスをより小なるインピーダンスに変換する回路であれば良い。
また、上記実施例では、各スイッチがＮチャネル型ＭＯＳトランジスタである場合を例として説明したが、これとは反対導電型のＰチャネル型のＭＯＳトランジスタから構成されていても良い。
また、上記実施例では、増幅回路が赤外線センサ装置に用いられている場合を例として説明したが、本発明の増幅回路が適用される装置はこれに限られない。信号源の出力インピーダンスが比較的高い装置に本発明の増幅回路を適用することにより、出力インピーダンスを変換して切り替え動作を高速に行わせることが可能となる。
また、上記実施例７では、選択信号Ｓ０〜Ｓ３に応じてスイッチＭ９〜Ｍ１６がオン又はオフとなることにより、増幅回路の利得が４段階に変化する場合を例として説明した。しかし、増幅利得としてとりうる増幅率の値及びその個数はこれに限られない。例えば、選択信号の数をｎ（ｎ；自然数）とし、これに応じてスイッチ及び抵抗の数を設定することにより、増幅利得をｎ段階に変化させることが可能である。
１００ 赤外線センサ装置
１１０ サーモパイル
１２０ 増幅回路
１３０ Ａ／Ｄ変換回路
１０ オペアンプ
１１ インピーダンス変換回路
１２ 演算増幅器
Ｓ１，Ｓ２ スイッチ回路
Ｍ１〜Ｍ５ スイッチ
Ｃ１、Ｃ２ コンデンサ

Claims (2)

  1. 信号源から入力電圧の供給を受け、前記入力電圧に応じた電荷を保持する第１動作と、前記入力電圧を増幅した出力電圧を出力する第２動作と、を行うスイッチトキャパシタ増幅回路であって、
    正入力端及び負入力端を有し、出力端から前記出力電圧を出力するオペアンプと、
    前記オペアンプの前記正入力端に一端が接続された第１キャパシタと、
    前記オペアンプの前記負入力端に一端が接続された第２キャパシタと、
    前記オペアンプの前記負入力端に一端が接続され、他端が所定電位に接続された第３キャパシタと、
    前記第１動作時に前記第１キャパシタの他端と前記信号源とを接続し、前記第２動作時に前記第１キャパシタの他端を前記所定電位に接続する第１スイッチ回路と、
    前記第１動作時に前記第２キャパシタの他端を前記所定電位に接続するとともに前記オペアンプの前記出力端と前記負入力端とを短絡し、前記第２動作時に前記第２キャパシタの他端と前記オペアンプの前記出力端とを接続することにより前記オペアンプの前記出力端と前記負入力端とを前記第２キャパシタを介して接続する第２スイッチ回路と、
    前記第１スイッチ回路と前記第１キャパシタの他端との間に接続され、前記信号源の出力インピーダンスを所定のインピーダンスに変換するインピーダンス変換回路と、
    前記第２キャパシタの容量に相当する容量を有し、一端が前記オペアンプの前記正入力端に接続され、他端が前記所定電位に接続された第４キャパシタと、
    前記第１動作時に前記オペアンプの前記正入力端を前記所定電位に接続し、前記第２動作時に前記オペアンプの前記正入力端と前記所定電位とを非接続にする切替スイッチと、
    を含むことを特徴とするスイッチトキャパシタ増幅回路。
  2. 信号源から入力電圧の供給を受け、前記入力電圧に応じた電荷を保持する第１動作と、前記入力電圧を増幅した出力電圧を出力する第２動作と、を行うスイッチトキャパシタ増幅回路であって、
    正入力端及び負入力端を有し、出力端から前記出力電圧を出力するオペアンプと、
    前記オペアンプの前記正入力端に一端が接続された第１キャパシタと、
    前記オペアンプの前記負入力端に一端が接続された第２キャパシタと、
    前記オペアンプの前記負入力端に一端が接続され、他端が所定電位に接続された第３キャパシタと、
    前記第１動作時に前記第１キャパシタの他端を前記所定電位に接続し、前記第２動作時に前記第１キャパシタの他端と前記信号源とを接続する第１スイッチ回路と、
    前記第１動作時に前記第２キャパシタの他端を前記所定電位に接続するとともに前記オペアンプの前記出力端と前記負入力端とを短絡し、前記第２動作時に前記第２キャパシタの他端と前記オペアンプの前記出力端とを接続することにより前記オペアンプの前記出力端と前記負入力端とを前記第２キャパシタを介して接続する第２スイッチ回路と、
    前記第１スイッチ回路と前記第１キャパシタの他端との間に接続され、前記信号源の出力インピーダンスを所定のインピーダンスに変換するインピーダンス変換回路と、
    前記第２キャパシタの容量に相当する容量を有し、一端が前記オペアンプの前記正入力端に接続され、他端が前記所定電位に接続された第４キャパシタと、
    前記第１動作時に前記オペアンプの前記正入力端を前記所定電位に接続し、前記第２動作時に前記オペアンプの前記正入力端と前記所定電位とを非接続にする切替スイッチと、
    を含むことを特徴とするスイッチトキャパシタ増幅回路。
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CN201810413838.1A CN108880496B (zh) 2017-05-09 2018-05-03 开关电容器放大电路、电压放大方法以及红外线传感器装置
US17/167,434 US11863132B2 (en) 2017-05-09 2021-02-04 Switched capacitor amplifier circuit, voltage amplification method, and infrared sensor device

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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7111035B2 (ja) * 2019-03-14 2022-08-02 株式会社デンソー スイッチトキャパシタアンプ
GB2590976B (en) * 2020-01-13 2022-04-20 Nokia Technologies Oy Semiconductor based temperature sensor
CN111504478B (zh) * 2020-05-15 2021-02-12 江苏福维健康科技有限公司 一种一体化手术室测温系统

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01272312A (ja) * 1988-04-25 1989-10-31 Nec Corp スイッチドキャパシタ回路
JP3102020B2 (ja) * 1990-08-15 2000-10-23 日本電気株式会社 演算増幅回路
JPH0497609A (ja) 1990-08-15 1992-03-30 Hitachi Ltd スイッチ回路
US5258664A (en) * 1991-07-05 1993-11-02 Silicon Systems, Inc. Operational amplifier with self contained sample and hold and auto zero
US5142238A (en) * 1991-07-18 1992-08-25 Silicon Systems, Inc. Switched-capacitor differential amplifier
JPH0645875A (ja) * 1992-07-24 1994-02-18 Nec Corp スイッチトキャパシタ回路
JPH06334483A (ja) * 1993-05-21 1994-12-02 Matsushita Electric Ind Co Ltd スイッチトキャパシタサンプルホールド回路
US5617093A (en) * 1994-09-30 1997-04-01 Imp, Inc. Switched capacitor analog circuits with low input capacitance
JP3262013B2 (ja) * 1997-02-24 2002-03-04 三菱電機株式会社 容量型センサインターフェース回路
US5986497A (en) * 1997-05-16 1999-11-16 Mitsubishi Denki Kabushiki Kaisha Interface circuit for capacitive sensor
JP4330791B2 (ja) * 2000-12-27 2009-09-16 セイコーインスツル株式会社 半導体集積回路装置および半導体集積回路装置の制御方法
US6952240B2 (en) * 2001-05-18 2005-10-04 Exar Corporation Image sampling circuit with a blank reference combined with the video input
US6515612B1 (en) * 2001-10-23 2003-02-04 Agere Systems, Inc. Method and system to reduce signal-dependent charge drawn from reference voltage in switched capacitor circuits
JP3621385B2 (ja) * 2002-02-20 2005-02-16 シャープ株式会社 スイッチトキャパシタ増幅器、および、それを用いた電荷結合素子用アナログインターフェース回路
JP2006129107A (ja) * 2004-10-29 2006-05-18 Nippon Precision Circuits Inc 信号増幅装置
JP4188931B2 (ja) * 2005-03-09 2008-12-03 富士通マイクロエレクトロニクス株式会社 演算増幅器及び演算増幅器のオフセット電圧キャンセル方法
JP4821364B2 (ja) * 2006-02-24 2011-11-24 日本電気株式会社 オフセットキャンセルアンプ及びそれを用いた表示装置、並びにオフセットキャンセルアンプの制御方法
JP5086992B2 (ja) * 2006-04-27 2012-11-28 ルネサスエレクトロニクス株式会社 増幅回路
US7345530B1 (en) * 2006-06-01 2008-03-18 National Semiconductor Corporation Regulated switch driving scheme in switched-capacitor amplifiers with opamp-sharing
JP4900065B2 (ja) * 2006-10-19 2012-03-21 株式会社デンソー マルチチャネルサンプルホールド回路およびマルチチャネルａ／ｄ変換器
JP2009081545A (ja) * 2007-09-25 2009-04-16 Fujitsu Microelectronics Ltd プログラマブルゲイン回路及び増幅回路
JP2010134107A (ja) * 2008-12-03 2010-06-17 Seiko Epson Corp 集積回路装置、電気光学装置、及び電子機器
JP2010171886A (ja) * 2009-01-26 2010-08-05 Asahi Kasei Electronics Co Ltd 電子ボリューム回路
JP2010193332A (ja) * 2009-02-20 2010-09-02 Seiko Epson Corp スイッチトキャパシタ増幅回路、センサー装置および電子機器
WO2010103580A1 (ja) * 2009-03-09 2010-09-16 パナソニック株式会社 スイッチトキャパシタ増幅回路、アナログフロントエンド回路
JP4956573B2 (ja) * 2009-03-19 2012-06-20 株式会社東芝 増幅回路及び磁気センサ
JP5083287B2 (ja) * 2009-09-11 2012-11-28 セイコーエプソン株式会社 検出装置、物理量測定装置及び電子機器
JP2011166419A (ja) * 2010-02-09 2011-08-25 Renesas Electronics Corp スイッチドキャパシタ回路
US8633766B2 (en) * 2010-04-19 2014-01-21 Rf Micro Devices, Inc. Pseudo-envelope follower power management system with high frequency ripple current compensation
JP2012044347A (ja) * 2010-08-17 2012-03-01 Seiko Epson Corp 集積回路装置及び電子機器
JP6131550B2 (ja) * 2012-09-14 2017-05-24 株式会社リコー 信号増幅回路及び信号増幅判定回路
US9231524B2 (en) * 2013-01-18 2016-01-05 Intel Corporation Digital transceiver with switched capacitor sampling mixers and switched capacitor amplifiers
US9231539B2 (en) * 2013-03-06 2016-01-05 Analog Devices Global Amplifier, a residue amplifier, and an ADC including a residue amplifier
CN106160671B (zh) * 2015-04-10 2019-03-15 无锡华润上华科技有限公司 信号放大电路
US20200395905A1 (en) * 2015-07-30 2020-12-17 Circuit Seed, Llc Multi-stage and feed forward compensated complementary current field effect transistor amplifiers

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