JP4330791B2 - 半導体集積回路装置および半導体集積回路装置の制御方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、光信号を電荷に変換する複数の受光素子と、受光素子を一定電位にリセットするリセット回路と、リセット後のそれぞれの受光素子の電圧を読み出す、リセットレベル読み出し回路と、複数の受光素子をリセットした後、光信号電荷を一定期間蓄積した後の受光素子の電圧を読み出す、光信号読み出し回路と、前記リセットレベルと、前記光信号とを順次読み出す走査回路を備えた半導体集積回路装置に関し、特に走査回路以降の光信号の読み出し速度の改善を図ったものに関するる。
【0002】
【従来の技術】
従来、ファクシミリやスキャナーなどで、原稿読み取りに用いられる密着型イメージセンサーチップは、図2に示すような構成により、読み取った画像情報、つまり光信号をチップの外に出力している。すなわち、フォトダイオード、リセットレベル読み出し回路、光信号読み出し回路を含む回路ブロック1-1から1-nが、密着型イメージセンサーチップ上に一列に配置され、走査回路2により、リセット後のフォトダイオードのリセット電位と、フォトダイオードに一定期間光を照射されたあとの光信号が、走査され読み出される。読み出された光信号は、照射された光強度に比例した電位とリセット電位を含んでいるため、ゲインアンプとクランプ回路3によって、走査され読み出された光信号から、リセット電位が差し引かれ増幅されて、バッファーアンプ10を通ってチップの外に出力される。
【0003】
従来のゲインアンプとクランプ回路3とバッファーアンプ10の回路例を図3に示す。従来例では、光信号からのリセット電位の引き算と増幅は、オペアンプの入力に直列に接続した容量とスイッチによるクランプと、2つのフィードバック抵抗を使った正転アンプによって行われていた。以下にクランプと正転アンプによる光信号からのリセット電位の引き算と信号増幅について、図3と同図のアナログスイッチ40から44のオンオフのタイミングチャート図4に従って簡単に説明する。なお、タイミングチャート図4で、信号波形が‘H’のときアナログスイッチはオン、信号波形が‘L’のとき、アナログスイッチはオフであることを示す。
【0004】
まず走査回路から光信号Vinが、図3の入力端子30に印加され、タイミングチャート図4の時刻t1に、アナログスイッチ4,アナログスイッチ41,アナログスイッチ42,アナログスイッチ43,アナログスイッチ44は閉じられる。オペアンプ20、抵抗60,抵抗61で構成される正転アンプは、2つの抵抗比で決まるゲインG1を持ち、容量50の両端の電位は、Vinとオペアンプ20のオフセット電圧Vof1の和の、正転アンプのゲインG1倍なるが、オペアンプ21の正転入力端子70は、アナログスイッチ42により、AGND端子32に接続され、この電位に保たれる。同様にして、容量51の両端の電位は、オペアンプ21のオフセット電圧Vof2の、オペアンプ21、抵抗62,抵抗63で構成される正転アンプのゲインG2倍になるが、オペアンプ22の正転入力端子71は、AGND電位に保たれる。
【0005】
つぎにタイミングチャート図4の時刻t2ですべてのスイッチが一旦閉じられ、入力端子30からリセット電圧を入力し、タイミングチャート図4の時刻t3に、アナログスイッチ40,アナログスイッチ41,アナログスイッチ43が閉じられると、オペアンプ20の正転アンプは、リセット電圧を増幅して出力するが、オペアンプ21の正転アンプの入力端子70は、一旦AGND電位に保たれていたため、リセット電圧を増幅した出力の変化、つまりは光信号からリセット電圧を引き算した電圧のゲインG1倍が、オペアンプ21の正転アンプに入力端子70に印加されたことになる。オペアンプ22のバッファーアンプの正転入力端子71に関しても同様にして、AGND電位からの変化が入力されるから、全体として、光信号からリセット電圧を引き算した電圧に、ゲインG1およびゲインG2を乗じた電圧が、オペアンプ22のバッファーアンプから出力される。
【0006】
【発明が解決しようとする課題】
以上説明した、従来のゲインアンプとクランプ回路では、光信号からリセット信号が差し引かれて、光信号成分だけバッファーアンプから出力されるとき、従来例の2つの正転アンプの増幅動作は同時に行われ、増幅動作を行っているときにバッファーアンプから出力されるため、増幅回路からバッファーアンプにかけてのアナログ信号処理回路のスピードの改善には限界があった。
【0007】
また、従来の光信号の読み出しは、光信号とリセット電圧が、時系列的に順々にゲインアンプとクランプ回路に入力されるため、主に電源系から不規則に入ってくる入力へのノイズに関しては、そのまま増幅されて出力されるため、ノイズが多い欠点があった。
【0008】
【課題を解決するための手段】
本発明によれば、光信号からのリセット電圧の引き算と増幅は、スイッチトキャパシタ回路を使うことで、数クロックサイクルに分けて行うようにしたため、高速に行うことができるようにした。また、光信号とリセット電圧を同時にサンプリングする回路を提案することで、主に電源系から入力されるノイズに対しても、ほとんど影響を受けることの無い読み出し回路を実現できる。
【0009】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態の一例につき詳細に説明する。
【0010】
図1は、本発明による半導体集積回路装置の実施の形態の一例を示すブロック図である。図1において、フォトダイオードなどの受光素子、リセットレベル読み出し回路、光信号読み出し回路を含む回路ブロック1-1から1-nが一列に配置され、走査回路2により、リセット後のフォトダイオードのリセット電位と、フォトダイオードに一定期間光を照射されたあとの光信号が、走査され読み出される。読み出された光信号は、スイッチトキャパシタ回路ブロック4とスイッチトキャパシタ回路ブロック5に接続され、このブロックで、光信号からのリセット信号の減算と、減算結果信号の増幅が行われる。スイッチトキャパシタ回路ブロック4とスイッチトキャパシタ回路ブロック5の出力は、アナログマルチプレクサ6に入力され、その出力はバッファーアンプ10を通してチップの外に出力される。
【0011】
図1のスイッチトキャパシタ回路ブロック4とスイッチトキャパシタ回路ブロック5を構成するスイッチトキャパシタ回路は、制御クロックに応じて、入力信号のサンプリングと増幅を繰り返すが、図1のスイッチトキャパシタ回路ブロックを、以下のように制御することで、光信号からリセットレベルの減算とその結果の増幅、そしてバッファーアンプ10からの光信号出力速度を従来より高速に行うことができる。
【0012】
すなわち、図1のスイッチトキャパシタ回路ブロック4を構成するスイッチトキャパシタ回路と、図1のスイッチトキャパシタ回路5ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、周波数が等しくお互いに逆相のクロックにより駆動され、スイッチトキャパシタ回路ブロック4を構成するスイッチトキャパシタ回路がサンプリング動作状態にある間、スイッチトキャパシタ回路ブロック5を構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、増幅動作状態にある一方、スイッチトキャパシタ回路ブロック4を構成するスイッチトキャパシタ回路が増幅動作状態にある間、スイッチトキャパシタ回路ブロック5を構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、サンプリング動作状態にあり、スイッチトキャパシタ回路ブロック4を構成するそれぞれのスイッチトキャパシタ回路と、スイッチトキャパシタ回路ブロック5を構成するそれぞれのスイッチトキャパシタ回路は、互いに隣接するスイッチトキャパシタ回路同士で、同じサンプリング動作状態または増幅状態にならないように制御する。
【0013】
本発明の図1の半導体集積回路を以上のように制御した場合、スイッチトキャパシタ回路ブロックの1つのスイッチトキャパシタ回路が増幅状態にあるとき、その次段のスイッチトキャパシタ回路は、サンプリング状態となっている。前段のスイッチトキャパシタ回路の出力が、1クロックサイクルを掛けてセットリングし終わったとき、サンプリング状態にある次段のスイッチトキャパシタ回路はサンプリングを終了し、サンプリングした入力、つまり前段の増幅結果の増幅を開始するようにしているから、本発明では増幅動作は、スイッチトキャパシタ回路の数のステップに分けて、1つのステップは1クロックサイクルを掛けて行うようにすることができる。従って、従来の回路が増幅動作を1つのクロックサイクル内で終了させなければならなかったのに対して、高速に増幅を行うことができる。
【0014】
さらに、本発明の図1の半導体集積回路を以上のように制御し、それぞれのスイッチトキャパシタ回路ブロック4の出力とスイッチトキャパシタ回路ブロック5の出力が、それぞれ増幅状態にあるときを選択して、アナログマルチプレクサ6を切り換えるようにすれば、バッファーアンプ10には、常に、光信号からのリセット信号の減算と減算結果信号の増幅が行われた信号が、切れ目無く入力される。このため、バッファーアンプ10の出力からは、受光素子が受けた光信号が、切れ目が無く連続して出力できるため、光信号出力速度を最大にすることができる。
【0015】
図5は、本発明の半導体集積回路の第2の実施例である。図5において、フォトダイオードなどの受光素子、リセットレベル読み出し回路、光信号読み出し回路を含む回路ブロック1-1から1-nが一列に配置され、走査回路2により、リセット後のフォトダイオードのリセット電位と、フォトダイオードに一定期間光を照射されたあとの光信号が、走査され読み出される。読み出された光信号は、スイッチトキャパシタ回路ブロック4とスイッチトキャパシタ回路ブロック5に接続され、このブロックで、光信号からのリセット信号の減算と、減算結果信号の増幅が行われる。スイッチトキャパシタ回路ブロック4とスイッチトキャパシタ回路ブロック5の出力はそれぞれ、サンプルアンドホールド回路7とサンプルアンドホールド回路8とに接続され、それらの出力はさらに、アナログマルチプレクサ6に入力され、その出力はバッファーアンプ10を通してチップの外に出力される。
【0016】
図5の半導体集積回路装置を、以下のように制御することで、バッファーアンプ10からの出力速度はさらに大きくすることができる。すなわち、図5のスイッチトキャパシタ回路ブロック4を構成するスイッチトキャパシタ回路と、図5のスイッチトキャパシタ回路5ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、周波数が等しくお互いに逆相のクロックにより駆動され、スイッチトキャパシタ回路ブロック4を構成するスイッチトキャパシタ回路がサンプリング動作状態にある間、スイッチトキャパシタ回路ブロック5を構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、増幅動作状態にある一方、スイッチトキャパシタ回路ブロック4を構成するスイッチトキャパシタ回路が増幅動作状態にある間、スイッチトキャパシタ回路ブロック5を構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、サンプリング動作状態にあり、スイッチトキャパシタ回路ブロック4を構成するそれぞれのスイッチトキャパシタ回路と、スイッチトキャパシタ回路ブロック5を構成するそれぞれのスイッチトキャパシタ回路は、互いに隣接するスイッチトキャパシタ回路同士で、同じサンプリング動作状態または増幅状態にならないように制御する。
【0017】
図5のサンプルアンドホールド回路7とサンプルアンドホールド回路8は、前段のスイッチトキャパシタ回路ブロック4およびスイッチトキャパシタ回路ブロック5の出力が増幅状態からサンプリング状態に変化する直前の出力をサンプリングし、スイッチトキャパシタ回路ブロック4および、スイッチトキャパシタ回路ブロック5の出力が、それぞれサンプリング状態にあるとき、出力をホールドさせる。図5のアナログマルチプレクサ6は、サンプルアンドホールド回路7およびサンプルアンドホールド回路8の出力が、それぞれホールドにあるときを選択して、切り換えるようにすれば、バッファーアンプ10には、常に、光信号からのリセット信号の減算と減算結果信号の増幅が行われ、サンプルアンドホールドされた信号が、切れ目無く入力されることになる。
【0018】
この図5の実施例においては、増幅回路の高速性に加え、バッファーアンプ10の入力には、常に、光信号からのリセット信号の減算と減算結果信号の増幅が行われた信号が、切れ目無く入力されると同時に、サンプルアンドホールド回路7およびサンプルアンドホールド回路8によって、ホールドされセットリングし終わった信号が入力される。このためバッファーアンプ10のセットリング時間はさらに小さくなり、光信号出力速度をさらに高速にすることができる。
【0019】
次に、スイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ増幅回路の、具体的回路例について説明する。図6はスイッチトキャパシタ増幅回路の具体例、図7は制御クロックのタイミングチャートである。
【0020】
図6のスイッチトキャパシタ増幅回路は、図のように、オペアンプ120、アナログスイッチ140〜144、容量151とn倍の容量値を持つ容量150で構成され、入力端子130には、入力信号V1が、入力端子131には、入力信号V2が入力され、出力端子133から、V1とV2の差をn倍した信号が出力される。
【0021】
回路の動作について、図7のタイミングチャートを使って詳しく説明すると、まずφ1が‘H’、φ2が‘L’のとき、図6のスイッチトキャパシタ増幅回路のアナログスイッチ140,アナログスイッチ142,アナログスイッチ144はオン、アナログスイッチ141,アナログスイッチ143はオフで、回路はサンプリング動作状態になっている。この状態で入力電圧V1が容量150にサンプリングされるが、オペアンプ120の反転入力端子170と出力端子133は、アナログスイッチ142により接続されているから、オペアンプの出力電圧は、図7のようにAGNDレベルとオペアンプのオフセット電圧を足した電圧レベルとなる。図7ではオペアンプのオフセット電圧は通常十数mVであるから明示していない。もう一つの容量151の片端は、オペアンプ120の反転入力端子170に接続され、もう片端はアナログスイッチ144を通してアナロググランドレベルに接続されるから、容量151の両端にはオペアンプ120のオフセットレベルが蓄えられる。
【0022】
つぎに、φ1が‘L’、φ2が‘H’になると、図6のスイッチトキャパシタ増幅回路のアナログスイッチ140がオフ、アナログスイッチ141がオンし、容量150の片端は、入力端子130から、入力端子131に接続され、V2レベルが入力する。一方、アナログスイッチ144によりアナロググランドレベルに接続されていた容量151の片端は、アナログスイッチ143がオン、アナログスイッチ144がオフするからオペアンプ120の出力端子133に接続される。アナログスイッチ142がオフし、オペアンプ120の反転入力端子170と出力端子133をつなぐフィードバック回路は、容量151だけとなるから、オペアンプのゲインが十分大きいとすると、電荷保存則から出力端子133には、図7のように、2つの入力レベルの差のn倍のレベルが出力される。サンプリング動作時には、容量150と容量151にオペアンプのオフセット電圧が蓄えられていたから、出力にはオペアンプのオフセットレベルは出力されない。すなわち、出力電圧は、
n(V1-V2)
となる。つまり、図6の具体的実施例の回路は、2つの入力電圧の差を、2つの容量比、n倍だけ増幅し、出力にはオペアンプのオフセット電圧が現れないゲインアンプとして動作する。
【0023】
図6のスイッチトキャパシタ増幅回路を用いて本発明の半導体集積回路装置を構成した具体的回路例を、図8に、制御クロックf1, f2のタイミングチャート、および回路の各部の波形を図9に示す。
【0024】
図8のの本発明の具体的実施例の半導体集積回路装置は、図のように、オペアンプ220,221、アナログスイッチ240〜249、容量250〜253により、2つのスイッチトキャパシタ増幅回路210と211が構成され、この2つのスイッチトキャパシタ増幅回路210と211が直列に接続され、第1のスイッチトキャパシタ回路ブロックが構成される。さらに、オペアンプ320〜321、アナログスイッチ340〜349、容量350〜353は、直列接続された2つのスイッチトキャパシタ増幅回路310と311を構成し、第2のスイッチトキャパシタ回路ブロックが構成される。スイッチトキャパシタ増幅回路210,211,310,311の容量比はnとしているため、それぞれのスイッチトキャパシタ増幅回路のゲインはnとなっている。
【0025】
いま、図8の入力端子230,231に、図9の入力波形1の入力信号SIGNAL1とRESET1が入力され、図8の入力端子330,331に、図9の入力波形2の入力信号SIGNAL2とRESET2が入力されている。図8に示すように、スイッチトキャパシタ増幅回路210は、制御クロックf1が‘H’の時サンプリング動作状態にあり、制御クロックf2が‘H’の時、増幅動作状態にある。図9に示すように、時刻t1における、スイッチトキャパシタ増幅回路210でサンプリングされたSIGNAL1信号電圧レベルをS1、時刻t2におけるRESET1信号電圧レベルをR1とすると、図8のスイッチトキャパシタ増幅回路210の出力、A点232の波形は、図9のA点の波形で示したように、t1からt2の間の制御クロックf2が‘H’の間増幅動作し、最終出力電圧は、n(S1−R1)となる。
【0026】
同様にして、図8のスイッチトキャパシタ増幅回路310は、制御クロックf2が‘H’の時サンプリング動作状態にあり、制御クロックf1が‘H’の時、増幅動作状態になるから、時刻t2における、スイッチトキャパシタ増幅回路310でサンプリングされたSIGNAL2信号電圧レベルをS2、時刻t3におけるRESET2信号電圧レベルをR2とすると、図8のスイッチトキャパシタ増幅回路310の出力、B点332の波形は、図9のB点の波形で示したように、n(S2−R2)となる。
【0027】
次に、図8のスイッチトキャパシタ増幅回路211は、制御クロックf2が‘H’の時サンプリング動作、制御クロックf1が‘H’の時、増幅動作状態、スイッチトキャパシタ増幅回路311は、制御クロックf1が‘H’の時サンプリング動作、制御クロックf2が‘H’の時、増幅動作状態となり、それぞれ前段の出力信号をサンプリングし増幅するから、図8のスイッチトキャパシタ増幅回路211の出力、C点233の波形は、図9のC点の波形で示したように、t2からt3の間の制御クロックf1が‘H’の間増幅動作し、最終出力電圧は、n2(S1−R1)となる。同様にして、図8のスイッチトキャパシタ増幅回路311の出力、D点333の波形は、図9のD点の波形で示したように、t3からt4の間の制御クロックf2が‘H’の間増幅動作し、最終出力電圧は、n2(S2−R2)となる。
【0028】
図8のスイッチトキャパシタ増幅回路211とスイッチトキャパシタ増幅回路311の出力は、アナログスイッチ440とアナログスイッチ441で構成されるアナログマルチプレクサで選択されて、オペアンプ420によるバッファーアンプに入力され出力される。図8のスイッチトキャパシタ増幅回路211の出力は、制御クロックf1が‘H’のとき選択され、スイッチトキャパシタ増幅回路311の出力は、制御クロックf2が‘H’のとき選択されるから、出力端子433の出力波形は、図9の出力波形で示したような、SIGNAL1とRESET1および、SIGNAL2とRESET2の入力信号を、n倍ずつ2段増幅した結果となる。
【0029】
以上説明したように本発明では、シリーズに接続された隣り合う増幅回路を、2つ同時に増幅動作状態にせず、1段目のスイッチトキャパシタ増幅回路が増幅動作している間、次段のスイッチトキャパシタ増幅回路はサンプリング動作状態とすることで、増幅動作が数クロックサイクルに分けて行うようにしたため、高速に動作させることができる。
【0030】
図8では、正転反転の2つの差動入力と、1つの出力を持つ、通常のオペアンプを使ってスイッチトキャパシタ増幅回路を構成した具体的実施例を説明したが、正転反転の2つの差動入力と、正転反転の2つの差動出力をもつ、完全差動オペアンプを使ってスイッチトキャパシタ増幅回路を構成するとより効果が大きい。図10はその具体的実施例である。
【0031】
図10の本発明の具体的実施例の半導体集積回路装置は、図のように、完全差動オペアンプ520,521、アナログスイッチ540〜551、容量570〜577により、2つのスイッチトキャパシタ増幅回路510と511が構成され、さらに、スイッチトキャパシタ増幅回路511の2つの差動出力をシングル出力に変換するため、オペアンプ522、アナログスイッチ552〜561、容量578〜581により、スイッチトキャパシタ増幅回路512が構成されている。この3つのスイッチトキャパシタ増幅回路510〜512が直列に接続され、第1のスイッチトキャパシタ回路ブロックが構成される。さらに、完全差動オペアンプ620,621、アナログスイッチ640〜651、容量670〜677は、直列接続された2つのスイッチトキャパシタ増幅回路610と611を構成し、オペアンプ622、アナログスイッチ652〜661、容量678〜681により、スイッチトキャパシタ増幅回路612が構成され、第2のスイッチトキャパシタ回路ブロックが構成される。スイッチトキャパシタ増幅回路510〜512,610〜612の容量比はnとしているため、それぞれのスイッチトキャパシタ増幅回路のゲインはnとなっている。第1のスイッチトキャパシタ回路ブロックおよび、第2のスイッチトキャパシタ回路ブロックの出力は、それぞれサンプル・アンド・ホールド回路513とサンプル・アンド・ホールド回路613でサンプルホールドされ、アナログスイッチ740とアナログスイッチ741で構成されるアナログマルチプレクサを通して、オペアンプ720によるバッファーアンプへ入力され出力される。
【0032】
図10の具体的実施例の回路について、図11のタイミングチャートを使って簡単に説明する。図10の入力端子530,531に、図11の入力波形1の入力信号SIGNAL1とRESET1が、図10の入力端子630,631に、図1の入力波形2の入力信号SIGNAL2とRESET2が入力されている。スイッチトキャパシタ増幅回路510は、図11の時刻t1で2つの入力信号を同時にサンプリングする。サンプリングされた信号レベルをS1,R1とすると、図11の時刻t2におけるスイッチトキャパシタ増幅回路510の2つの出力端子A1,A2の波形は、図11のA1,A2点の波形で示したような、上下対称な波形となり、振幅がS1,R1の差のゲインn倍となる。スイッチトキャパシタ増幅回路610の出力に関しても同様に、図11の時刻t2におけるサンプリングされた信号レベルをS2,R2とすると、図11のB1,B2点の波形で示したような、振幅がS1,R1の差のゲインn倍の上下対称な波形となる。
【0033】
この回路構成で効果が大きいのは、2つの入力信号が、同時にサンプリングされ、その差分が増幅されるため、電源ラインからのノイズのように、信号ラインに同相で入ってくるノイズに関しては、ほとんど影響を受けない回路構成となっている点である。
【0034】
図10の回路動作の説明に戻ると、2段目のスイッチトキャパシタ増幅回路511および611は、それぞれ図11の時刻t2およびt3で前段で増幅された結果をサンプリングし、つぎのクロックサイクルで増幅する。3段目のスイッチトキャパシタ増幅回路512および612は、それぞれ図11の時刻t3およびt4で前段で増幅された結果をサンプリングし、次のクロックサイクルで増幅する。スイッチトキャパシタ増幅回路512および612の出力波形は、図11のE点の波形およびF点の波形で示されたような、差動からシングルに戻った波形となり、信号振幅は3段の増幅回路により、n3(S1−R1)およびn3(S2−R2)となっている。
【0035】
スイッチトキャパシタ増幅回路512および612の出力は、それぞれサンプル・アンド・ホールド回路513とサンプル・アンド・ホールド回路613でサンプルホールドされ、アナログマルチプレクサを通して、それぞれの回路がホールドしている電圧を選択して、オペアンプ720で構成されるバッファーアンプに入力される。バッファーアンプの出力は、図11の出力波形で示したような波形となる。なお、図10の具体的実施例では、3段増幅としたが、全体として数十倍以上のゲインが必要な場合は、3段以上で増幅した場合が、最も電流消費が少ない増幅回路が実現できる。
【0036】
【発明の効果】
本発明によれば、上述したように、受光素子からの信号レベルと、リセットレベルの差を、高速に増幅し出力することができる。
【図面の簡単な説明】
【図1】 本発明による半導体集積回路の実施の形態の一例を示すブロック図。
【図2】 従来のイメージセンサーチップのブロック図。
【図3】 従来のゲインアンプ、クランプ回路とバッファーアンプの回路例。
【図4】 図3のアナログスイッチのオンオフのタイミングチャート。
【図5】 本発明による半導体集積回路の第2の実施の形態の一例を示すブロック図。
【図6】 スイッチトキャパシタ増幅回路の具体例。
【図7】 図6の制御クロックと入出力信号波形の例。
【図8】 本発明による半導体集積回路の一例を示す回路図。
【図9】 図8の制御クロックと入出力信号波形の例。
【図10】 本発明による半導体集積回路の一例を示す回路図。
【図11】 図10の制御クロックと入出力信号波形の例。
Claims (12)
- 光信号を電荷に変換する複数の受光素子と、
前記複数の受光素子を一定電位にリセットするリセット回路と、
前記リセット後のそれぞれの受光素子の電圧を読み出す、リセットレベル読み出し回路と、
前記複数の受光素子をリセットした後、光信号電荷を一定期間蓄積した後の受光素子の電圧を読み出す、光信号読み出し回路と、
前記リセットレベルと、前記光信号とを順次読み出す走査回路を備えた半導体集積回路装置において、
前記順次読み出された光信号と、前記順次読み出されたリセットレベルとに応答して、2つの信号の差を増幅する、第1のスイッチトキャパシタ回路ブロックと、
前記順次読み出された光信号と、前記順次読み出されたリセットレベルとに応答して、2つの信号の差を増幅する、前記第1のスイッチトキャパシタ回路ブロックと同じ回路構成の、第2のスイッチトキャパシタ回路ブロックと、
少なくとも前記第1のスイッチトキャパシタ回路ブロックの出力と、前記第2のスイッチトキャパシタ回路ブロックの出力を切り換えて出力するアナログマルチプレクサ回路と、
前記アナログマルチプレクサ回路の出力を受けて、ほぼゲイン1で出力するバッファーアンプ回路を具備して構成されることを特徴とする、半導体集積回路装置。 - 光信号を電荷に変換する複数の受光素子と、
前記複数の受光素子を一定電位にリセットするリセット回路と、
前記リセット後のそれぞれの受光素子の電圧を読み出す、リセットレベル読み出し回路と、
前記複数の受光素子をリセットした後、光信号電荷を一定期間蓄積した後の受光素子の電圧を読み出す、光信号読み出し回路と、
前記リセットレベルと、前記光信号とを順次読み出す走査回路を備えた半導体集積回路装置において、
前記順次読み出された光信号と、前記順次読み出されたリセットレベルとに応答して、2つの信号の差を増幅する、第1のスイッチトキャパシタ回路ブロックと、
前記順次読み出された光信号と、前記順次読み出されたリセットレベルとに応答して、2つの信号の差を増幅する、前記第1のスイッチトキャパシタ回路ブロックと同じ回路構成の、第2のスイッチトキャパシタ回路ブロックと、
前記第1のスイッチトキャパシタ回路ブロックの出力をサンプルホールドする、第1のサンプルホールド回路と、
前記第2のスイッチトキャパシタ回路ブロックの出力をサンプルホールドする、第2のサンプルホールド回路と、
少なくとも前記第1のサンプルホールド回路の出力と、前記第2のサンプルホールド回路の出力を切り換えて出力するアナログマルチプレクサ回路と、
前記アナログマルチプレクサ回路の出力を受けて、ほぼゲイン1で出力するバッファーアンプ回路を具備して構成されることを特徴とする、半導体集積回路装置。 - 請求項第1項記載の第1のスイッチトキャパシタ回路ブロックと、第2のスイッチトキャパシタ回路ブロックは、
直列に接続された複数のスイッチトキャパシタ回路により構成されることを特徴とする、半導体集積回路装置。 - 請求項第2項記載の第1のスイッチトキャパシタ回路ブロックと、第2のスイッチトキャパシタ回路ブロックは、
直列に接続された複数のスイッチトキャパシタ回路により構成されることを特徴とする、半導体集積回路装置。 - 請求項第3項記載の直列に接続された複数のスイッチトキャパシタ回路の、最終段を除くスイッチトキャパシタ回路は、
正転入力と反転入力および、正転出力と反転出力を持つ、完全差動オペアンプを使って構成されることを特徴とする、半導体集積回路装置。 - 請求項第4項記載の直列に接続された複数のスイッチトキャパシタ回路の、最終段を除くスイッチトキャパシタ回路は、
正転入力と反転入力および、正転出力と反転出力を持つ、完全差動オペアンプを使って構成されることを特徴とする、半導体集積回路装置。 - 請求項第1項記載の第1のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路と、請求項第1項記載の第2のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、周波数が等しくお互いに逆相のクロックにより駆動され、
前記第1のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路がサンプリング動作状態にある間、前記第2のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、増幅動作状態にある一方、
前記第1のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路が増幅動作状態にある間、前記第2のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、サンプリング動作状態にあり、
前記第1のスイッチトキャパシタ回路ブロックを構成するそれぞれのスイッチトキャパシタ回路と、前記第2のスイッチトキャパシタ回路ブロックを構成するそれぞれのスイッチトキャパシタ回路は、互いに隣接するスイッチトキャパシタ回路同士で、同じサンプリング動作状態または増幅状態にならないように制御されることを特徴とする、半導体集積回路の制御方法。 - 請求項第2項記載の第1のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路と、請求項第2項記載の第2のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、周波数が等しくお互いに逆相のクロックにより駆動され、
前記第1のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路がサンプリング動作状態にある間、前記第2のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、増幅動作状態にある一方、
前記第1のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路が増幅動作状態にある間、前記第2のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、サンプリング動作状態にあり、
前記第1のスイッチトキャパシタ回路ブロックを構成するそれぞれのスイッチトキャパシタ回路と、前記第2のスイッチトキャパシタ回路ブロックを構成するそれぞれのスイッチトキャパシタ回路は、互いに隣接するスイッチトキャパシタ回路同士で、同じサンプリング動作状態または増幅状態にならないように制御されることを特徴とする、半導体集積回路の制御方法。 - 請求項第3項から請求項第6項記載の第1および第2のスイッチトキャパシタ回路ブロックを構成する、直列接続された複数のスイッチトキャパシタ回路は、
隣り合うそれぞれのスイッチトキャパシタ回路が、周波数が等しくお互いに逆相のクロックにより駆動され、
前記直列接続された複数のスイッチトキャパシタ回路の1つがサンプリング動作状態にある間、次段のスイッチトキャパシタ回路が、増幅動作状態にある一方、
前記直列接続された複数のスイッチトキャパシタ回路の1つが増幅動作状態にある間、次段のスイッチトキャパシタ回路が、サンプリング動作状態にあり、
前記第1のスイッチトキャパシタ回路ブロックを構成する、直列接続された複数のスイッチトキャパシタ回路の初段がサンプリング動作状態にある間、前記第2のスイッチトキャパシタ回路ブロックを構成する、直列接続された複数のスイッチトキャパシタ回路の初段が増幅動作状態にある一方、
前記第1のスイッチトキャパシタ回路ブロックを構成する、直列接続された複数のスイッチトキャパシタ回路の初段が増幅動作状態にある間、前記第2のスイッチトキャパシタ回路ブロックを構成する、直列接続された複数のスイッチトキャパシタ回路の初段がサンプリング動作状態にあるように制御されることを特徴とする、半導体集積回路の制御方法。 - 請求項第1項記載の第1のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路と、請求項第1項記載の第2のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、周波数が等しくお互いに逆相のクロックにより駆動され、
前記第1のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路がサンプリング動作状態にある間、前記第2のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、増幅動作状態にある一方、
前記第1のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路が増幅動作状態にある間、前記第2のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、サンプリング動作状態にあり、
前記第1のスイッチトキャパシタ回路ブロックを構成するそれぞれのスイッチトキャパシタ回路と、前記第2のスイッチトキャパシタ回路ブロックを構成するそれぞれのスイッチトキャパシタ回路は、互いに隣接するスイッチトキャパシタ回路同士で、同じサンプリング動作状態または増幅状態にならないように制御され、
請求項第1項記載の第1のスイッチトキャパシタ回路ブロックへの入力、および請求項第1項記載の第2のスイッチトキャパシタ回路ブロックへの入力は、前記それぞれのスイッチトキャパシタ回路ブロックへの入力が接続されるスイッチトキャパシタ回路が、それぞれサンプリング状態にあるときに、請求項第1項記載の走査回路から、光信号とリセットレベルが同時に入力するように制御されることを特徴とする、半導体集積回路の制御方法。 - 請求項第2項記載の第1のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路と、請求項第2項記載の第2のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、周波数が等しくお互いに逆相のクロックにより駆動され、
前記第1のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路がサンプリング動作状態にある間、前記第2のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、増幅動作状態にある一方、
前記第1のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路が増幅動作状態にある間、前記第2のスイッチトキャパシタ回路ブロックを構成するスイッチトキャパシタ回路の、互いに相対する位置にあるスイッチトキャパシタ回路は、サンプリング動作状態にあり、
前記第1のスイッチトキャパシタ回路ブロックを構成するそれぞれのスイッチトキャパシタ回路と、前記第2のスイッチトキャパシタ回路ブロックを構成するそれぞれのスイッチトキャパシタ回路は、互いに隣接するスイッチトキャパシタ回路同士で、同じサンプリング動作状態または増幅状態にならないように制御され、前記第1のスイッチトキャパシタ回路ブロックへの入力、および前記第2のスイッチトキャパシタ回路ブロックへの入力は、前記それぞれのスイッチトキャパシタ回路ブロックへの入力が接続されるスイッチトキャパシタ回路が、それぞれサンプリング状態にあるときに、請求項第1項記載の走査回路から、光信号とリセットレベルが同時に入力するように制御されることを特徴とする、半導体集積回路の制御方法。 - 請求項第3項から請求項第6項記載の第1および第2のスイッチトキャパシタ回路ブロックを構成する、直列接続された複数のスイッチトキャパシタ回路は、
隣り合うそれぞれのスイッチトキャパシタ回路が、周波数が等しくお互いに逆相のクロックにより駆動され、
前記直列接続された複数のスイッチトキャパシタ回路の1つがサンプリング動作状態にある間、次段のスイッチトキャパシタ回路が、増幅動作状態にある一方、
前記直列接続された複数のスイッチトキャパシタ回路の1つが増幅動作状態にある間、次段のスイッチトキャパシタ回路が、サンプリング動作状態にあり、
前記第1のスイッチトキャパシタ回路ブロックを構成する、直列接続された複数のスイッチトキャパシタ回路の初段がサンプリング動作状態にある間、前記第2のスイッチトキャパシタ回路ブロックを構成する、直列接続された複数のスイッチトキャパシタ回路の初段が増幅動作状態にある一方、
前記第1のスイッチトキャパシタ回路ブロックを構成する、直列接続された複数のスイッチトキャパシタ回路の初段が増幅動作状態にある間、前記第2のスイッチトキャパシタ回路ブロックを構成する、直列接続された複数のスイッチトキャパシタ回路の初段がサンプリング動作状態にあるように制御され、
前記第1のスイッチトキャパシタ回路ブロックへの入力、および前記第2のスイッチトキャパシタ回路ブロックへの入力は、前記それぞれのスイッチトキャパシタ回路ブロックの初段のスイッチトキャパシタ回路が、それぞれサンプリング状態にあるときに、請求項第1項記載の走査回路から、光信号とリセットレベルが同時に入力するように制御されることを特徴とする、半導体集積回路の制御方法。
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