JP2004023750A - 電荷検出回路の駆動方法、および、電荷検出回路 - Google Patents
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Abstract
【解決手段】電荷検出増幅器42の後段には、コンデンサ帰還の増幅回路51・52およびサンプルホールド回路44が縦続に接続されている。制御回路45は、各回路42・51・52を制御して、それぞれが同時に初期化動作される期間を設ける。さらに、制御回路45は、電荷検出増幅器42、増幅回路51、増幅回路52の順に初期化動作を解除させる。また、制御回路45は、最終段の増幅回路52の初期化が解除され、信号電荷による電荷検出増幅器42の出力電圧変動が、当該増幅回路52の出力に伝わった後で、サンプルホールド回路44に増幅回路52の出力電圧をサンプリングさせる。これにより、1つのサンプルホールド回路44しか設けられていないにも拘わらず、出力電圧から低周波雑音を除去できる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、簡単な回路構成で、高精度に信号電荷を検出可能な電荷検出回路の駆動方法および電荷検出回路に関するものである。
【0002】
【従来の技術】
従来から、電荷検出回路は、固体撮像素子を用いた固体撮像装置から、信号電荷として出力される画像信号を電圧に変換して検出する用途などに広く使用されている。
【0003】
ここで、一般には、上記画像信号には、低周波雑音が重畳していて、画像品質に悪影響を及ぼす。なお、上記低周波雑音の主たる原因は、信号電荷を電圧に変換する電荷検出増幅器を構成する演算増幅器自体が発生するフリッカ雑音である。したがって、例えば、図7に示すように、従来の電荷検出回路101では、低周波雑音を除去するために、電荷検出増幅器102の後段に、相関ダブルサンプリング回路(CDS回路)103が設けられている。
【0004】
上記CDS回路103には、電荷検出増幅器102の出力に、それぞれ接続されたサンプルホールド回路111・112が設けられており、一方のサンプルホールド回路111は、図8に示すように、電荷検出増幅器102に信号電荷が入力される期間t104〜t105の前の時点t103で、電荷検出増幅器102の出力をサンプリングする。また、他方のサンプルホールド回路112は、上記期間t104〜t105の後の時点t107に電荷検出増幅器42の出力をサンプリングする。さらに、CDS回路103の差動回路113は、両サンプルホールド回路111・112のサンプリング値の差を出力し、当該差動回路113の出力が、電荷検出回路101の後段に設けられたADC(Analog−Digital Converter)104によって、デジタル値に変換され、デジタル値の画像データが出力される。
【0005】
なお、電荷検出増幅器102は、信号電荷が入力される前の期間t100〜t101に初期化され、電荷検出増幅器102の初期化動作、サンプルホールド回路111のサンプリング、信号電荷の入力、および、サンプルホールド回路112のサンプリングは、サンプリング周期Ts毎に繰り返される。
【0006】
上記構成では、図9に示すように、CDS回路103は、信号電荷の入力前の時点における電荷検出増幅器102のサンプリング値Smp1と、入力後の時点におけるサンプリング値Smp2との差を出力する。したがって、電荷検出増幅器102に内在するフリッカ雑音などの内在雑音によって、電荷検出増幅器102の出力信号に低周波雑音が重畳されていても、雑音成分のうち、サンプリング周期Tsよりも十分に低い周波数成分であり、サンプリング周期の間、略同じ値と見なすことができる低周波成分を、CDS回路103の出力電圧から除去できる。
【0007】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、1つの電荷検出回路毎に、2つのサンプルホールド回路が必要になるため、高精度な信号電荷の検出と、回路の簡略化との双方を満足させることが難しいという問題を生じる。
【0008】
また、各サンプルホールド回路111・112を構成する演算増幅器のオフセットと、差動回路113を構成する演算増幅器のオフセットとが重畳されるために、全体としてのオフセットが大きくなってしまう。なお、演算増幅器の特性オフセットのように固定的に存在するオフセットは、電荷検出回路101の後段の回路での画像処理によって除去することもできるが、オフセットの変動成分までは除去できないので、ハードウェアとして存在するオフセット(電荷検出回路101の出力に現れるオフセット)は、少ないことが好ましい。また、固定的に存在するオフセットによって、出力のダイナミックレンジが狭くなることもあるので、この点からも、ハードウェアとして存在するオフセットを削減することが望まれる。
【0009】
さらに、マトリクス状に画素が配された画像センサから、信号電荷として伝えられる画像信号を検出する場合のように、複数のデータ線を介して出力される信号電荷を、それぞれ検出する場合、各データ線毎に電荷検出回路が設けられる。したがって、例えば、解像度を向上させようとして、データ線の本数を増加させる場合など、多くの電荷検出回路を必要とする場合には、データ線1本に対応する1つの電荷検出回路の回路構成の簡略化が強く求められる。ところが、上記構成では、低周波雑音を除去するために、1つの電荷検出回路あたりに、2つのサンプルホールド回路が必要になるので、回路構成の簡略化が難しく、多数の電荷検出回路を集積してLSI化する場合の負担を重くしてしまう。
【0010】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、簡単な回路構成で、高精度に信号電荷を検出可能な電荷検出回路の駆動方法および電荷検出回路を提供することにある。
【0011】
【課題を解決するための手段】
本発明に係る電荷検出回路の駆動方法は、電荷検出増幅器の後段に、互いに縦続に接続されたコンデンサ帰還の増幅回路を複数段設け、さらに、最終段の増幅回路の出力にサンプルホールド回路が1回路接続されている電荷検出回路の駆動方法であって、上記課題を解決するために、上記各増幅回路は、前段の回路が初期化動作を解除する時点では、初期化動作中であり、後段に上記増幅回路の1つがある場合は、その初期化動作が解除されるよりも前に、自らの初期化動作を解除すると共に、最終段の増幅回路の初期化動作が解除された後に、上記サンプルホールド回路がサンプリングすることを特徴としている。
【0012】
また、本発明に係る電荷検出回路の駆動方法は、上記構成に加えて、上記電荷検出増幅器および増幅回路が同時に初期化動作している期間を設け、上記電荷検出増幅器および増幅回路のうち、より前の回路の方がより早く初期化動作が解除されるように、各回路の初期化動作を解除することを特徴としている。
【0013】
上記各構成では、各増幅回路は、コンデンサ帰還なので、帰還用のコンデンサに並列に設けられたスイッチを導通させるなどして、初期化動作している状態から、当該スイッチを遮断するなどして、初期化動作を解除すると、初期化動作を解除した時点での入力電圧を基準にして、それ以降に入力された電圧を増幅して出力する。また、前段の初期化動作解除に伴なって、kTCノイズが発生しても、その時点では、増幅回路が初期化動作中なので、増幅回路の出力には、kTCノイズの影響が現れない。
【0014】
ここで、ある増幅回路が初期化動作を解除される第1の時点では、前段の回路(例えば、電荷検出増幅器や前段の増幅回路など)は、初期化動作を既に解除している。したがって、上記第1の時点で増幅回路へ入力される電圧には、前段の出力電圧に現れる成分として、電荷検出増幅器の内在雑音に起因する雑音電圧や、前段の増幅回路の特性オフセットなどが含まれている。この結果、増幅回路が上記第1の時点に入力された電圧を基準にして、それ以降に入力された電圧を増幅することによって、サンプルホールド回路が1つしか設けられていないにも拘わらず、上記前段の出力電圧から、例えば、電荷検出増幅器の内在雑音に起因する雑音電圧や、前段の増幅回路の特性オフセットなど、サンプルホールド回路のサンプリング周期よりも十分に低い周波数成分を除去できる。
【0015】
また、上記増幅回路の段数が複数なので、1段の場合と比較して、互いに縦続に接続された各増幅回路の電圧増幅率を低く設定しても、増幅回路全体の電圧増幅率が同じ値に設定できる。したがって、増幅回路全体の電圧増幅率が同じという条件で比較すると、1段の場合に比べて、最終段の増幅回路自体で発生する誤差(特性オフセットなど)を低減できる。
【0016】
これらの結果、2つのサンプリングホールド回路を有するCDS回路が設けられた従来の電荷検出回路と比較して、より簡単な回路構成で、より高精度に信号電荷を検出できる。
【0017】
また、上記構成に加えて、上記電荷検出増幅器へ入力された信号電荷による電圧変動が、増幅回路へ伝わるまでの間に、上記増幅回路の初期化動作を解除する方が望ましい。
【0018】
当該構成によれば、最終段の増幅回路の出力電圧が、最終段の増幅回路自体に起因する誤差を除くと、信号電荷による電荷検出増幅器の出力電圧変動分を増幅した値になる。この結果、簡単な回路構成で、より高精度に信号電荷を検出できる。
【0019】
また、本発明に係る電荷検出回路は、上記課題を解決するために、電荷検出増幅器と、上記電荷検出増幅器およびサンプルホールド回路の間に設けられた複数段の増幅回路とを備え、上記各増幅回路は、コンデンサ帰還の増幅回路であり、それぞれが互いに縦続に接続されていると共に、上記電荷検出増幅器、および、各段の増幅回路が、それぞれの初期化動作解除を互いに異なるタイミングに設定可能に構成されていることを特徴としている。
【0020】
上記構成では、上記電荷検出増幅器、および、各段の増幅回路が、それぞれの初期化動作解除を互いに異なるタイミングに設定可能に構成されているので、上述の電荷検出回路の駆動方法と同様に、上記各増幅回路は、前段の回路が初期化動作を解除する時点では、初期化動作していることができる。また、上記各増幅回路は、後段に上記増幅回路の1つがある場合は、その初期化動作が解除されるよりも前に、自らの初期化動作を解除できる。したがって、上述の電荷検出回路の駆動方法と同様に、最終段の増幅回路の初期化動作が解除された後に、上記サンプルホールド回路がサンプリングすることにより、上述の電荷検出回路の駆動方法と同様に、2つのサンプリングホールド回路を有するCDS回路が設けられた従来の電荷検出回路と比較して、より簡単な回路構成で、より高精度に信号電荷を検出できる。
【0021】
さらに、上記構成に加えて、上記電荷検出増幅器と、初段の上記増幅回路との間には、抵抗が設けられ、当該抵抗と初段の増幅回路の入力コンデンサとによって、ローパスフィルタを構成してもよい。
【0022】
上記構成では、ローパスフィルタによって、電荷検出回路全体の周波数帯域が制限され、回路全体の雑音量を小さくできる。また、ローパスフィルタのコンデンサとして、初段の増幅回路の入力コンデンサが用いられているので、抵抗を追加するだけで、ローパスフィルタを構成できる。この結果、回路規模の拡大を防止できる。
【0023】
【発明の実施の形態】
〔第1の実施形態〕
本発明の一実施形態について図1ないし図5に基づいて説明すると以下の通りである。すなわち、本実施形態に係る電荷検出回路は、1つのサンプリングホールド回路しか有していないにも拘わらず、2つのサンプリングホールド回路を有するCDS回路と同様に、サンプリング周波数に対して十分に低周波の低周波雑音を低減可能な回路であって、例えば、撮像装置において、固体撮像デバイスから出力される画像信号の電荷を検出するためなどに好適に用いられている。
【0024】
本実施形態に係る撮像装置1には、図2に示すように、マトリクス状に配された画素PIX…を有し、固体撮像デバイスとしての画像センサ2と、画像センサ2の走査線GL…を駆動するゲートドライバ3と、画像センサ2のデータ線DL…を介して、それぞれに対応する画素PIX…から入力される電荷(信号電荷)を検出して、画像センサ2による撮像結果を読み出す読み出し回路4とが設けられている。
【0025】
以下では、読み出し回路4の詳細について説明する前に、撮像装置1の概略構成および動作について説明する。また、説明の便宜上、位置を特定する必要がある場合にのみ、例えば、i番目のデータ線DL(i) のように、位置を示す数字または英字を付して参照し、位置を特定する必要がない場合や総称する場合には、例えば、データ線DLのように、位置を示す文字を省略して参照する。
【0026】
すなわち、本実施形態に係る画像センサ2は、複数(例えば、m本)の走査線GL(1) 〜GL(m) と、各走査線GL(1) 〜GL(m) に、それぞれ交差する複数(例えば、n本)のデータ線DL(1)〜DL(n) とを備えており、1からnまでの任意の整数をi、1からmまでの任意の整数をjとすると、データ線DL(i) および走査線GL(j) の組み合わせ毎に、画素PIX(i,j) が設けられている。なお、本実施形態の場合、各画素PIX(i,j) は、隣接する2本のデータ線DL(i) ・DL(i+1) と、隣接する2本の走査線GL(j−1) ・GL(j) とで囲まれた部分に配されている。
【0027】
各画素PIX(i,j) は、走査線GL(j) からの信号に応じて導通/遮断が制御されるスイッチング素子SW(i,j) と、当該画素PIX(i,j) へ照射された光量に応じた電荷を蓄積すると共に上記スイッチング素子SW(i,j) を介してデータ線DL(i) に接続される蓄積容量C(i,j) とを備えている。なお、スイッチング素子SW(i,j) として一般に用いられる薄膜トランジスタ(以下、TFTと記す)の場合では、TFTのソースは、蓄積容量C(i,j) の一方電極(後述の画素電極33)に、ドレインは、データ線DL(i) に、ゲートは、走査線GL(j) にそれぞれ接続される。
【0028】
上記画像センサ2に、例えば、X線などの光子が入射されると、各画素PIX(1,1) 〜PIX(n,m) は、それぞれへの入射光量に応じた電荷を、それぞれの蓄積容量C(1,1) 〜C(n,m) に蓄積する。さらに、ゲートドライバ3が、例えば、ある走査線GL(j) にハイレベルの電圧を出力するなどして、ある走査線GL(j) を選択すると、当該走査線GL(j) に対応する画素PIX(1,j) 〜PIX(n,j) において、スイッチング素子SW(1,j) 〜SW(n,j) が導通する。これにより、蓄積容量C(1,j) 〜C(n,j) に蓄積されている信号電荷が、それぞれに対応するデータ線DL(1) 〜DL(n) に流れ出し、読み出し回路4によって読み取られる。
【0029】
ここで、ゲートドライバ3は、各走査線GL(1) 〜GL(m) を順次選択する。したがって、読み出し回路4は、画像センサ2の全画素PIX(1,1) 〜PIX(n,m) について、それぞれの蓄積容量C(1,1) 〜C(n,m) からの信号電荷を検出でき、全画素PIX(1,1) 〜PIX(n,m) からの画素データからなる、1枚の画像データを読み取ることができる。
【0030】
一例として、画像センサ2がX線センサの場合について説明すると、画像センサ2は、図2におけるA−A線矢視断面図としての図3に示すように、例えば、ガラスなどからなる基板21と、当該基板21の上に形成された光電変換層22およびバイアス電極23とを備えている。上記光電変換層22は、例えば、非晶質セレン(以下a−Seと記す)など、光伝導性を有する薄膜で形成されており、バイアス電極23は、X線を透過する導体膜(例えば、金等の金属膜)で形成されている。
【0031】
一方、基板21の光電変換層22側の面には、上記走査線GL…と、データ線DL…と、画素PIX…を構成するスイッチング素子SW…および蓄積容量C…とが形成されている。
【0032】
各画素PIXにおいて、蓄積容量Cは、基板21の上に形成された補助電極31と、補助電極31の上に形成された絶縁層32と、当該絶縁層32の上に形成され、上記補助電極31と対向する画素電極33とを備えている。上記画像センサ2では、全画素PIX…に共通の基準電位(Vref)を、補助電極31に印加できるように配線されている。また、画像センサ2では、補助電極31とバイアス電極23との電位差が高電圧(例えば、数千ボルト)となるような電位を、バイアス電極23に印加できるように配線されている。
【0033】
上記画像センサ2に、X線光子Pがバイアス電極23側から入射すると、当該バイアス電極23を透過したX線光子Pによって、光電変換層22に電子と正孔との対が発生する。ここで、バイアス電極23に正の電圧が印加されているときは正孔が、負の電圧が印加されているときは電子が、画素電極33側に移動し、X線光子Pの入射位置に対応する位置にある画素PIXの画素電極33に到達する。画素電極33に達した正孔または電子は、画素電極33、絶縁層32および補助電極31から構成される蓄積容量Cにて保持される。なお、図3では、一例として、バイアス電極23に負の電圧が印加されている場合を図示している。
【0034】
これにより、各画素PIXの蓄積容量Cには、当該画素PIXへ照射されたX線光子Pの光量に応じた電荷が、信号電荷として蓄積される。蓄積容量Cに保持された正または負の信号電荷は、上述したように、スイッチング素子SWが導通したときに、対応するデータ線DLに流出し、読み出し回路4によって、その電荷量(信号電荷量)が読み取られる。
【0035】
なお、上記では、X線センサの場合を例にして説明したが、画像センサ2が検出可能な光の可視/不可視に拘わらず、画像センサ2が光子を電荷に変換して蓄積する光電変換部を備え、図2に示す読み出し回路4が、当該光電変換部からの電荷の信号を読み取ることができれば、他の構成の画像センサ2を使用できる。
【0036】
一方、本実施形態に係る読み出し回路4には、各データ線DL(1) 〜DL(n) のそれぞれに対応する単位ブロック41…が設けられている。単位ブロック41は、図1に示すように、自らに対応するデータ線DLからの電荷量を電圧に変換する電荷検出増幅器(CSA:Charge Sensitive Amplifier )42と、当該電荷検出増幅器42が出力する信号電圧を増幅する増幅部43と、当該増幅部43が出力する信号電圧をサンプリングして保持するサンプルホールド回路44と、上記電荷検出増幅器42および増幅部43の増幅回路51・52(後述)の初期化(リセット)タイミング、並びに、サンプルホールド回路44のサンプリング/ホールドタイミングを制御する制御回路45とを備えている。
【0037】
上記電荷検出増幅器42は、反転入力端子が上記データ線DLに接続された演算増幅器A42と、該演算増幅器A42の反転入力端子および出力端子の間に設けられた帰還コンデンサCf42と、該帰還コンデンサCf42に並列に設けられたスイッチS42とを備えている。また、演算増幅器A42の非反転入力端子には、基準電圧Vrefが印加されている。なお、以下では、特に断らない限り、基準電圧Vrefは、接地レベル(0〔V〕)である。
【0038】
上記スイッチS42は、上記制御回路45によって、導通/遮断が制御されており、スイッチS42の導通によって、帰還コンデンサCf42に蓄積された電荷を放電できる。これにより、帰還コンデンサCf42がリセットされ、電荷検出増幅器42が初期化される。
【0039】
さらに、スイッチS42が遮断されると、電荷検出増幅器42の帰還コンデンサCf42には、スイッチS42の遮断時点、すなわち、初期化動作が解除された時点から後に入力された電荷が蓄積される。これにより、電荷検出増幅器42は、当該時点から後に入力された電荷量に応じた電圧を出力できる。
【0040】
一方、本実施形態に係る増幅部43は、コンデンサ帰還の増幅回路51…を複数段縦続に接続して構成されている。なお、図1は、2段の増幅回路51・52を縦続に接続した場合を例示している。
【0041】
上記増幅回路51は、コンデンサ帰還の反転増幅器であって、演算増幅器A51と、該演算増幅器A51の反転入力端子および出力端子の間に設けられた帰還コンデンサCf51と、該帰還コンデンサCf51に並列に設けられたスイッチS51と、演算増幅器A51の反転入力端子に一端が接続された入力コンデンサCi51とを備えている。当該入力コンデンサCi51の他端は、増幅回路51の入力端子として、前段の回路(この場合は、電荷検出増幅器42)の出力端子に接続されている。また、演算増幅器A51の出力端子は、増幅回路51の出力端子として、次段の回路(この場合は、増幅回路52)に接続されている。なお、演算増幅器A51の非反転入力端子には、基準電圧Vrefが印加されている。
【0042】
上記スイッチS51は、上記制御回路45によって、導通/遮断が制御されており、スイッチS51が導通すると、前回の演算などにより、帰還コンデンサCf51に残留していた電荷が放電される。これにより、帰還コンデンサCf51がリセットされ、増幅回路51が初期化される。
【0043】
さらに、スイッチS51が遮断されると、増幅回路51は、倍率MA1=|Ci51/Cf51|で、入力された信号電圧を反転増幅して出力できる。なお、式の中では、Ci51およびCf51、並びに、後述のCi52およびCf52を、各コンデンサCi51、Cf51、Ci52およびCf52の静電容量値として参照する。
【0044】
また、次段以降の増幅回路(例えば、52)も、上記増幅回路51と同様に接続された演算増幅器A52、帰還コンデンサCf52、スイッチS52および入力コンデンサCi52を備えている。これにより、増幅回路52は、スイッチS52の遮断時に、倍率MA2=|Ci52/Cf52|で、入力された信号電圧を反転増幅して出力できる。
【0045】
ただし、各段の増幅回路(例えば、52)の入力端子は、前段の増幅回路(例えば、51)の出力端子に接続され、各段の増幅回路の出力端子は、次段の増幅回路の入力端子に接続されている。なお、最終段の増幅回路(例えば、52)の出力端子は、増幅部43の出力端子として、サンプルホールド回路44に接続されている。
【0046】
したがって、図1のように、2段の増幅回路51・52を縦続に接続して構成されている場合、増幅部43は、MA1×MA2の倍率で、電荷検出増幅器42から入力された信号電圧を増幅して、サンプルホールド回路44に出力できる。
【0047】
さらに、本実施形態に係る単位ブロック41では、1つのサンプルホールド回路44しか有していないにも拘わらず、2つのサンプリングホールド回路111・112を有するCDS回路103と同様に、電荷検出増幅器42の内在雑音に起因する雑音電圧vcsaなどの低周波雑音を低減できるように、制御回路45が各回路42・51・52の動作タイミングを制御している。
【0048】
以下では、各タイミングについて説明する前に、内在雑音および雑音電圧vcsaについて説明する。すなわち、電荷検出増幅器42には、内在雑音が存在しており、当該内在雑音は、電荷検出増幅器42の特性によって大きく増倍される。具体的には、内在雑音vnを加味した場合、1つの画素PIXに充電された信号電荷を電荷検出増幅器42が検出するときの等価回路は、図4に示すようになる。
【0049】
当該等価回路では、電荷検出増幅器42の入力端子T1は、データ線DLおよび画素PIXのスイッチング素子SWを介して蓄積容量Cの一端に接続されている。なお、蓄積容量Cの他端は、接地レベルなど、予め定められた電位に保たれている。また、上記等価回路では、データ線DLと接地レベルとの間には、データ線DLの配線容量Cdataが介在している。さらに、電荷検出増幅器42の帰還コンデンサCf42および上記入力端子T1の接続点と演算増幅器A42の反転入力端子との間には、電荷検出増幅器42の内在雑音源vnが介在している。
【0050】
このように、電荷検出増幅器42の内在雑音源vnは、等価的に、電荷検出増幅器42の帰還ループの内側に入るため、電荷検出増幅器42の出力に現れる雑音電圧vcsaは、以下の式(1)に示すように、
vcsa=(1+Cdata/Cf42)・vn …(1)
となる。
【0051】
なお、上記データ線DLの配線容量Cdataは、例えば、X線センサパネルのように、物理的寸法が大きなパネルを用いたセンサでは、例えば、数十〔pF〕〜100〔pF〕程度にも達する。この結果、内在雑音vnは、特に、大きく増倍されて、電荷検出増幅器42の出力に現れてしまう。したがって、このようなセンサの場合、CCD( Charge−Coupled Device)のように物理的寸法が小さな場合以上に、読み出し回路4の内在雑音の影響が大きく、内在雑音に対する、より厳しい対策が必要とされる。
【0052】
ここで、内在雑音の周波数は、サンプリング周波数に比べて十分に低い周波数であり、1つのサンプリング周期の間、雑音電圧vcsaは、一定の値と見なすことができる。ただし、そのサンプリング周期の内在雑音の大きさは、統計的にしか予言できないため、各サンプリング周期における雑音電圧vcsaを比較すると、雑音電圧vcsaも、その都度、異なった大きさになり、その大きさは、統計的にしか予言できない。この結果、回路定数のバラツキなどによって発生する特性オフセットとは異なり、上記内在雑音に起因する雑音電圧vcsaを予測して補正することは難しく、従来の読み出し回路で用いられている電荷検出回路101(図7参照)は、2つのサンプリングホールド回路111・112を備え、両者に相関ダブルサンプリングさせることによって、雑音電圧vcsaを含む低周波雑音を除去している。
【0053】
これに対して、本実施形態に係る単位ブロック41では、1つのサンプルホールド回路44しか有していないにも拘わらず、2つのサンプリングホールド回路111・112を有するCDS回路103と同様に低周波雑音を低減するため、制御回路45が、以下のように、上記電荷検出増幅器42および増幅部43の増幅回路51・52の初期化タイミング、並びに、サンプルホールド回路44のサンプリング/ホールドタイミングを制御している。
【0054】
すなわち、単位ブロック41では、全回路初期化期間が設けられており、制御回路45は、電荷検出増幅器42と増幅部43の各段の増幅回路51…とが、当該全回路初期化期間に初期化動作を行うように制御する。また、制御回路45は、全回路初期化期間において初期化動作を行っている各回路42・51…のうち、より前段の回路の方がより後段の回路よりも早く初期化動作が解除されるように、各回路42・51…の初期化動作を時間差を設けて解除させる。
【0055】
ここで、図2に示すゲートドライバ3は、最終段の増幅回路52の初期化動作が解除された後に、画像センサ2からの信号電荷が上記電荷検出増幅器42に入力されるように、各走査線GLを制御しており、上記制御回路45は、当該電荷によって電荷検出増幅器42の出力に現れた電圧が最終段の増幅回路52の出力に伝わった後に、上記サンプルホールド回路44に最終段の増幅回路52の出力をサンプリングさせる。
【0056】
サンプリングが終了すると、各回路42・51…は、制御回路45の制御によって、再度、初期化動作を行った後、より前段の回路の初期化動作を、より後段の回路よりも早く解除して、画像センサ2からの次の信号電荷の入力を待ち受ける。
【0057】
以下では、図1に示すように、増幅部43に2段の増幅回路51・52が設けられている場合を例にして、図5を参照しながら、上記制御回路45による制御のタイミングの例を説明する。
【0058】
すなわち、図2に示すゲートドライバ3が画像センサ2のスイッチング素子SWを導通させて読み出し回路4へ信号電荷の供給を開始する時点(t4)に先立ち、制御回路45は、t0の時点において、電荷検出増幅器42・増幅回路51・52への制御信号C_CSA・C_MA1・C_MA2を初期化を示す値(図の例では、ハイレベル)に変更する。これにより、各回路42・51・52の初期化動作として、それぞれのスイッチS42・S51・S52が導通する。
【0059】
t0からt1までの期間(全回路初期化期間TA)では、各回路42・51・52のスイッチS42・S51・S52がいずれも導通しており、t1の時点になると、制御回路45は、電荷検出増幅器42への制御信号C_CSAのみが通常状態を示す値(図の例では、ローレベル)に変化させる。これにより、上記各スイッチS42・S51・S52のうち、電荷検出増幅器42のスイッチS42が最初に遮断され、電荷検出増幅器42の初期化動作が解除される。
【0060】
さらに、t1の時点の後、期間T2が経過して、t2の時点になると、制御回路45は、初段の増幅回路51への制御信号C_MA1も通常状態を示す値に変化させる。これにより、当該増幅回路51のスイッチS51が遮断され、増幅回路51の初期化動作が解除される。同様に、t2の時点の後、期間T3が経過して、t3の時点になると、最終段の増幅回路52への制御信号C_MA2も通常状態を示す値になり、増幅回路52のスイッチS52も遮断される。
【0061】
なお、期間T2およびT3の長さは、前段の電荷検出増幅器42および増幅回路51に設けられたスイッチS42・S51の遮断によって、増幅回路51および52の入力コンデンサCi51・Ci52に、それぞれ発生するkTCノイズが、各入力コンデンサCi51・Ci52によって吸収される程度に長く設定されている。
【0062】
その後、t4からt5までの期間において、図2に示すゲートドライバ3が画像センサ2のスイッチング素子SWを導通させる。これにより、画像信号として、画素PIXの蓄積容量Cに充電されている信号電荷が、データ線DLに流出する。なお、t4からt5までの時間は、上記信号電荷がデータ線DLに流出するのに十分な長さに設定されている。
【0063】
さらに、サンプルホールド回路44は、制御回路45からの制御信号C_SHに基づいて、t6からt7までの時間、最終段の増幅回路52の出力をサンプリングし、t7の時点の値をホールドする。なお、t5からt7までの時間は、上記信号電荷によって電荷検出増幅器42の出力に現れた電圧が最終段の増幅回路52の出力に伝わり、しかも、伝わった後の出力をサンプルホールド回路44が正しくサンプリングできる程度に、十分長く設定されている。
【0064】
t7の時点において、サンプルホールド回路44がサンプリングした後、t8の時点に、上記各回路42・51・52は、再度、リセット期間に入る。これにより、1つのサンプリング期間(t0からt8までの期間)が終了し、単位ブロック41は、次のサンプリング期間に入る。
【0065】
上記構成では、電荷検出増幅器42が初期化動作中(t0〜t1の期間)、スイッチS42が導通しているため、電荷検出増幅器42の出力電圧は、0〔V〕であるが、t1の時点に初期化動作が解除されると、電荷検出増幅器42において、演算増幅器A42の反転入力端子がフローティング状態になる。これにより、電荷検出増幅器42は、t1の時点より後に入力端子T1に入力された電荷を電圧に変換して出力する。また、上述の内在雑音vn(図4参照)によって、電荷検出増幅器42の出力電圧には、上述の式(1)に示す雑音電圧vcsaが現れる。また、電荷検出増幅器42の出力電圧には、初期化動作解除時におけるスイッチS42の遮断によって、kTC雑音が現れる。
【0066】
ところが、電荷検出増幅器42の初期化動作解除時点(t1の時点)では、次段の回路、すなわち、増幅部43の増幅回路51は、未だ初期化動作しており、t2の時点になるまで、初期化動作を継続している。この結果、この期間(t1〜t2の期間)中、増幅回路51の出力電圧は、0〔V〕のままであり、上記雑音電圧vcsaに応じた電荷は、増幅回路51の入力コンデンサCi51に蓄積される。さらに、上記kTC雑音は、入力コンデンサCi51によって吸収される。
【0067】
一方、時点t2になって、増幅回路51の初期化動作が解除されると、増幅回路51において、演算増幅器A51の反転入力端子がフローティング状態になる。これにより、増幅回路51は、t2の時点における増幅回路51への入力電圧(この場合は、電荷検出増幅器42の出力電圧)を基準にして、それ以降に入力された電圧を増幅して出力する。言い換えると、増幅回路51は、初期化動作解除時点以降に、増幅回路51の入力電圧に現れた電圧変動分を増幅して出力できる。
【0068】
ここで、上記t2の時点では、電荷検出増幅器42の初期化動作が解除されているため、電荷検出増幅器42の出力電圧には、1サンプリング周期の間は、一定と見なすことができる雑音電圧vcsaが現れている。また、この時点t2では、画像センサ2からは信号電荷が送られていない。さらに、kTC雑音は、増幅回路51の入力コンデンサCi51によって吸収されている。これらの結果、電荷検出増幅器42の出力電圧のレベルは、雑音電圧vcsaを含む低周波雑音のレベルと略同じ値になる。
【0069】
したがって、増幅回路51が、時点t2の入力電圧を基準にして、それ以降に入力された電圧を増幅して出力することによって、増幅回路51の出力電圧から、電荷検出増幅器42の低周波雑音に起因する誤差を除去できる。
【0070】
同様に、増幅回路52は、前段の増幅回路51が初期化動作を解除した時点(t3)では、初期化動作中であり、増幅回路52の初期化動作は、t3の時点まで継続される。したがって、この期間(t2〜t3の期間)中も、増幅回路52の出力電圧は、0〔V〕のままであり、この期間中は、前段の増幅回路51の出力電圧に応じた電荷が、増幅回路52の入力コンデンサCi52に蓄積される。また、上記kTC雑音は、入力コンデンサCi52によって吸収される。
【0071】
さらに、t3の時点になって、増幅回路52の初期化動作が解除されると、増幅回路52は、t3の時点における増幅回路52への入力電圧(この場合は、増幅回路51の出力電圧)を基準にして、それ以降に入力された電圧を増幅して出力する。言い換えると、増幅回路52は、初期化動作解除時点以降に、増幅回路52の入力電圧に現れた電圧変動分を増幅して出力できる。
【0072】
ここで、t3の時点では、t4の時点以降に電荷検出増幅器42に入力される信号電荷の影響が、増幅回路52の入力に伝わっていない。また、増幅回路51の出力電圧からは、電荷検出増幅器42の低周波雑音に起因する誤差が既に除去されている。さらに、増幅回路51のkTC雑音も入力コンデンサCi52によって吸収されている。したがって、増幅回路52は、t3の時点における増幅回路52への入力電圧を基準にして、それ以降に入力された電圧を増幅して出力することによって、増幅回路52以前の段での低周波雑音に起因する誤差が除去された出力電圧を出力できる。
【0073】
なお、増幅部43の段数が3段以上の場合であっても、より前段の増幅回路の方がより後段の増幅回路よりも早く初期化動作を解除することによって、各増幅回路は、それ以前の段での低周波雑音に起因する誤差が除去された出力電圧を出力できる。
【0074】
ここで、増幅部43において、最終段の増幅回路52の初期化動作解除時点(t3)は、当該増幅回路52への入力電圧に、電荷検出増幅器42への信号電荷の入力に起因する電圧変動が現れる時点よりも前に設定されている。本実施形態では、スイッチング素子SWが導通する時点t4よりも前に、最終段の増幅回路52の初期化動作時点t3が設定されている。
【0075】
したがって、最終段の増幅回路52の出力電圧は、当該増幅回路52自体で発生する誤差(出力オフセット電圧やkTCノイズなど)を除くと、信号電荷による電荷検出増幅器42の出力電圧変動分、すなわち、信号電荷の入力を開始した時点t4以降に電荷検出増幅器42へ入力された信号電荷によって電荷検出増幅器42の出力電圧に現れた電圧変動分を増幅した値になる。
【0076】
ここで、上記電圧変動分は、図7に示すサンプルホールド回路112のサンプリングタイミングにおけるサンプリング値Smp2と、サンプルホールド回路111のサンプリングタイミングにおけるサンプリング値Smp1(いずれも図9参照)との差である。
【0077】
したがって、上記単位ブロック41は、1つのサンプルホールド回路44しか有していないにも拘わらず、2つのサンプルホールド回路111・112を有するCDS回路103と同様に、電荷検出増幅器42の低周波雑音を除去できる。
【0078】
また、より前段の回路(42・51)の方がより後段の回路(51・52)よりも早く初期化動作を解除しているので、電荷検出増幅器42の内在雑音か否かに拘わらず、最終段の増幅回路52よりも前の回路(42・51)での低周波雑音に起因する誤差は、増幅部43の出力電圧から除去されている。
【0079】
したがって、電荷検出増幅器42や増幅回路52の特性オフセット、すなわち、それぞれの回路素子(演算増幅器やコンデンサなど)の特性によって発生する特性オフセットによる誤差も除去される。
【0080】
これらの結果、上記単位ブロック41は、1つのサンプルホールド回路44しか有していないにも拘わらず、上記従来の読み出し回路104に比べても、信号電荷の増幅結果を高精度に出力できる。
【0081】
なお、最終段の増幅回路52自体の特性オフセットに起因する誤差は、上記の初期化動作解除のタイミング制御によっても除去されないが、当該特性オフセットは、電荷検出増幅器42の内在雑音と異なり、サンプリングを繰り返しても、互いに略同じ値である。したがって、増幅回路52の特性オフセットが無視できない程度に大きければ、単位ブロック41の後段の回路の演算処理(例えば、予め特性オフセットを測定しておき、出力値を補正するなど)によって、比較的容易に除去できる。
【0082】
さらに、本実施形態に係る増幅部43は、複数段の増幅回路51…から構成されているので、増幅部全体の電圧増幅率が同じという条件で比較すると、増幅回路が1段の場合よりも、各段の増幅回路51…の電圧増幅率を低減できる。したがって、最終段の増幅回路52自体で発生する誤差(特性オフセットなど)を低減できる。この結果、単位ブロック41は、信号電荷の増幅結果をより高精度に出力できる。
【0083】
例えば、増幅部43全体の電圧増幅率(倍率)を100倍とすると、1段の場合は、増幅回路の電圧増幅率を100倍に設定する必要がある。ここで、LSI内に多数の演算増幅器を集積した場合は、単体の場合に比べて、特性オフセットの低減が難しい。特に、画像センサ2からの信号電荷を読み取る読み出し回路4の場合、解像度の増大(データ線DLの数の増大)に伴なって、単位ブロック41の数が増大するので、より多くの演算増幅器を集積する必要があり、特性オフセットの低減がさらに困難である。
【0084】
したがって、演算増幅器の特性オフセットは、電圧増幅率が1倍の増幅回路として使用した場合で、1±0.1〔mV〕程度に達することもある。なお、特性オフセットは、基本的には固定的な大きさであるが、微小な変動が存在するので、上記数値例では、固定の成分を1〔mV〕、微小な変動成分を±0.1〔mV〕としている。この場合、当該演算増幅器を100倍の増幅回路として使用すると、当該増幅回路の特性オフセットは、100±10〔mV〕になってしまう。
【0085】
ここで、増幅回路の特性オフセットのうち、固定の成分100〔mV〕は、単位ブロック41よりも後段の回路で補正することができるが、変動成分±10〔mV〕は、揺れとして現れるため、補正できない。一方、10〔mV〕の揺れは、読み出し回路4の用途によっては、許容できないことがある。
【0086】
これに対して、本実施形態のように、増幅部43を複数段の増幅回路51…で構成した場合、1段あたりの電圧増幅率を抑えることができる。例えば、図1のように、2段の場合、上記と同じ数値例で説明すると、各段の電圧増幅率を10倍ずつに設定すればよい。したがって、増幅回路の出力電圧に現れる特性オフセットは、10±1〔mV〕に過ぎず、1段の場合に比べて、変動成分(±1〔mV〕)を大幅に(この例では、1/10に)低減できる。この結果、1段の場合よりも、さらに高精度に、信号電荷の増幅結果を出力できる。
【0087】
また、増幅回路の特性オフセットは、出力電圧のダイナミックレンジを狭くしてしまうが、複数段に設定することによって、増幅部43の出力ダイナミックレンジが狭くなるという現象を低減できる。
【0088】
なお、例えば、±10〔V〕のような高耐圧のプロセスでLSIを製造するなどして、増幅部43の出力ダイナミックレンジを始めから広く確保していれば、増幅回路の特性オフセットに起因する出力ダイナミックレンジ幅の減少を無視できる程度に小さくすることも不可能ではない。ところが、X線センサの読み出し回路4のように、多数の単位ブロック41を高密度に集積する場合には、上述のような高耐圧のプロセスを採用することが難しく、例えば、3〔V〕耐圧のプロセスのように、低耐圧のプロセスを用いることが好ましい。この場合には、上記特性オフセットによるダイナミックレンジへの影響が相対的に大きくなるので、増幅部43の段数を複数に設定することで、出力ダイナミックレンジの縮小幅を削減する効果が特に大きい。
【0089】
また、上記単位ブロック41は、高精度に信号電荷を増幅できるにも拘わらず、1つのサンプルホールド回路44しか有していないので、単位ブロック41の占有面積を削減できる。したがって、各単位ブロック41を集積してLSI化するときのレイアウト設計を容易できる。
【0090】
例えば、データ線DLのピッチが150〔μm〕のX線センサパネルを実装するLSIは、1つの単位ブロック41を、これ以下のピッチに抑える必要がある。ここで、TCP(Tape Carrier Package)を用いて実装する場合、多数のTCPを並べて実装する必要があるため、TCP間の余裕のスペースなども考えると、80〔μm〕程度のピッチに、読み出し回路4の1つの単位ブロック41が並ぶように、LSI内部での回路をレイアウトすることが望まれる。この場合、本実施形態のように、サンプルホールド回路が1つであれば、単位ブロック41の各段階を、電荷検出増幅器42、増幅回路51…、サンプルホールド回路44の順に配置し、単位ブロック41の各段階毎に1つずつの演算増幅器を、80〔μm〕ピッチの中に配置していけばよい。したがって、各回路のレイアウトが容易になる。なお、図1では、1つの単位ブロック41に1つの制御回路45が接続されている場合を例示しているが、制御回路45は、複数の単位ブロック41で共有できる。
【0091】
〔第2の実施形態〕
本実施形態に係る読み出し回路4の単位ブロック41aには、図6に示すように、図1の単位ブロック41の構成に加えて、電荷検出増幅器42の出力と、初段の増幅回路51との間に抵抗R46が設けられており、増幅回路51の入力コンデンサCi51と抵抗R46とによって、ローパスフィルタ46が構成されている。
【0092】
これにより、単位ブロック41の回路全体の周波数帯域が制限され、回路全体の雑音量を小さくできる。さらに、ローパスフィルタ46のコンデンサとして、増幅回路51の入力コンデンサCi51が用いられているので、抵抗R46を追加するだけで、ローパスフィルタ46を構成できる。この結果、回路規模の拡大を防止できる。
【0093】
熱雑音について、より詳細に説明すると、抵抗値がR〔Ω〕の抵抗が発生する熱雑音vrtは、以下の式(2)に示すように、
vrt=〔4・k・T・R・B〕1/2 …(2)
となる。なお、上式において、kは、ボルツマン定数、Tは、絶対温度、Bは、周波数帯域である。
【0094】
このように、熱雑音が回路の周波数帯域のルートに比例するので、ローパスフィルタ46によって、帯域を制限(例えば、1/100)すれば、熱雑音を低減(例えば、1/10)に低減できる。
【0095】
帯域をどの値以下に制限すればよいかは、一概には、決めることができないが、一般には、読み出し回路4の帯域を、サンプリング周波数の10倍以下に制限しても差し支えがないことが多い。例えば、サンプリング周波数が10〔kHz〕で、読み出し回路4の帯域を100〔kHz〕以下に制限すると、ローパスフィルタ46を設けない場合の帯域が10〔MHz〕の場合、熱雑音に起因する読み出し回路4の回路の雑音を、ローパスフィルタ46がない場合の1/10に低減できる。
【0096】
ここで、画像センサ2がX線平面センサの場合のように、センサパネルの物理的寸法が大きい場合、パネルのデータ線DLの抵抗は、CCDのように物理的寸法が小さな場合に比べて、ケタ違いに大きくなる。
【0097】
例えば、43〔cm〕×43〔cm〕のパネルの場合、データ線DLの抵抗値は、20〔kΩ〕程度に達する。この数値例で、上記の式(2)の値を算出すると、T=290〔K〕としたとき、vrt=17.8×B1/2 〔nV×Hz1/2 〕となる。この場合、帯域が、10〔MHz〕であれば、566〔μV〕程度の熱雑音vrtが発生するが、ローパスフィルタ46によって、帯域を100〔kHz〕に制限すれば、熱雑音vrtを56.6〔μV〕程度にまで削減できる。
【0098】
ここで、上記では、電荷検出増幅器42の出力における熱雑音vrtの値を説明したが、当該熱雑音vrtは、増幅部43で増幅される。したがって、増幅部43の増幅率が100倍の場合を例にすると、ローパスフィルタ46が無い場合では、56.6〔mV〕の熱雑音vrtが、増幅部43の出力電圧に現れていたのに対して、ローパスフィルタ46を設けた場合は、5.66〔mV〕にまで低減でき、撮像装置1の死命を制するほどの効果がある場合がある。したがって、特に、X線センサのように、データ線DLの抵抗値が大きいセンサの信号読み出し回路の場合、抵抗R46の挿入によって、特に大きな効果が得られる。
【0099】
上記では、データ線DLの熱雑音を例に説明したが、電荷検出増幅器42の演算増幅器A42など、読み出し回路4の各回路が発生する熱雑音も、ローパスフィルタ46の挿入によって低減できる。
【0100】
なお、上記では、全画素PIXのデータから1つの画像データが構成される場合を説明したが、飛び越し走査などによって、全画素PIXの一部のデータから1つの画像データが構成されていてもよい。
【0101】
また、上記各実施形態では、読み出し回路4が、マトリクス状に画素PIXが配された画像センサ2からの信号電荷を読み取る場合を例にして説明したが、これに限るものではない。ラインセンサや画素PIXが1つのセンサから、信号電荷を読み取る読み出し回路であってもよい。また、画像センサの読み出し回路4に限らず、信号電荷を検出する電荷検出回路に広く適用できる。
【0102】
ただし、ラインセンサやマトリクス状のセンサのように、複数のデータ線DLを有し、各データ線DLから出力される電荷を検出するために、読み出し回路4が複数の単位回路41を有している構成の場合は、単位回路あたりの占有面積の削減が強く求められる。したがって、上記各実施形態のように、1つのサンプリングホールド回路しか有していないにも拘わらず、2つのサンプリングホールド回路を有するCDS回路と同様に、サンプリング周波数に対して十分に低周波の低周波雑音を低減可能な読み出し回路4を特に好適に使用できる。
【0103】
【発明の効果】
本発明に係る電荷検出回路の駆動方法は、以上のように、電荷検出増幅器の後段に、互いに縦続に接続されたコンデンサ帰還の増幅回路を複数段設け、さらに、最終段の増幅回路の出力にサンプルホールド回路が1回路接続されている電荷検出回路の駆動方法であって、上記各増幅回路は、前段の回路が初期化動作を解除する時点では、初期化動作中であり、後段に上記増幅回路の1つがある場合は、その初期化動作が解除されるよりも前に、自らの初期化動作を解除すると共に、最終段の増幅回路の初期化動作が解除された後に、上記サンプルホールド回路がサンプリングする構成である。
【0104】
また、本発明に係る電荷検出回路の駆動方法は、以上のように、上記構成に加えて、上記電荷検出増幅器および増幅回路が同時に初期化動作している期間を設け、上記電荷検出増幅器および増幅回路のうち、より前の回路の方がより早く初期化動作が解除されるように、各回路の初期化動作を解除する構成である。
【0105】
上記各構成では、増幅回路は、増幅回路が初期化動作の解除時点に入力された電圧を基準にして、それ以降に入力された電圧を増幅できる。したがって、サンプルホールド回路が1つしか設けられていないにも拘わらず、上記各増幅回路は、前段の出力電圧から、例えば、電荷検出増幅器の内在雑音に起因する雑音電圧や、前段の増幅回路の特性オフセットなど、サンプルホールド回路のサンプリング周期よりも十分に低い周波数成分を除去できる。
【0106】
また、上記増幅回路の段数が複数なので、増幅回路全体の電圧増幅率が同じという条件で比較すると、互いに縦続に接続された各増幅回路の電圧増幅率を1段の場合よりも低く設定しても、増幅回路全体の電圧増幅率が同じ値に設定できる。この結果、1段の場合に比べて、最終段の増幅回路自体で発生する誤差(特性オフセットなど)を低減でき、より高精度に信号電荷を検出できる。
【0107】
これらの結果、2つのサンプリングホールド回路を有するCDS回路が設けられた従来の電荷検出回路と比較して、より簡単な回路構成で、より高精度に信号電荷を検出できるという効果を奏する。
【0108】
本発明に係る電荷検出回路の駆動方法は、以上のように、上記構成に加えて、上記電荷検出増幅器へ入力された信号電荷による電圧変動が、増幅回路へ伝わるまでの間に、上記増幅回路の初期化動作を解除する構成である。
【0109】
当該構成によれば、最終段の増幅回路の出力電圧が、最終段の増幅回路自体に起因する誤差を除くと、信号電荷による電荷検出増幅器の出力電圧変動分を増幅した値になる。この結果、簡単な回路構成で、より高精度に信号電荷を検出できる。
【0110】
本発明に係る電荷検出回路は、以上のように、電荷検出増幅器と、上記電荷検出増幅器およびサンプルホールド回路の間に設けられた複数段の増幅回路とを備え、上記各増幅回路は、コンデンサ帰還の増幅回路であり、それぞれが互いに縦続に接続されていると共に、上記電荷検出増幅器、および、各段の増幅回路が、それぞれの初期化動作解除を互いに異なるタイミングに設定可能に構成されている構成である。
【0111】
上記構成では、上記電荷検出増幅器、および、各段の増幅回路が、それぞれの初期化動作解除を互いに異なるタイミングに設定可能に構成されているので、上述の電荷検出回路の駆動方法と同様に、上記各増幅回路は、前段の回路が初期化動作を解除する時点では、初期化動作していることができる。また、上記各増幅回路は、後段に上記増幅回路の1つがある場合は、その初期化動作が解除されるよりも前に、自らの初期化動作を解除できる。したがって、上述の電荷検出回路の駆動方法と同様に、最終段の増幅回路の初期化動作が解除された後に、上記サンプルホールド回路がサンプリングすることにより、上述の電荷検出回路の駆動方法と同様に、2つのサンプリングホールド回路を有するCDS回路が設けられた従来の電荷検出回路と比較して、より簡単な回路構成で、より高精度に信号電荷を検出できるという効果を奏する。
【0112】
本発明に係る電荷検出回路は、以上のように、上記構成に加えて、上記電荷検出増幅器と、初段の上記増幅回路との間には、抵抗が設けられ、当該抵抗と初段の増幅回路の入力コンデンサとによって、ローパスフィルタを構成した構成である。
【0113】
上記構成では、ローパスフィルタによって、電荷検出回路全体の周波数帯域が制限され、回路全体の雑音量を小さくできる。また、ローパスフィルタのコンデンサとして、初段の増幅回路の入力コンデンサが用いられているので、抵抗を追加するだけで、ローパスフィルタを構成できる。この結果、回路規模の拡大を防止しながら、信号電荷の検出精度を向上できる。
【図面の簡単な説明】
【図1】本発明の実施形態を示すものであり、読み出し回路の単位ブロックの要部構成を示すブロック図である。
【図2】上記読み出し回路を含む撮像装置の要部構成を示す構成図である。
【図3】上記撮像装置に設けられた画像センサの構造を示すものであり、図2のA−A線矢視断面図である。
【図4】上記単位ブロックの各部の動作を示すタイミングチャートである。
【図5】上記単位ブロックに設けられた電荷検出増幅器の内在雑音を示すものであり、上記画像センサの画素から電荷検出増幅器までの等価回路である。
【図6】本発明の他の実施形態を示すものであり、読み出し回路の単位ブロックの要部構成を示すブロック図である。
【図7】従来例を示すものであり、2つのサンプルホールド回路を有する相関ダブルサンプリング回路が設けられた電荷検出回路の要部構成を示すブロック図である。
【図8】上記電荷検出回路の各部の動作を示すタイミングチャートである。
【図9】上記電荷検出回路の各部の波形を示す波形図である。
【符号の説明】
42 電荷検出増幅器
44 サンプルホールド回路
45 制御回路
46 ローパスフィルタ
51・52 増幅回路
Ci51 入力コンデンサ
R46 抵抗
Claims (5)
- 電荷検出増幅器の後段に、互いに縦続に接続されたコンデンサ帰還の増幅回路を複数段設け、さらに、最終段の増幅回路の出力にサンプルホールド回路が1回路接続されている電荷検出回路の駆動方法であって、
上記各増幅回路は、前段の回路が初期化動作を解除する時点では、初期化動作中であり、後段に上記増幅回路の1つがある場合は、その初期化動作が解除されるよりも前に、自らの初期化動作を解除すると共に、最終段の増幅回路の初期化動作が解除された後に、上記サンプルホールド回路がサンプリングすることを特徴とする電荷検出回路の駆動方法。 - 上記電荷検出増幅器および増幅回路が同時に初期化動作している期間を設け、上記電荷検出増幅器および増幅回路のうち、より前の回路の方がより早く初期化動作が解除されるように、各回路の初期化動作を解除することを特徴とする請求項1記載の電荷検出回路の駆動方法。
- 上記電荷検出増幅器へ入力された信号電荷による電圧変動が、増幅回路へ伝わるまでの間に、上記増幅回路の初期化動作を解除することを特徴とする請求項1または2記載の電荷検出回路の駆動方法。
- 電荷検出増幅器と、
上記電荷検出増幅器およびサンプルホールド回路の間に設けられた複数段の増幅回路とを備え、
上記各増幅回路は、コンデンサ帰還の増幅回路であり、それぞれが互いに縦続に接続されていると共に、
上記電荷検出増幅器、および、各段の増幅回路が、それぞれの初期化動作解除を互いに異なるタイミングに設定可能に構成されていることを特徴とする電荷検出回路。 - 上記電荷検出増幅器と、初段の上記増幅回路との間には、抵抗が設けられ、当該抵抗と初段の増幅回路の入力コンデンサとによって、ローパスフィルタを構成することを特徴とする請求項4記載の電荷検出回路。
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2002
- 2002-06-20 JP JP2002180117A patent/JP2004023750A/ja active Pending
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