WO2007099620A1

WO2007099620A1 - 半導体集積回路

Info

Publication number: WO2007099620A1
Application number: PCT/JP2006/303863
Authority: WO
Inventors: Tadao Inoue; Katsuyoshi Yamamoto; Jun Funakoshi; Tsuyoshi Higuchi
Original assignee: Fujitsu Limited
Priority date: 2006-03-01
Filing date: 2006-03-01
Publication date: 2007-09-07
Also published as: JP4546563B2; JPWO2007099620A1

Abstract

　サンプリングキャパシタは、基準電圧線と信号レベルの伝達経路との間に並列に配置される。スイッチ部は、サンプリングキャパシタにそれぞれ接続される複数のスイッチを有する。サンプリングキャパシタは、スイッチの動作により互いに異なるランダムノイズレベルを保持する。スイッチ部は、サンプリングキャパシタに保持された信号レベルを平均化するためにスイッチをオンしサンプリングキャパシタを互いに接続する。これにより、ランダムノイズレベルは平均され、そのノイズレベルは相対的に低くなる。したがって、データ信号の信号レベルからノイズ信号の信号レベルを差し引くことにより真のデータ信号を生成する読み出し回路において、データ信号に含まれるランダムノイズを除去でき、データ信号のＳＮ比を向上できる。

Description

明細書

半導体集積回路

技術分野

[0001] 本発明は、データ信号に含まれるノイズを減少させる技術に関する。

背景技術

[0002] 固体撮像素子等の半導体集積回路は、画素からのデータ信号を読み出すための読み出し回路を有している。例えば、画素力ものデータ信号に含まれる固定パターンノイズ (FPN ;Fixed Pattern Noise)を除去するために、読み出し回路内に相関二重サンプリング（CDS Correlated Double Sampling)回路を形成した固体撮像素子が提案されている（例えば、特許文献 1 2参照)。ここで、固定パターンノイズは、各画素を構成するトランジスタの閾値電圧のばらつき等により信号電圧の DCレベルが変動することにより発生する。すなわち、 CDS回路は、画素の特性のばらつきにより発生するノイズをキャンセルする。

特許文献 1 :特開平 6— 217205号公報

特許文献 2：特開 2002— 330348号公報

発明の開示

発明が解決しょうとする課題

[0003] しかしながら、固体撮像素子等により生成されるデータ信号は、固定パターンノイズ以外にランダムノイズを含んでいる。ランダムノイズは、電源線やグラウンド線などから混入する電源ノイズや、トランジスタおよび抵抗などで発生する熱雑音、ショット雑音などであり、時間的にランダムに発生する。

近年の固体撮像素子では、画素数は増え、各画素のサイズは小さくなる傾向にある。これに伴い、画素から出力される信号レベルは小さくなつている。これにより、 CD S回路で除去できな、ランダムノイズは相対的に増加し、データ信号の SN比は低下する。

[0004] 本発明の目的は、データ信号に含まれるランダムノイズを除去し、データ信号の SN 比を向上することにある。課題を解決するための手段

[0005] 本発明の一形態では、読み出し回路は、サンプリング回路および平均化回路を有している。サンプリング回路は、データ信号の値を複数回サンプリングする。これにより、互いに異なるランダムノイズレベルを含む信号レベル力サンプリングされる。平均化回路は、サンプリング回路によってサンプリングされた複数回のサンプリング結果を平均化する。これにより、ランダムノイズレベルは平均され、そのノイズレベルは相対的に低くなる。ランダムノイズが減少しているため、ノイズ信号と、ノイズ信号を含むデータ信号とからデータ信号の信号レベルを、読み出し回路により生成する場合に、データ信号の SN比を従来に比べて向上できる。

[0006] 例えば、読み出し回路は、複数のサンプリングキャパシタおよびスィッチ部を有している。サンプリングキャパシタは、基準電圧線と信号レベルの伝達経路との間に並列に配置され、信号レベルをそれぞれ保持する。スィッチ部は、サンプリングキャパシタにそれぞれ接続される複数のスィッチを有し、信号レベルを互いに異なるタイミングでサンプリングキャパシタに順次保持させるために動作する。これにより、互いに異なるランダムノイズレベル力サンプリングキャパシタにそれぞれ保持される。スィッチ部は、サンプリングキャパシタに保持された信号レベルを平均化するためにスィッチをオンしサンプリングキャパシタを互いに接続する。これにより、ランダムノイズレベルは平均され、そのノイズレベルは相対的に低くなる。

[0007] 本発明の一形態における好ま、例では、サンプリングホールド部は、ノイズ信号およびノイズ信号を含むデータ信号の信号レベルをサンプリングする。クランプ部は、サンプリングホールド部にサンプリングされた信号レベルをクランプする。読み出し回路を、サンプリングホールド部およびクランプ部の少なくとも、ずれかに形成することで、ランダムノイズを減少させることができ、データ信号の SN比を向上できる。

[0008] 本発明の一形態における好ま、例では、スィッチ部は、サンプリングキャパシタによるサンプリング期間を互いに重複し、かつサンプリング終了タイミングを互いにずらして設定する。サンプリング期間を互いに重複することで、サンプリングに必要な時間を短縮できる。この結果、読み出し回路の 1サイクルの動作時間を短縮できる。換言すれば、本発明を、 1サイクル期間が比較的短い読み出し回路を有する半導体集積回路にも適用でき、ランダムノイズを減少できる。

[0009] 本発明の一形態における好ま、例では、スィッチ部は、サンプリングキャパシタによるサンプリング期間を、互いに重複しないためにずらして設定する。スィッチ部のスイッチが同時にオンすることが防止されるため、電源ノイズ等が小さくできる。したがつて、画素データ信号に含まれるランダムノイズをさらに減少できる。

本発明の一形態における好ましい例では、読み出し回路は、一対のサンプリングキャパシタを有している。スィッチ部は、信号レベルをサンプリングキャパシタの一方に保持し、その後、サンプリングキャパシタの他方への信号レベルの保持と、一対のサンプリングキャパシタを互いに接続する動作とを交互に繰り返す。これにより、信号レベルの保持動作と平均化動作とを一対のサンプリングキャパシタだけで実施できる。すなわち、サンプリングキャパシタおよびスィッチの数が少ない読み出し回路によつて、ランダムノイズを減少できる。この結果、読み出し回路の回路規模を削減でき、半導体集積回路のチップサイズを小さくできる。

[0010] 本発明の一形態における好ましい例では、サンプリングキャパシタの他方の容量値は、サンプリングキャパシタの一方の容量値より大きい。 2回目以降に信号レベルを保持するサンプリングキャパシタの他方の容量値を大きくすることで、少な、サンプリング回数でランダムノイズのレベルを減少できる。

本発明の一形態における好ましい例では、読み出し回路は、差動増幅器、複数の第 1キャパシタ、複数の第 2キャパシタ、電圧供給回路および検出回路を有している。差動増幅器は、第 1入力が入力スィッチを介して信号レベルの受信ノードに接続され、出力がフィードバックスィッチを介して第 2入力に接続されている。第 1キャパシタは、第 1入力に供給される信号レベルを保持するために、一端が第 1入力に接続されている。第 2キャパシタは、差動増幅器の出力力も第 2入力にフィードバックされる信号レベルを保持するために、基準電圧線と第 2入力との間に配置されている。サンプリングキャパシタは、第 1および第 2キャパシタの少なくともいずれかである。スィッチ部は、第 1および第 2キャパシタを第 1および第 2入力にそれぞれ接続するために配置されている。

[0011] 電圧供給回路は、信号レベルの一方および他方が第 1および第 2キャパシタにそれぞれ保持された後、順次変化する電圧を第 1キャパシタの他端に与える。検出回路は、電圧供給回路が電圧の出力を開始して力も差動増幅器の出力レベルが反転するまでの時間を、真のデータ信号の信号レベルとして検出する。このように、差動増幅器の第 1入力および第 2入力に複数の第 1キャパシタおよび複数の第 2キャパシタをそれぞれ接続して構成された読み出し回路にぉ、ても、ランダムノイズを減少させることができ、データ信号の SN比を向上できる。

[0012] 本発明の一形態における好ましい例では、検出回路は、カウンタ値が順次変化するカウンタおよび出力回路を有している。出力回路は、電圧供給回路が電圧の出力を開始して力差動増幅器の出力レベルが反転するまでの間に変化したカウンタ値を、真のデータ信号の信号レベルとして出力する。カウンタ値を計数することにより、簡易なデジタル回路を用いて、データ信号のレベルを容易に検出できる。この結果、読み出し回路の回路規模を削減でき、半導体集積回路のチップサイズを小さくできる。

[0013] 本発明の一形態における好ましい例では、読み出し回路は、受光素子を各々有する複数の画素カゝら読み出されるノイズ信号と、ノイズ信号を含むデータ信号とから真のデータ信号を生成する。これにより、本発明をイメージセンサ（固体撮像素子)等の半導体集積回路に適用する場合に、いわゆる固定パターンノイズだけでなくランダムノイズを減少できる。この結果、各画素から出力される画素データ信号の SN比を向上できる。

[0014] 本発明の一形態における好ましい例では、画素は、マトリックス状に配置され、水平方向に並ぶ画素行毎に信号が読み出される。読み出し回路は、垂直方向に並ぶ画素列毎に形成されている。 AZD変換器は、画素列毎に形成され、読み出し回路の出力に接続されている。読み出し回路毎に AZD変を設けることにより、 A/D 変^^の動作速度を低くできる。このため、電源ノイズ等のランダムノイズをさらに減少できる。特に、メガピクセル以上の画素数を有するイメージセンサに適用することで、顕著な効果を得ることができる。

発明の効果

[0015] 本発明では、データ信号に含まれるランダムノイズを除去でき、データ信号の SN比を向上できる。

図面の簡単な説明

[図 1]第 1の実施形態を示すブロック図である。

[図 2]図 1に示した画素アレイの詳細を示すブロック図である。

[図 3]図 1に示した CDS回路の詳細を示す回路図である。

[図 4]図 1に示した CMOSイメージセンサの動作を示すタイミング図である。

[図 5]図 3に示した CDS回路の動作を示すタイミング図である。

[図 6]第 2の実施形態における CDS回路の動作を示すタイミング図である。

[図 7]第 3の実施形態を示すブロック図である。

[図 8]第 4の実施形態における CDS回路の詳細を示す回路図である。

[図 9]図 8に示した CDS回路の動作を示すタイミング図である。

[図 10]図 8に示したサンプルホールド部の出力ノードのノイズレベルを示す説明図である。

[図 11]図 8に示したサンプルホールド部の出力ノードのノイズレベルの期待値と SN比の改善効果を示す説明図である。

[図 12]第 5の実施形態における CDS回路の詳細を示す回路図である。

[図 13]図 12に示した CDS回路の動作を示すタイミング図である。

[図 14]第 6の実施形態における読み出し回路の詳細を示す回路図である。

[図 15]図 14に示した読み出し回路の動作を示すタイミング図である。

[図 16]本発明が適用される CDS回路の別の例を示す回路図である。

[図 17]本発明が適用される CDS回路の別の例を示す回路図である。

[図 18]キャパシタの容量値が異なるときの出力ノードのノイズレベルを示す説明図である。

[図 19]キャパシタの容量値が異なるときの出力ノードのノイズレベルの期待値と SN比の改善効果を示す説明図である。

[図 20]キャパシタの容量値が異なるときの出力ノードのノイズレベルを示す説明図である。

[図 21]キャパシタの容量値が異なるときの出力ノードのノイズレベルの期待値を示す説明図である。

[図 22]平均化後のノイズレベルのサンプリング回数の依存性と、 SN比の改善効果のサンプリング回数の依存性を示す説明図である。

発明を実施するための最良の形態

[0017] 図 1は、本発明の第 1の実施形態を示している。この半導体集積回路は、シリコン基板上に CMOSプロセスを使用して CMOSイメージセンサ（固体撮像素子、撮像装置 )として形成されている。イメージセンサは、行選択回路 12、動作制御回路 14、複数の画素 PXがマトリックス状に配置された画素アレイ ARYおよび読み出し回路 16を有している。

[0018] 行選択回路 12は、リセット信号 RST、転送制御信号 TG、選択制御信号 SLCTを画素アレイ ARYに出力する。動作制御回路 14は、イメージセンサの撮像動作を制御するために複数のタイミング信号を生成し、行選択回路 12および読み出し回路 16 等に出力する。また、動作制御回路 14は、読み出し回路 16に形成される相関二重サンプリング（CDS Correlated Double Sampling)回路内のスィッチ（後述する図 3に示す)のオン Zオフを制御するスィッチ部としても機能する。

[0019] 読み出し回路 16は、 CDS回路、アナログ信号用のマルチプレクサ MUXおよび A ZD変換器 ADCを有している。 CDS回路は、垂直方向（図の縦方向）に並ぶ画素列に対応してそれぞれ形成され、水平方向（図の横方向）に並ぶ複数の画素 PX (画素行)から同時に出力される並列のデータ信号 SIG (画素で受光した画像を示す画素データ信号)を受ける。各 CDS回路は、ノイズ信号を含む画素データ信号 (読み出し電圧)からノイズ信号 (ノイズ電圧)を差し引き、ノイズを含まない真の画素データ信号 (真の読み出し電圧)を生成する。なお、後述するように、本発明の CDS回路では、固定パターンノイズとともにランダムノイズが除去される。

[0020] マルチプレクサ MUXは、ノイズが除去された並列の画素データ信号（アナログ信

次に出力されるアナログの画素データ信号をデジタルのデータ信号 OUTに変換する。

図 2は、図 1に示した画素アレイ ARYの詳細を示している。この実施形態の画素 PX は、いわゆる 4トランジスタ型である。各画素 PXは、リセットトランジスタ RSTTr、転送トランジスタ TGTr、フォトダイオード PD (光電変換素子）、ソースフォロアトランジスタ SFTrおよびセレクトトランジスタ SLCTTrを有して!/、る。リセットトランジスタ RSTTr、転送トランジスタ TGTr、およびフォトダイオード PDは、電源電圧線 VDD (例えば、 2 . 8V)とグラウンド線 VSSとの間に直列に接続されている。ソースフォロアトランジスタ SFTrおよびセレクトトランジスタ SLCTTrは、電源電圧線 VDDとデータ信号 SIG (S IG1—m;図では SIG1—3を記載）の出力ノードとの間に直列に接続されている。リセットトランジスタ RSTTr、転送トランジスタ TGTr、ソースフォロアトランジスタ SFTr およびセレクトトランジスタ SLCTTrは、 nMOSトランジスタである。

[0021] リセットトランジスタ RSTTrのゲートは、リセット信号 RST(RST1— n;図では RST1 —2を記載)を受けている。転送トランジスタ TGTrのゲートは、転送制御信号 TG (T Gl—n;図では TGI— 2を記載）を受けている。ソースフォロアトランジスタ SFTrのゲートは、トランジスタ RSTTr、 TGTrの接続ノード FD (浮遊拡散ノード;電荷電圧変換領域）に接続されている。セレクトトランジスタ SLCTTrのゲートは、選択制御信号 SL CT(SLCT1— n;図では SLCT1— 2を記載）を受けている。セレクトトランジスタ SLC TTrのソースは、データ信号線 SIGに接続されている。ソースフォロアトランジスタ SF Trは、アンプとして動作し、ソース電極から画素データ信号 SIGを出力する。画素データ信号 SIGは、セレクトトランジスタ SLCTTrを介して出力される。水平方向（図の横方向）に配列される画素 PXは、共通のリセット信号 RST1 (または RST2—n)、共通の転送制御信号 TG1 (または TG2— n)、共通の選択制御信号 SLCT1 (または S LCT2— n)を受ける。

[0022] 図 3は、図 1に示した CDS回路の詳細を示している。 CDS回路は、電流源 CS、データ信号 SIGを受けるサンプリングホールド部 SH、ノッファ BUF1、ノッファ BUF1 を介してサンプリングホールド部 SHからの信号を受けるクランプ部 CLMP、バッファ BUF2を有している。バッファ BUF1— 2は、高い入力インピーダンスを有する増幅器である。バッファ BUF1— 2は、ソースフォロア回路またはボルテージフォロア回路等を用いて構成される。

[0023] 電流源 CSは、バイアス電圧 Vb (例えば、 0. 8V)をゲートで受ける nMOSトランジスタで構成されている。サンプリングホールド部 SHは、 CDS回路の入力ノード IN1 (信号レベルの伝達経路）と基準電圧線 VREFとの間に並列に配置され、信号レベルをそれぞれ保持するキャパシタ Cl l、 C12、 C13、 C14 (サンプリング回路、サンプリングキャパシタ）と、キャパシタ Cl l、 C12、 C13、 C14の一端を入力ノード ΊΝ1に接続するスィッチ SW11、 SW12、 SW13、 SW14とを有して! /、る。また、サンプリングホールド部 SHは、キャパシタ Cl l、 C12、 C13の一端を出力ノード OUT1に接続するスイッチ SW1A1、 SW1A2、 SW1A3を有している。キャパシタ C14の一端は、出カノード OUT1に直接接続されている。この例では、キャパシタ Cl l、 C12、 C13、 C14 の容量値は、互いに等しい。スィッチ SW11— SW14、 SW1A1— SW1A3は、信号レベルを互、に異なるタイミングでキャパシタ C 11 - C 14に順次保持させるために動作し、かつキャパシタ C 11— C 14に保持された信号レベルを平均化するためにキヤパシタ CI 1— C14を互いに接続する平均化回路 (スィッチ部）として動作する。

[0024] スィッチ SW11、 SW12、 SW13、 SW14は、高レベルのスィッチ制御信号 SI 1、 S 12、 S13、 S14を受けているときにそれぞれオンし、低レベルのスィッチ制御信号 S1 1、 S12、 S13、 S14を受けているときにそれぞれ才フする。スィッチ SW1A1、 SW1 A2、 SW1A3は、高レベルのスィッチ制御信号 S1AVEを受けているときにオンし、低レベルのスィッチ制御信号 S1AVEを受けているときにオフする。スィッチ SW11— SW14、スィッチ SW1A1— SW1A3は、例えば、 nMOSトランジスタからなる MOS スィッチ、あるいは、 nMOSトランジスタおよび pMOSトランジスタからなる CMOSスィツチ（CMOS伝達ゲート）で構成されている。サンプリングホールド部 SHは、ノイズ信号およびノイズ信号を含む画素データ信号の信号レベルをそれぞれ保持する。

[0025] クランプ部 CLMPは、入力ノード ΊΝ2 (信号レベルの伝達経路）と基準電圧線 VRE Fとの間に並列に配置され、信号レベルをそれぞれ保持するキャパシタ C21、 C22、 C23、 C24 (サンプリングキャパシタ）と、キャパシタ C21、 C22、 C23、 C24の一端を基準電圧線 VREFに接続するスィッチ SW21、 SW22、 SW23、 SW24とを有している。また、クランプ部 CLMPは、キャパシタ C21、 C22、 C23の一端を出力ノード OU T2に接続するスィッチ SW2A1、 SW2A2、 SW2A3を有している。キャパシタ C24 の一端は、出力ノード OUT2に直接接続されている。この例では、キャパシタ C21、 C22、 C23、 C24の容量値 ίま、互!ヽ【こ等し!/ヽ。スィッチ SW21— SW24、 SW2A1 - SW2A3は、信号レベルを互いに異なるタイミングでキャパシタ C21— C24に順次保持させるために動作し、かつキャパシタ C21— C24に保持された信号レベルを平均化するためにキャパシタ C21— C24を互いに接続するスィッチ部として動作する。

[0026] スィッチ SW21、 SW22、 SW23、 SW24は、高レベルのスィッチ制御信号 S21、 S 22、 S23、 S24を受けているときにそれぞれオンし、低レベルのスィッチ制御信号 S2 1、 S22、 S23、 S24を受けているときにそれぞれオフする。スィッチスィッチ SW2A1 、 SW2A2, SW2A3は、高レベルのスィッチ制御信号 S2AVEを受けているときにォンし、低レベルのスィッチ制御信号 S2AVEを受けているときにオフする。スィッチ S W21— 24、 SW2A1— SW2A3は、例えば、 nMOSトランジスタからなる MOSスイツチ、あるいは、 nMOSトランジスタおよび pMOSトランジスタからなる CMOSスィッチ（ CMOS伝達ゲート）で構成されている。クランプ部 CLMPは、サンプリングホールド部 SHにサンプリングされた信号レベルをクランプする。

[0027] 図 4は、図 1に示した CMOSイメージセンサの動作を示している。行選択回路 12は、 n個の画素行をそれぞれ制御するためにリセット信号 RSTl— n、転送制御信号 TG l—nおよび選択制御信号 SLCTl—nを順次に出力する。イメージセンサは、 1フレーム期間 FRMに全ての画素行力画素データ信号 SIGを受け、受けた画素データ信号 SIGをデータ信号 OUTに変換する。より正確には、図中の符号 FRMは、図 2の RST1信号、 TG1信号、 SLCT1信号が供給される画素行を基準とする 1フレーム期間を示している。

[0028] まず、リセット信号 RST1および転送制御信号 TG1が所定の期間高レベルに活性化され、フォトダイオード PDは、電源電圧レベル VDDにリセットされる（図 4 (a) )。このとき、フローティングディフュージョン領域 FDも、電源電圧レベル VDDにリセットされる (先行リセット)。転送制御信号 TG1の非活性化後、外部から受けた光に応じて発生した電子が、フォトダイオード PDの拡散領域に電荷として蓄積される。すなわち、フォトダイオード PDの露光が開始される。電荷の蓄積は、転送制御信号 TG1が再び活性化されるまでの露光時間（蓄積時間) Texpに行われる。

[0029] 次に、転送制御信号 TG1は活性ィ匕される前に、リセット信号 RST1が所定の期間活性化される（図 4 (b) )。この活性ィ匕により、フローティングディフュージョン領域 FD が再びリセットされる（読み出しリセット)。リセット信号 RST1が非活性化された後、選択制御信号 SLCT1が所定の期間活性化される（図 4 (c) )。これにより、セレクトトランジスタ SLCTTrがオンし、ソースフォロアトランジスタ SFTrのゲート電圧（FD)に応じた電流（リセット電流、ノイズ電流）力データ信号線 SIGに流れる。特に図示していないが、データ信号線 SIGの電圧は、リセットレベル (ノイズ電圧）に変化する。リセットレベルは、 CDS回路に保持される。

[0030] 次に、選択制御信号 SLCT1が活性ィ匕している間に、転送制御信号 TG1が活性ィ匕される（図 4 (d) )。この活性ィ匕により、フォトダイオード PDに蓄積された電荷がフローティングディフュージョン領域 FDに転送される。選択制御信号 SLCT1が活性ィ匕しているため、ソースフォロアトランジスタ SFTrのゲート電圧（FD)に応じた電流（画素データ電流）が、データ信号線 SIGに流れる。特に図示していないが、データ信号線 SI Gの電圧は、ノイズを含んだ画素データレベルに変化する。 CDS回路は、ノイズを含む画素データレベルからノイズレベル（ノイズ電圧）を差し引き、ノイズを除、た真の画素データ信号 DTを生成する。

[0031] 図 1に示した動作制御回路 14は、タイミングを順次ずらしながら上述の動作を画素行毎に実施する。これにより、全ての画素 PXで生成された画素データ信号 DT力 1 フレーム期間 FRM毎にマルチプレクサ MUXに順次出力される。マルチプレクサ M UXは、各画素行に対応する選択制御信号 SLCT1の非活性化に応答して並列の画素データ信号 DTを直列信号に変換する。直列の画素データ信号 DTは、 AZD変 ADCによりデジタルのデータ信号 OUTに変換される。

[0032] 図 5は、図 3に示した CDS回路の動作を示している。リセット信号 RST、転送制御信号 TGおよび選択制御信号 SLCTのタイミングは、上述した図 4のリセット信号 RST 1、転送制御信号 TG1および選択制御信号 SLCT1のタイミングと同じである。破線の信号波形は、他の画素行の読み出し動作等により値が不定であることを示している本発明の CDS回路の動作の特徴は、並列に接続されたキャパシタにノイズレベル (または画素データレベル)を順次サンプリングし、サンプリングされた信号レベルを平均化することである。これにより、ノイズ信号および画素データ信号に含まれるランダムノイズを除去できる。

[0033] まず、選択制御信号 SLCT1の活性ィ匕により、サンプリングホールド部 SHの入カノード IN1は、ノイズレベルに変化する（図 5 (a) )。スィッチ SW11— SW14は、 2回目のリセット信号 RSTのパルスが出力された後に活性ィ匕されるスィッチ制御信号 S11— S14によりオンし、キャパシタ C11— C14にノイズレベルがサンプリングされる（図 5 (b ) )。スィッチ SW11— SW14のオンタイミングは、同時でもよぐあるいは電源ノイズ等のランダムノイズを減らすために僅か〖こずらしてもよい。この後、スィッチ制御信号 S1 1 S14は、順次非活性ィ匕する（図 5 (c) )。このように、キャパシタ Cl l— C14によるサンプリング期間は、互いに重複しており、かつサンプリング終了タイミングは、互いにずれている。スィッチ制御信号 S 11— S 14の非活性ィ匕により、キャパシタ C 11— C 14は、異なるランダムノイズを含むノイズレベルをそれぞれ保持する。すなわち、異なるランダムノイズを含むノイズレベル力 4回サンプリングされる。

[0034] キャパシタ C14の他端は出力ノード OUT1に直接接続されている。このため、サンプリングホールド部 SHの出力ノード OUT1の電圧は、入力ノード ΊΝ1の電圧の変化に追従して変化する（図 5 (d) )。バッファ BUF1は、出力ノード OUT1の電圧の変化に応答して、入力ノード ΊΝ2に電圧を生成する（図 5 (e) )。クランプ部 CLMPのキヤパシタ C24は、出力ノード OUT2に直接接続されている。このため、出力ノード OUT 2の電圧は、入力ノード ΊΝ2の電圧の変化に追従して変化する（図 5 (f) )。

[0035] 次に、スィッチ制御信号 SI AVEが所定の期間活性ィ匕され、スィッチ SW1A1— S W1A3が同時にオンする（図 5 (g) )。スィッチ SW1A1— SW1A3のオンにより、キヤパシタ C 11— C 14に保持された互いに異なるランダムノイズを含むノイズレベルは平均化され、出力ノード OUT1の電圧は平均化された値に変化する。出力ノード OUT 1の電圧の変化に応答して、入力ノード ΊΝ2および出力ノード OUT2の電圧も変化する。スィッチ制御信号 S21— S24が活性化されているため、キャパシタ C21— C24は、入力ノード ΊΝ2の電圧（サンプリングホールド部 SHによりランダムノイズが平均化されたノイズレベル）をサンプリングする（図 5 (h) )。

[0036] この後、スィッチ制御信号 S21— S24は、順次非活性ィ匕される（図 5 (i) )。この非活 '性化により、キャパシタ C21— C24は、ノッファ BUF1等で発生したランダムノイズを含むノイズレベルをそれぞれ保持する。すなわち、異なるランダムノイズを含むノイズレベル力 4回サンプリングされる。次に、スィッチ制御信号 S2AVEが所定の期間活性化され、スィッチ SW21A1— SW2A3がオンする（図 5 (j) )。スィッチ SW2A1— S W2A3のオンにより、キャパシタ C21— C24に保持されたノイズレベルは平均化される。すなわち、キャパシタ C21— C24は、ランダムノイズが平均化されたノイズレベルを保持する。

[0037] 次に、転送制御信号 TG1が所定の期間活性化され、入力ノード IN1の電圧は、フオトダイオード PDに蓄積された電荷に応じて変化する（図 5 (k) )。この後、上述の図 5 (b) , (c)、（g)と同様に、スィッチ SW11— SW14が順次にオフされた後、スィッチ SW1A1— SW1A3が同時にオンされる（図 5 (1) )。この動作により、キャパシタ C11 C 14に保持された互ヽに異なるランダムノイズを含む画素データレベルは平均化され、出力ノード OUT1の電圧は平均化された画素データレベルに変化する（図 5 ( m) )。なお、ノード ΊΝ1、 OUTl、 IN2、 OUT2の波形において、上側のラインは弱い光を受けた画素に対応する電圧レベルを示し、下側のラインは強、光を受けた画素に対応する電圧レベルを示して、る。

[0038] バッファ BUF1の動作により、入力ノード IN2の電圧は、出力ノード OUT1の電圧に応じて変化する（図 5 (n) )。入力ノード IN2の電圧（ノイズレベルを含む画素データレベル）力もキャパシタ C21に保持されて!、るノイズレベルが差し弓 Iかれ、真の画素データレベルが出力ノード OUT2に生成される（図 5 (o) )。固定パターンノイズおよびランダムノイズが減少された真の画素データレベル (アナログ電圧）は、図 1に示したアナログマルチプレクサ MUXを介して A/D変^ ^ADCに伝達され、デジタルの画素データ信号に変換される。

[0039] 本発明では、 CDS回路 (アナログサンプリング回路）のキャパシタの接続を順次に切り替えることで、多重サンプリングおよび平均処理を行っている。これにより、画素データ信号は、 AD変換前にアナログ値として短時間で多重平均サンプリング処理される。これに対して、 AD変換された画素データ信号力ノイズを除去する場合、 AD 変換回数が多くなるため現実的でない。具体的には、ノイズ信号およびノイズ信号を含む画素データ信号を、サンプリング回数だけそれぞれ AD変換する必要がある。このため、一般的なイメージセンサに要求される 15fps (frame per second)以上のフレームレートを確保することは困難である。

[0040] 一般に、複数のランダムな現象を合成すると、その期待値は二乗和の平方根で示される。この実施形態では、 4回のサンプリングされた電圧の値を 4つのキャパシタで平均しているので、 1 4回目のサンプリングノイズの電圧を Δ VI— AV4、その期待値を Δ Vとすると、平均化後のノイズの電圧は、， { ( Δ V1Z4) ²⁺ ( Δ V2/4) ²⁺ ( Δ V3²/4) ²⁺ ( AV4²/4) ²}"となり、その期待値は、，，^{ ΔνΖ4)²·4} = Δν/2，なる。すなわち、各サンプリング時にノイズ信号 (または画素データ信号）に混入したランダムノイズの電圧の期待値を Δ V 1 /2に減少できる。 CDS回路により固定パターンノイズが十分に減少され、主なノイズ成分力 Sランダムノイズである場合、ノイズを半分にできるので SN比を 2倍（6dB)に向上できる。

[0041] 以上、第 1の実施形態では、本発明を CMOSイメージセンサの CDS回路に適用することで、いわゆる固定パターンノイズだけでなぐ画素データ信号に含まれるランダムノイズを減少できる。この結果、各画素から出力される画素データ信号の SN比を向上できる。キャパシタ C1— C14のサンプリング期間を互いに重複することで、サンプリングに必要な時間を短縮できる。この結果、本発明を、 1フレーム期間 FRMが比較的短、イメージセンサにも適用できる。

[0042] 図 6は、本発明の第 2の実施形態における CDS回路の動作を示している。第 1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、図 1に示した動作制御回路 14が第 1の実施形態と異なっている。具体的には、動作制御回路 14から出力されるスイツチ制御信号 S 11— S 14等の CDS回路の動作を制御する信号のタイミングが第 1の実施形態と異なる。その他の構成は、第 1の実施形態と同じである。すなわち、半導体集積回路は、シリコン基板上に CMOSプロセスを使用して CMOSイメージセンサ（固体撮像素子)として形成されてヽる。

[0043] この実施形態では、スィッチ制御信号 S 11— S 14の活性ィ匕タイミングは、互いに重複しない（図 6 (a) )。これにより、スィッチ SW11— SW14のオン期間、すなわち、キヤパシタ CI 1— C14によるサンプリング期間は、互いにずれる。その他のタイミングは、第 1の実施形態と同じである。

一般に、複数のスィッチが同時に動作する場合、電源ノイズやグラウンドノイズなどのランダムノイズは大きくなり、 SN比が劣化する傾向にある。このため、スィッチの動作を分散させた方が、ランダムノイズは小さくなる。一方、スィッチの動作を分散させた場合、 CDS回路の動作時間は長くなる。このため、この実施形態は、画素で生成される画像を示す画素データ信号の読み出し時間に余裕があり、ランダムノイズを小さくしたい場合に有効である。画素データ信号の読み出し時間に余裕がない場合、あるいは所定量のノイズが許容される場合、第 1の実施形態の CDS回路を適用することが望ましい。

[0044] 具体的には、電源ノイズ等のランダムノイズが問題となるのは、画素で受光する光が弱いときである（暗い画像の撮影)。一般に、暗い画像を撮影する場合、フレーム期間は長く設定される。この場合に図 6に示した動作を実施することで、暗い画像において目立つランダムノイズを減少できる。一方、明るい画像を撮影する場合、フレーム期間は短く設定される。この場合に図 5に示した動作を実施される。図 5、図 6の動作の切り替えは、動作制御回路 14により行われる。

[0045] 以上、第 2の実施形態においても、上述した第 1の実施形態と同様の効果を得ることができる。さらに、この実施形態では、スィッチ SW11— SW14のオン期間を互いにずらすことで、電源ノイズ等が小さくなるため、画素データ信号に含まれるランダムノィズをさらに減少できる。

図 7は、本発明の第 3の実施形態を示している。第 1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、第 1の実施形態の読み出し回路 16および動作制御回路 1 4の代わりに、読み出し回路 16Aおよび動作制御回路 14Aが形成されている。その他の構成は、第 1の実施形態と同じである。

[0046] 読み出し回路 16の AZD変換器 ADCは、 CDS回路に対応してそれぞれ形成されている。すなわち、 AZD変換器 ADCは、図の縦方向（垂直方向）に並ぶ画素列毎に形成されている。

の画素データ信号 DT (デジタル信号)を直列信号に変換し、データ信号 OUTとして出力する。 AZD変換回路 ADCを CDS回路毎に形成することで、各 AZD変換回路 ADCの変換速度を遅くできる。したがって、 AZD変換回路 ADCカゝら発生するランダムノイズを減少できる。

[0047] 近年、メガピクセル以上のイメージセンサが主流になってきており、画素アレイ ARY の画素数が増える傾向にある。画素数の増加により、 1行 (ロウ）および 1列 (カラム）に含まれる画素数も増える。ここで、 1カラムとは、図の縦方向に並ぶ画素の列である。画素数の増加により、画素データ信号を AZD変換する回数が増加する。このため、所定の 1フレーム期間（フレームレート）に、全ての画素データ信号を AZD変換するためには、 AZD変換回路をカラム毎に設けることが有用である。この場合、 AZD変換回路の動作速度を低くできるため、電源ノイズ等のランダムノイズを減少でき、 SN 比の劣化を防止できる。

[0048] 以上、第 3の実施形態においても、上述した第 1の実施形態と同様の効果を得ることができる。さらに、この実施形態では、 CDS回路毎に AZD変換回路 ADCを設けることにより、ランダムノイズをさらに減少できる。特に、メガピクセル以上の画素数を有するイメージセンサに適用することで、顕著な効果を得ることができる。

図 8は、本発明の第 4の実施形態における CDS回路を示している。第 1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、 CDS回路および CDS回路の動作を制御するスィッチ制御信号等を生成する動作制御回路 14が、第 1の実施形態と相違している。その他の構成は、第 1の実施形態と同じである。すなわち、半導体集積回路は、シリコン基板上に CMOSプロセスを使用して CMOSイメージセンサ（固体撮像素子）として形成されている。

[0049] CDS回路は、第 1の実施形態の CDS回路（図 3)からスィッチ SW13、 SW14、 SW 1A2、 SW1A3、キヤノシタ C13、 C14、スィッチ S23、 S24、 SW2A2, SW2A3、およびキャパシタ C23、 C24を削除して構成されている。スィッチ SW1A1は、一対のキャパシタ Cl l、 C 12の他端を互いに接続する。キャパシタ C11の他端は、出力ノード OUT1に直接接続されている。スィッチ SW2A1は、一対のキャパシタ C21、 C22 の他端を互いに接続する。キャパシタ C21の他端は、出力ノード OUT2に直接接続されている。この例では、キャパシタ Cl l、 C12、 C21、 C22の容量値は、互いに等しい。

[0050] 図 9は、図 8に示した CDS回路の動作を示している。この実施形態では、スィッチ S Wl、 SW2、 SW1A1の動作タイミングが第 1の実施形態（図 5)と相違する。その他のタイミングは第 1の実施形態と同じである。

まず、スィッチ制御信号 S 11が所定の期間活性ィ匕され、スィッチ SW11がオンし、キャパシタ C11にノイズレベルがサンプリングされる（図 9 (a) )。次に、スィッチ制御信号 S 12が所定の期間活性化され、スィッチ SW12がオンし、キャパシタ C 12にノイズレベルがサンプリングされる（図 9 (b) )。この後、スィッチ制御信号 SI AVEが所定の期間活性化され、スィッチ SW1A1がオンする（図 9 (c) )。スィッチ SW1A1のオンにより、キャパシタ Cl l、 C12に保持された互いに異なるランダムノイズを含むノイズレベルは平均化され、出力ノード OUT1の電圧は平均化された値に変化する。この後、スィツチ制御信号 S12、 S1AVEが交互に 2回ずつ活性化され、キャパシタ C12へのノィズレベルのサンプリングと、キャパシタ Cl l、 C12に保持されたノイズレベルの平均化が順次行われる（図 9 (d) )。すなわち、この実施形態では、ノイズレベルがキャパシタ C12に保持された後、キャパシタ C11へのノイズレベルの保持と、キャパシタ Cl l、 C 12を互いに接続する動作とが交互に繰り返される。

[0051] この後、上述の図 9 (a) - (d)と同様に、スィッチ SW11がオンされた後、スィッチ S W12、 SW1A1のオンが交互に 3回ずつ繰り返される（図 9 (e) )。この動作により、キャパシタ C 11— C 14に保持された互いに異なるランダムノイズを含む画素データレべルは平均化され、出力ノード OUT1の電圧は平均化された画素データレベルに変化する。

[0052] 図 10および図 11は、図 8に示したサンプルホールド部 SHの出力ノード OUT1のノィズレベルの具体的な例とその期待値を示している。上述のように、複数のランダムな現象を合成すると、その期待値が二乗和の平方根になることから、図 10および図 1 1では、図 8の回路に対応した式と値を示している。図に示した式中の Cl l、 C12は、図 8に示したキャパシタ Cl l、 C 12の容量値を示している。図 10は、 1— N回目のサンプリングノイズ (電圧)を示し、図 11は、その期待値と SN比の改善効果を示している。式から明らかなように、サンプリング回数が多いほど出力ノードのノイズレベルの期待値は低くなる。本実施形態では、サンプリングを 4回行うことによって SN比を 4. 6d B改善できる例を示している。サンプリング回数を 2回以上にすれば、 3dB以上の有意な SN比の改善効果が得られる。但し、 1フレーム期間は、サンプリング回数が増えるほど長くなる。このため、サンプリング回数は、 1フレーム期間が許容値を超えないように設定することが望まし、。

[0053] 以上、第 4の実施形態においても、上述した第 1の実施形態と同様の効果を得ることができる。さらに、この実施形態では、 CDS回路に形成するキャパシタの数およびスィッチの数を減らすことができるため、 CMOSイメージセンサのチップサイズを削減できる。

図 12は、本発明の第 5の実施形態における CDS回路を示している。第 1の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、 CDS回路および CDS回路の動作を制御するスィッチ制御信号等を生成する動作制御回路 14が、第 1の実施形態と相違している。その他の構成は、第 1の実施形態と同じである。すなわち、半導体集積回路は、シリコン基板上に CMOSプロセスを使用して CMOSイメージセンサ（固体撮像素子）として形成されている。

[0054] CDS回路のサンプリングホールド部 SHは、入力ノード ΊΝ1を出力ノード OUT1に接続するスィッチ SW10を有している。スィッチ SW10は、動作制御回路 14 (図 1)から出力されるスィッチ制御信号 S10が高レベルのときにオンする。スィッチ SW11— S W14は、出力ノード OUT1に直接接続されている。第 1の実施形態（図 3)のスィッチ SW1A1 - SW1A3は形成されて!、な！/ヽ。

[0055] CDS回路のクランプ部 CLMPは、基準電圧線 VREFを出力ノード OUT2に接続するスィッチ SW20を有している。スィッチ SW20は、動作制御回路 14から出力されるスィッチ制御信号 S20が高レベルのときにオンする。スィッチ SW21— SW24は、出力ノード OUT2に直接接続されて!、る。第 1の実施形態（図 3)のスィッチ SW2A1 — SW2A3は形成されていない。このように、この実施形態の CDS回路では、スイツチの数を第 1の実施形態に比べて減らせるため、 CMOSイメージセンサのチップサィズを削減できる。

[0056] 図 13は、図 12に示した CDS回路の動作を示している。第 1の実施形態（図 5)と同じ動作については、詳細な説明を省略する。

まず、スィッチ制御信号 S10— S14の活性化により、スィッチ SW10— SW14がォンする（図 13 (a) )。スィッチ SW10がオンしている間に、第 1の実施形態と同様に、スイッチ SW111— SW14が順次オフする（図 13 (b) )。これにより、キャパシタ Cl l— C 14は、異なるランダムノイズを含むノイズレベルをそれぞれ保持する。次に、スィッチ制御信号 S 10が非活性化された後、スィッチ制御信号 S 11— S 14が所定の期間活性化され、スィッチ SW11— SW14がオンする（図 13 (c) )。スィッチ SW11— SW14 のオンタイミングは、同時でもよぐあるいはランダムノイズを減らすために僅かにずらしてもよい。このオンにより、キャパシタ Cl l— C14が互いに接続され、キャパシタ C1

I C14に保持されているノイズレベルが平均化される。平均化されたノイズレベルは、バッファ BUF1を介してクランプ部 CLMPに転送される。

[0057] クランプ部 CLMPでは、スィッチ SW20がオンして!/、る状態で (スィッチ制御信号 S 20が活性化）、スィッチ制御信号 S21— S24が順次非活性ィ匕され、スィッチ SW21 — SW24が順次オフする（図 13 (d) )。この後、スィッチ制御信号 S 20の非活性化によりスィッチ SW20がオフし、キャパシタ C21— C24と基準電圧線 VREFとの接続が解除される（図 13 (e) )。キャパシタ C21— C24は、ノッファ BUF1等で発生したランダムノイズを含むノイズレベルをそれぞれ保持する。すなわち、異なるランダムノイズを含むノイズレベル力 4回サンプリングされる。

[0058] 次に、スィッチ制御信号 S21— S24が活性化され、スィッチ SW21— SW24がオンする（図 13 (f) )。スィッチ SW21— SW24のオンタイミングは、同時でもよぐあるいはランダムノイズを減らすために僅かにずらしてもよい。このオンにより、キャパシタ C21 — C24が互ヽに接続され、キャパシタ C21 -C24に保持されて!ヽるノイズレベルが平均化される。平均化されたノイズレベルは、キャパシタ C21— C24に保持される。

[0059] この後、上述の図 13 (a)、（b)、（c)と同様に、スィッチ SW10— SW14のオン、 SW

I I— SW14の順次オフ、スィッチ SW10のオフ、スィッチ SW11— SW14のオンが順次に行われる（図 13 (g) )。この動作により、キャパシタ C 11— C 14に保持された互いに異なるランダムノイズを含む画素データレベルは平均化され、出力ノード OUT1の電圧は平均化された画素データレベルに変化する（図 13 (h) )。次に、出力ノード O UT1の電圧が、入力ノード IN2に転送される（図 13 (i) )。入力ノード IN2の電圧（ノィズレベルを含む画素データレベル）力もキャパシタ C21 -C24に保持されて!、るノィズレベルが差し引かれ、真の画素データ信号が出力ノード OUT2に生成される（図 1 3 (j) ) ₀

[0060] 以上、第 5の実施形態においても、上述した第 1の実施形態と同様の効果を得ることができる。さらに、この実施形態では、 CDS回路に形成するスィッチの数を減らすことができるため、 CMOSイメージセンサのチップサイズを削減できる。

図 14は、本発明の第 6の実施形態における読み出し回路 16Aを示している。第 1 の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、読み出し回路 16Aおよび読み出し回路 16Aの動作を制御する制御信号等を生成する動作制御回路 14が、第 1 の実施形態と相違している。読み出し回路 16Aは、ノイズ除去回路 NRC、ランプ信号生成回路 RSG (電圧供給回路)およびカウンタ CNTを有してヽる。ノイズ除去回路 NRCは、第 1の実施形態の CDS回路の代わりに配置されている。その他の構成は、第 1の実施形態と同じである。すなわち、半導体集積回路は、シリコン基板上に CM OSプロセスを使用して CMOSイメージセンサ（固体撮像素子）として形成されて!、る

[0061] ノイズ除去回路 NRCは、電流源 CS、入力スィッチ SW10、第 1キャパシタ Cl l、 C 12、 C13、 C14、第 1スィッチ SW11、 SW12、 SW13、第 2キヤノシタ C21、 C22、 C 23、 C24、第 2スィッチ SW21、 SW22、 SW23、差動増幅器 AMP、フィードバックスイッチ SW20およびラッチ LC (出力回路）を有している。ノイズ除去回路 NRCは、上述した実施形態の CDS回路と同等の機能を有する。すなわち、ノイズ除去回路 NR Cは、固定パターンノイズとともにランダムノイズを減少する。

[0062] 入力スィッチ SW10は、スィッチ制御信号 S 10の高レベル期間にオンし、データ信号線 SIGを差動増幅器 AMPの第 1入力 IIに接続する。キャパシタ Cl l— C14は、第 1入力 IIに供給される信号レベルをそれぞれ保持するために、ランプ電圧線 RMP とデータ信号線 IIの間に並列に配置されている。ランプ電圧線 RMPに供給されるランプ電圧 RMPは、ランプ信号生成回路 RSGにより生成される。キャパシタ Cl l、 C1 2の一端は、スィッチ SW11により接続される。キャパシタ C12、 C13の一端は、スイツチ SW12により接続される。キャパシタ C13、 C14の一端は、スィッチ SW13により接続される。スィッチ SW11— SW13は、スィッチ制御信号 S 11— S 13の高レベル期間にオンする。キャパシタ C14の一端は、差動増幅器 AMPの第 1入力 IIに直接接続されている。キャパシタ Cl l— C14の他端は、ランプ電圧線 RMPに接続されている。

[0063] キャパシタ C21— C24は、差動増幅器 AMPの出力 Olから第 2入力 12にフィードノックされる信号レベルをそれぞれ保持するために、グラウンド線 VSSと差動増幅器 AMPの第 2入力 12の間に並列に配置されている。キャパシタ C21、 C22の一端は、スィッチ SW21により接続される。キャパシタ C22、 C23の一端は、スィッチ SW22により接続される。キャパシタ C23、 C24の一端は、スィッチ SW23により接続される。スイッチ SW21— SW23は、スィッチ制御信号 S21— S23の高レベル期間にオンする。キャパシタ C24の一端は、差動増幅器 AMPの第 2入力 12に直接接続されている。キャパシタ C21— C24の他端は、グラウンド線 VSSに接続されている。フィードバックスィッチ SW20は、スィッチ制御信号 S20が高レベルの期間に、差動増幅器 AMPの出力 Olを入力 12に接続する。

[0064] 差動増幅器 AMPは、入力 II、 12の電圧レベルを差動増幅し、出力電圧 Olを生成する。ラッチ LCは、順次にインクリメントされるカウンタ値 CVを示す信号を受け、差動増幅器 AMPの出力 Olの立ち上がりエッジに同期してカウンタ値 CVをラッチする。ラツチ LCは、ラッチしたカウンタ値 CVを画素データ信号 DT (デジタル信号）として出力する。なお、差動増幅器 AMPは、必要なゲインに合わせて、多段で構成してもよい。

[0065] ランプ信号生成回路 RSGは、画素アレイ ARYから CDS回路にノイズ信号および画素データ信号が供給されてヽる間、ランプ電圧 RMPを基準電圧 VREFに設定する。ランプ信号生成回路 RSGは、画素アレイ ARYからの画素データ信号の供給停止に同期して、ランプ電圧 RMPを基準電圧 VREFから徐々に上昇させる。すなわち、ランプ信号生成回路 RSGは、信号レベルが第 1キャパシタ Cl l— C14および第 2 キャパシタ C21— C24にそれぞれ保持された後、順次変化するランプ電圧 RMPを第 1キャパシタ Cl l— C14の他端に与える。

[0066] カウンタ CNTは、画素アレイ ARYからの画素データ信号の供給停止に同期して、カウント動作を開始し、カウンタ値 CVを順次更新する。カウンタ CNTおよびラッチ LC は、ランプ信号生成回路 RSGがランプ電圧 RMPの出力を開始して力も差動増幅器 AMPの出力レベル 01が反転するまでの間に変化したカウンタ値 CVを、真の画素データ信号の信号レベルとして出力する検出回路として機能する。

[0067] 図 15は、図 14に示した読み出し回路 16Aの動作を示している。リセット信号 RST、転送制御信号 TGおよび選択制御信号 SLCTのタイミングは、第 1の実施形態（図 5) と同じである。

まず、選択制御信号 SLCTの活性ィ匕により、 CDS回路は、データ信号線 SIGを介してノイズレベルを受ける（図 15 (a) )。 2回目のリセット信号 RSTのパルスが出力された後に、スィッチ制御信号 S10、 S20— S23が活性ィ匕される（図 15 (b) )。これにより、データ信号線 SIGカゝら転送されるノイズレベルは、差動増幅器 AMPの入力 IIに供給される。差動増幅器 AMPは、スィッチ制御信号 S20の活性ィ匕中にフィードバック動作し、入力電圧 12を入力電圧 IIに等しくする。

[0068] 次に、スィッチ制御信号 S21— S23、 S 20が順次に非活性ィ匕し、キャパシタ C21— C24は、異なるランダムノイズを含むノイズレベルをそれぞれ保持する（図 15 (c) )。すなわち、異なるランダムノイズを含むノイズレベル力 4回サンプリングされる。この際、入力 II、 12のオフセット電位もキャパシタ C21— C24に保持される。このため、ォフセット電位は、以後の動作でキャンセルされる。すなわち、一般にオートゼロと称されるキャンセル動作が実施される。

[0069] 次に、スィッチ制御信号 S 10が非活性ィ匕され、スィッチ SW10はオフする（図 15 (d) )。この後、スィッチ制御信号 S21— S23が活性化され、スィッチ SW21— SW23力 S オンする（図 15 (e) )。スィッチ SW21— S324のオンにより、キャパシタ C21— C24の一端が互ヽに接続され、キャパシタ C21 -C24に保持された互ヽに異なるランダムノィズを含むノイズレベルは平均化され、差動増幅器 AMPの入力 12に供給される。 [0070] 次に、転送制御信号 TGが所定の期間活性化され、 CDS回路は、データ信号線 SI Gを介してノイズ信号を含む画素データ信号を受ける（図 15 (f) )。この後、スィッチ制御信号 S10、 Sl l— S13が活性ィ匕される（図 15 (g) )。これにより、データ信号線 SIG から転送される画素データ信号は、差動増幅器 AMPの入力 IIに供給される。入力電圧 IIは、画素データ信号のレベルに応じて入力電圧 12 (リセットレベル)より低下する（図 15 (h) )。入力電圧 12>入力電圧 IIのため、差動増幅器 AMPは、低論理レべルの出力電圧 Olを出力する（図 15 (i) )。

[0071] 次に、スィッチ制御信号 S 11— S 13、 S 10が順次に非活性ィ匕され、キャパシタ C11 — C14は、異なるランダムノイズを含む画素データレベルをそれぞれ保持する（図 15 (j) ) oすなわち、異なるランダムノイズを含む画素データレベル力 4回サンプリングされる。この後、スィッチ制御信号 S11— S13が活性化され、スィッチ SW11— SW13 がオンする（図 15 (k) )。スィッチ SW11— SW13のオンにより、キャパシタ Cl l— C1 4の一端が互いに接続され、キャパシタ CI 1— C14に保持された互いに異なるランダムノイズを含む画素データレベルは平均化され、差動増幅器 AMPの入力 IIに供給される。

[0072] 次に、選択制御信号 SLCTの非活性ィ匕に同期して、カウンタ CNTはカウントアップを開始する（図 15 (1) )。また、ランプ信号生成回路 RSGは、ランプ電圧 RMPを一定の速度で基準電圧 VREF力徐々に上昇させる（図 15 (m) )。入力電圧 IIは、ランプ電圧 RMPの上昇に伴い徐々に上昇する（図 15 (n) )。ここで、入力電圧 IIの波形において、上側のラインは弱い光を受けた画素に対応する電圧レベルを示し、下側のラインは強、光を受けた画素に対応する電圧レベルを示して!/ヽる。

[0073] 差動増幅器 AMPは、入力電圧 IIが入力電圧 12を超えたときに、出力電圧 Olを高論理レベルに変化させる。ラッチ LCは、出力電圧 Olの高論理レベルへの変化に同期してカウンタ値 CVをラッチし、画素データ信号 DTとして出力する。すなわち、ランプ信号生成回路 RSGがランプ電圧 RMPの上昇を開始して力差動増幅器 AMPの出力レベル Olが反転するまでの時間力真の画素データ信号の信号レベルとして検出される。画素データ信号 DTの論理値は、画素 PXが弱い光を受けたときに小さくなり、画素 PXが強い光を受けたときに大きくなる（図 15 (o、 p) )。 [0074] 以上、第 6の実施形態においても、上述した第 1の実施形態と同様の効果を得ることができる。さらに、この実施形態では、差動増幅器 AMPの一対の入力 II、 12に複数のキャパシタ CI 1— C14およびキャパシタ C21— C24をそれぞれ接続して構成された読み出し回路 16Aにおいても、固定パターンノイズとともにランダムノイズを減少させることができ、画素データ信号の SN比を向上できる。

[0075] 差動増幅器 AMPの出力レベルが反転するまでのカウンタ値をラッチ LCにより計数することで、簡易なデジタル回路を用いて、画素データ信号のレベルを容易に検出できる。この結果、読み出し回路 16Aの回路規模を削減でき、 CMOSイメージセンサのチップサイズを小さくできる。

なお、上述した第 1の実施形態では、 4つのキャパシタ Cl l— C14 (C21— C24)を用いてノイズ信号および画素データ信号を 4回サンプリングし、平均する例にっ、て述べた。本発明は力かる実施形態に限定されるものではない。例えば、 N個のキャパシタを用いて N回サンプリングし、平均することで、ランダムノイズの電圧を 1Zルート Nに減少できる（エネルギーで 1ZN)。

[0076] 上述した第 1の実施形態では、同じ容量値の 4つのキャパシタ Cl l— C14 (C21— C24)を用いてノイズレベルを平均化する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、異なる容量値のキャパシタを用いてもよい。この場合、ランダムノイズは、容量値の重みを反映して平均化される。

上述した第 1の実施形態では、本発明をサンプリングホールド部 SHおよびクランプ部 CLMPの両方に適用する例にっ、て述べた。本発明はかかる実施形態に限定されるものではない。例えば、図 16および図 17に示すように、本発明をサンプリングホ一ルド部 SHおよびクランプ部 CLMPの!、ずれかに適用することで、ランダムノイズを減少できる。第 4、第 5の実施形態でも同様に、サンプリングホールド部 SHおよびクランプ部 CLMPのヽずれかに本発明を適用することで、ランダムノイズを減少できる。

[0077] 上述した第 4の実施形態では、同じ容量値のキャパシタ Cl l、 C12を用いてノイズレベルを平均化する例について述べた。本発明は力かる実施形態に限定されるものではない。例えば、図 18および図 19に示すように、キャパシタ Cl l、 C12の容量値を CI 1 = 2 X C12とすることで、同じサンプリング回数でランダムノイズのレベルをさらに減少できる。主要なノイズ力ランダムノイズである場合、図 19では図 11に比べて、 3 回のサンプリングでは 4. 26dB力ら 4. 5dBに SN比を改善でき、 4回のサンプリングでは 4. 64dB力 5. 7dBに SN比を改善できる。図 20および図 21は、キャパシタ C1 1、 C 12の容量値を C l l =k X C12 (k:正値）に設定したときにランダムノイズのレべルを示している。

[0078] 図 22は、平均化後のノイズレベル (期待値）のサンプリング回数 Nおよび容量比 kの依存性と、 SN比の改善効果のサンプリング回数 Nおよび容量比 kの依存性を示している。図 22に示すように、一般に、ノイズレベルは、サンプリング回数を多くすることで低減できるが、サンプリング回数をさらに多くしても低減効果は飽和して、 SN比の改善効果が得られなくなる。そこで、キャパシタ C11よりキャパシタ C12の容量値を小さくすることで (容量比 kを大きくすることで）、ノイズレベルを減少できる。しかし、容量比 kを増やしすぎると、サンプリング回数を大幅に増やさないとノイズは低減できない。したがって、実用上は、キャパシタ C 12の容量値をキャパシタ C 11の容量値の 1/2— 1Z4倍程度 (k= 2—4)として、サンプリング回数を 2— 8回程度に設計することが望ましい。

[0079] 上述した実施形態では、本発明を 4トランジスタ型の画素を有する CMOSイメージセンサの読み出し回路に適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を、フォトダイオード、リセットトランジスタ、型の CMOSイメージセンサの読み出し回路に適用してもよい。また、本発明を、 CM D (Charge Modulation Device)等の 1つのフォトトランジスタで構成されるイメージセンサの読み出し回路に適用してもよい。あるいは、本発明を、 CMOSイメージセンサ以外の APS (Active Pixel Sensor)や、 CCD (Charge Coupled Device)を使用したィメージセンサ等の読み出し回路に適用してもよい。さらに、本発明は、アナログデータ信号力ノイズ信号を除去するための読み出し回路を有する半導体集積回路に適用可能である。

[0080] 上述した実施形態では、ノイズ信号を読み出した後、ノイズ信号を含む画素データ信号を読み出す例について述べた。本発明は力かる実施形態に限定されるものではない。例えば、ノイズ信号を含む画素データ信号を読み出した後、ノイズ信号を読み出してもよい。

また、平均化については、等分などの厳密な意味での平均化ではなぐランダムノィズが低減できる程度に平均化されれば十分である。また信号レベルを積分することでも効果は期待できることは言うまでもな、。

[0081] 以上、本発明につ、て詳細に説明してきた力上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。

産業上の利用可能性

[0082] 本発明は、データ信号をサンプルするサンプリング回路、または、データ信号をクランプするクランプ回路を有する半導体集積回路および、この半導体集積回路を有する画像処理システムに適用できる。

Claims

請求の範囲

[1] ノイズ信号と、ノイズ信号を含むデータ信号とからデータ信号の信号レベルを生成する読み出し回路を備えた半導体集積回路であって、

前記読み出し回路は、

前記データ信号の値を複数回サンプリングするサンプリング回路と、

前記サンプリング回路によってサンプリングされた複数回のサンプリング結果を平均化する平均化回路とを備えていることを特徴とする半導体集積回路。

[2] 請求項 1記載の半導体集積回路において、

ノイズ信号およびノイズ信号を含むデータ信号の信号レベルをサンプリングするサンプリングホールド部と、

前記サンプリングホールド部にサンプリングされた信号レベルをクランプするクランプ部とを備え、

前記読み出し回路は、前記サンプリングホールド部および前記クランプ部の少なくとも!/、ずれかに備えられてヽることを特徴とする半導体集積回路。

[3] 請求項 1記載の半導体集積回路において、

前記サンプリング回路は、基準電圧線と前記データ信号の信号レベルの伝達経路との間に並列に配置され、信号レベルをそれぞれ保持する複数のサンプリングキヤパシタを備え、

前記平均化回路は、前記サンプリングキャパシタにそれぞれ接続された複数のスィツチを有し、信号レベルを互いに異なるタイミングで前記サンプリングキャパシタに順次保持させるために動作し、かつ前記サンプリングキャパシタに保持された信号レべルを平均化するために前記スィッチをオンすることで前記サンプリングキャパシタを互 Vヽに接続するスィッチ部を備え、

前記スィッチ部は、前記サンプリングキャパシタによるサンプリング期間を互ヽに重複し、かつサンプリング終了タイミングを互いにずらして設定することを特徴とする半導体集積回路。

[4] 請求項 1記載の半導体集積回路において、

前記スィッチ部は、前記サンプリングキャパシタによるサンプリング期間を、互いに重複しな!ヽためにずらして設定することを特徴とする半導体集積回路。

[5] 請求項 1記載の半導体集積回路において、

前記サンプリング回路は、基準電圧線と前記データ信号の信号レベルの伝達経路との間に並列に配置され、信号レベルをそれぞれ保持する一対のサンプリングキヤパシタを備え、

前記スィッチ部は、前記信号レベルを前記サンプリングキャパシタの一方に保持し、その後、前記サンプリングキャパシタの他方への前記信号レベルの保持と、一対の前記サンプリングキャパシタを互いに接続する動作とを交互に繰り返すことを特徴とする半導体集積回路。

[6] 請求項 5記載の半導体集積回路において、

前記サンプリングキャパシタの他方の容量値は、前記サンプリングキャパシタの一方の容量値より大きいことを特徴とする半導体集積回路。

[7] 請求項 1記載の半導体集積回路において、

前記読み出し回路は、

第 1入力が入力スィッチを介して前記信号レベルの受信ノードに接続され、出力がフィードバックスィッチを介して第 2入力に接続された差動増幅器と、

前記第 1入力に供給される前記信号レベルを保持するために、一端が前記第 1入力に接続された複数の第 1キャパシタと、

前記差動増幅器の出力から前記第 2入力にフィードバックされる前記信号レベルを保持するために、基準電圧線と前記第 2入力との間に配置された複数の第 2キャパシタと、

ノイズ信号を含むデータ信号の信号レベルとノイズ信号の信号レベルとの一方および他方が前記第 1および第 2キャパシタにそれぞれ保持された後、順次変化する電圧を前記第 1キャパシタの他端に与える電圧供給回路と、

前記電圧供給回路が電圧の出力を開始して力前記差動増幅器の出力レベルが反転するまでの時間を、真のデータ信号の信号レベルとして検出する検出回路とを備え、

前記サンプリングキャパシタは、前記第 1および第 2キャパシタの少なくともいずれかであり、

前記スィッチ部は、前記第 1および第 2キャパシタを前記第 1および第 2入力にそれぞれ接続するために配置されていることを特徴とする半導体集積回路。

請求項 7記載の半導体集積回路において、

前記検出回路は、

カウンタ値が順次変化するカウンタと、

前記電圧供給回路が電圧の出力を開始して力前記差動増幅器の出力レベルが反転するまでの間に変化したカウンタ値を、真の画素データ信号の信号レベルとして出力する出力回路とを備えていることを特徴とする半導体集積回路。

[9] 請求項 1記載の半導体集積回路において、

受光素子を各々有する複数の画素を備え、

前記読み出し回路は、前記画素力読み出されるノイズ信号と、ノイズ信号を含むデータ信号とから真のデータ信号を生成することを特徴とする半導体集積回路。

[10] 請求項 9記載の半導体集積回路において、

前記画素は、マトリックス状に配置され、水平方向に並ぶ画素行毎に信号が読み出され、

前記読み出し回路は、垂直方向に並ぶ画素列毎に形成され、

さらに、画素列毎に形成され、前記読み出し回路の出力に接続された AZD変換器を備えていることを特徴とする半導体集積回路。