JP2014233018A - 固体撮像素子、撮像装置及び加算回路 - Google Patents
固体撮像素子、撮像装置及び加算回路 Download PDFInfo
- Publication number
- JP2014233018A JP2014233018A JP2013113654A JP2013113654A JP2014233018A JP 2014233018 A JP2014233018 A JP 2014233018A JP 2013113654 A JP2013113654 A JP 2013113654A JP 2013113654 A JP2013113654 A JP 2013113654A JP 2014233018 A JP2014233018 A JP 2014233018A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- unit
- buffer
- individual holding
- holding circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003384 imaging method Methods 0.000 title claims description 88
- 239000007787 solid Substances 0.000 title abstract 2
- 239000003990 capacitor Substances 0.000 claims description 149
- 239000000872 buffer Substances 0.000 claims description 138
- 230000003287 optical effect Effects 0.000 claims description 55
- 230000035945 sensitivity Effects 0.000 claims description 26
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 29
- 230000000875 corresponding effect Effects 0.000 description 17
- 238000009792 diffusion process Methods 0.000 description 7
- 101100112673 Rattus norvegicus Ccnd2 gene Proteins 0.000 description 6
- 230000003321 amplification Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 102100025450 DNA replication factor Cdt1 Human genes 0.000 description 2
- 101000914265 Homo sapiens DNA replication factor Cdt1 Proteins 0.000 description 2
- 101710178747 Phosphatidate cytidylyltransferase 1 Proteins 0.000 description 2
- 102100031075 Serine/threonine-protein kinase Chk2 Human genes 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000011514 reflex Effects 0.000 description 1
- 238000005096 rolling process Methods 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Images
Abstract
【課題】素子内部で複数の行の信号の重み付け加算を可能にし、その重みを変えられるようにする。【解決手段】固体撮像素子4は、複数の画素PXの列毎に設けられ対応する列の画素PXからの信号を受け取る複数の垂直信号線27と、前記複数の画素PXのp個(pは2以上の整数)の行について、前記行毎に、当該行の画素PXから前記複数の垂直信号線27を経由した信号又はそれらに基づく信号を保持する保持部30と、前記p個の行について前記行毎に前記保持部に保持された前記信号を、2種類以上に切り替え得る重みで重み付け加算する加算回路31と、を備える。【選択図】図2
Description
本発明は、固体撮像素子、これを用いた撮像装置、及び、前記固体撮像素子等において用いることができる加算回路に関するものである。
下記特許文献1には、複数の画素であって少なくとも2つの画素がそれぞれ(a)フォトディテクタ、(b)フローティング容量部をなす電荷電圧変換領域及び(c)増幅器への入力部を含む複数の画素と、前記電荷電圧変換領域同士を選択的に接続する連結スイッチとを備えた固体撮像素子が開示されている。
この従来の固体撮像素子によれば、前記連結スイッチをオンすることで、前記少なくとも2つの画素のフォトディテクタの電荷を混合して読み出す画素混合(電荷ドメインビニング)を行うことができる。
しかしながら、前記従来の固体撮像素子では、素子内部において、複数の行のの信号の加算に相当する画素混合を行うことができるものの、その重みを変えることができなかった。
本発明は、このような事情に鑑みてなされたもので、素子内部において複数の行の信号の重み付け加算を行うことができるとともにその重みを変えることができる固体撮像素子、これを用いた撮像装置、及び、前記固体撮像素子等において用いることができる加算回路を提供することを目的とする。
前記課題を解決するための手段として、以下の各態様を提示する。第1の態様による固体撮像素子は、2次元状に配置された複数の画素を有する画素部と、前記複数の画素の列毎に設けられ対応する列の画素からの信号を受け取る複数の垂直信号線と、前記複数の画素のp個(pは2以上の整数)の行について、前記行毎に、当該行の画素から前記複数の垂直信号線を経由した信号又はそれらに基づく信号を保持する保持部と、前記p個の行について前記行毎に前記保持部に保持された前記信号を、2種類以上に切り替え得る重みで重み付け加算する加算回路と、を備えたものである。
第2の態様による固体撮像素子は、前記第1の態様において、前記加算回路は、制御信号に応じて、前記p個の行について前記行毎に前記保持部に保持された前記信号を加算する加算モードと、前記p個の行のうちの1つの行について前記保持部に保持された前記信号を出力する非加算モードとを切り替え得るように構成されたものである。
第3の態様による固体撮像素子は、前記第1又は第2の態様において、前記保持部は、前記複数の垂直信号線を経由した信号又はそれらに基づく信号のうちの光信号と暗信号とを別々に保持し、前記加算回路は、前記p個の行について前記行毎に前記保持部に保持された前記信号を加算する際に、前記光信号と前記暗信号とを別々に加算するものである。
第4の態様による加算回路は、複数の信号がそれぞれ入力される複数の入力部と、前記複数の入力部と1対1に対応する複数の中間接続点と、1つの出力側接続点と、前記複数の入力部と前記複数の中間接続点との間をそれぞれオンオフする複数の入力側スイッチと、前記複数の中間接続点と前記1つの出力側接続点との間をそれぞれオンオフする複数の出力側スイッチと、前記複数の中間接続点と基準電位との間にそれぞれ容量部を形成するとともに、制御信号に応じて前記容量部の容量値の比率が2種類以上に切り替わるように前記容量部を形成する容量形成部と、を備えものである。
第5の態様による加算回路は、前記第4の態様において、前記2種類以上の比率のいずれに切り替えた状態においても、前記複数の中間接続点と前記基準電位との間にそれぞれ形成される容量部の容量値の合計が同一であるものである。
第6の態様による加算回路は、前記第4又は第5の態様において、前記容量形成部は、制御信号に応じて、前記複数の中間接続点と前記基準電位との間にそれぞれ容量部を形成する第1の容量形成状態と、前記複数の中間接続点のうちの1つの中間接続点のみと前記基準電位との間に容量部を形成する第2の容量形成状態とを、切り替えるものである。
第7の態様による加算回路は、前記第6の態様において、前記第1の容量形成状態において前記複数の中間接続点と前記基準電位との間にそれぞれ形成される容量部の容量値の合計と、前記第2の容量形成状態において前記複数の中間接続点のうちの1つの中間接続点のみと前記基準電位との間に形成される容量部の容量値とが、同一であるものである。
第8の態様による加算回路は、前記第4乃至第7のいずれかの態様において、出力側バッファを備え、前記出力側バッファの入力部が前記1つの出力側接続点に接続されたものである。
第9の態様による固体撮像素子は、前記第1乃至第3のいずれかの態様において、前記加算回路が前記第4乃至第8のいずれかの態様による加算回路であるものである。
第10の態様による固体撮像素子は、前記第9の態様において、前記加算回路は、前記複数の中間接続点、前記複数の入力側スイッチ、前記複数の出力側スイッチ及び前記容量形成部の組を、光信号用及び暗信号用に2組有するものである。
第11の態様による固体撮像素子は、前記第1乃至第3並びに前記第9及び前記第10のいずれかの態様において、前記保持部は、縦続接続されたq段(qはp以上の整数)の個別保持回路を有し、前記q段の個別保持回路のうちの1段目の個別保持回路には、前記画素部から最新に読み出された行の信号が保持され、前記q段の個別保持回路のうちのk段目(kは2からqまでの整数)の個別保持回路には、k−1行前の行の信号が保持され、前記加算回路は、前記q段の個別保持回路のうちのp個の個別保持回路に保持されている行の信号を加算するものである。
第12の態様による固体撮像素子は、前記第11の態様において、前記1段目の個別保持回路は、入力部、出力部、第1乃至第4のスイッチ、第1及び第2の容量部並びに第1のバッファを有し、前記1段目の個別保持回路の前記入力部と前記第1のバッファの入力部との間に、前記第1のスイッチ及び前記第2のスイッチが直列に接続され、前記第1のスイッチと前記第2のスイッチとの接続点と基準電位との間に、前記第1の容量部が接続され、前記1段目の個別保持回路の前記入力部と前記第1のバッファの前記入力部との間に、前記第3のスイッチ及び前記第4のスイッチが直列に接続され、前記第3のスイッチと前記第4のスイッチとの接続点と前記基準電位との間に、前記第2の容量部が接続され、前記1段目の個別保持回路の前記出力部は、前記第1のバッファの出力部であり、前記k段目の個別保持回路は、入力部、出力部、第5乃至第12のスイッチ、第3乃至第6の容量部並びに第2及び第3のバッファを有し、前記k段目の個別保持回路の前記入力部と前記第2のバッファの入力部との間に、前記第5のスイッチ及び前記第6のスイッチが直列に接続され、前記第5のスイッチと前記第6のスイッチとの接続点と前記基準電位との間に、前記第3の容量部が接続され、前記k段目の個別保持回路の前記入力部と前記第2のバッファの前記入力部との間に、前記第7のスイッチ及び前記第8のスイッチが直列に接続され、前記第7のスイッチと前記第8のスイッチとの接続点と前記基準電位との間に、前記第4の容量部が接続され、前記第2のバッファの出力部と前記第3のバッファの入力部との間に、前記第9のスイッチ及び前記第10のスイッチが直列に接続され、前記第9のスイッチと前記第10のスイッチとの接続点と前記基準電位との間に、前記第5の容量部が接続され、前記第2のバッファの出力部と前記第3のバッファの前記入力部との間に、前記第11のスイッチ及び前記第12のスイッチが直列に接続され、前記第11のスイッチと前記第12のスイッチとの接続点と前記基準電位との間に、前記第6の容量部が接続され、前記k段目の個別保持回路の前記出力部は、前記第3のバッファの出力部であるものである。
第13の態様による固体撮像素子は、前記第11の態様において、前記1段目の個別保持回路は、入力部、出力部、第1乃至第4のスイッチ、第1及び第2の容量部並びに第1のバッファを有し、前記1段目の個別保持回路の前記入力部と前記第1のバッファの入力部との間に、前記第1のスイッチ及び前記第2のスイッチが直列に接続され、前記第1のスイッチと前記第2のスイッチとの接続点と基準電位との間に、前記第1の容量部が接続され、前記1段目の個別保持回路の前記入力部と前記第1のバッファの前記入力部との間に、前記第3のスイッチ及び前記第4のスイッチが直列に接続され、前記第3のスイッチと前記第4のスイッチとの接続点と前記基準電位との間に、前記第2の容量部が接続され、前記1段目の個別保持回路の前記出力部は、前記第1のバッファの出力部であり、前記k段目の個別保持回路は、入力部、出力部、第5乃至第8のスイッチ、第3及び第4の容量部並びに第2のバッファを有し、前記k段目の個別保持回路の前記入力部と前記第2のバッファの入力部との間に、前記第5のスイッチ及び前記第6のスイッチが直列に接続され、前記第5のスイッチと前記第6のスイッチとの接続点と前記基準電位との間に、前記第3の容量部が接続され、前記k段目の個別保持回路の前記入力部と前記第2のバッファの前記入力部との間に、前記第7のスイッチ及び前記第8のスイッチが直列に接続され、前記第7のスイッチと前記第8のスイッチとの接続点と前記基準電位との間に、前記第4の容量部が接続され、前記k段目の個別保持回路の前記出力部は、前記第2のバッファの出力部であるものである。
第14の態様による固体撮像素子は、前記第11の態様において、前記1段目の個別保持回路は、入力部、第1及び第2の出力部、第1及び第2のスイッチ、第1及び第2の容量部並びに第1及び第2のバッファを有し、前記1段目の個別保持回路の前記入力部と前記第1のバッファの入力部との間に、前記第1のスイッチが接続され、前記第1のスイッチと前記第1のバッファの前記入力部との接続点と基準電位との間に、前記第1の容量部が接続され、前記1段目の個別保持回路の前記第1の出力部は、前記第1のバッファの出力部であり、前記1段目の個別保持回路の前記入力部と前記第2のバッファの入力部との間に、前記第2のスイッチが接続され、前記第2のスイッチと前記第2のバッファの前記入力部との接続点と前記基準電位との間に、前記第2の容量部が接続され、前記1段目の個別保持回路の前記第2の出力部は、前記第2のバッファの出力部であり、前記k段目の個別保持回路は、第1及び第2の入力部、第1及び第2の出力部、第3及び第4のスイッチ、第3及び第4の容量部並びに第3及び第4のバッファを有し、前記k段目の個別保持回路の前記第1の入力部と前記第3のバッファの入力部との間に、前記第3のスイッチが接続され、前記第3のスイッチと前記第3のバッファの前記入力部との接続点と前記基準電位との間に、前記第3の容量部が接続され、前記k段目の個別保持回路の前記第1の出力部は、前記第3のバッファの出力部であり、前記k段目の個別保持回路の前記第2の入力部と前記第4のバッファの入力部との間に、前記第4のスイッチが接続され、前記第4のスイッチと前記第4のバッファの前記入力部との接続点と前記基準電位との間に、前記第4の容量部が接続され、前記k段目の個別保持回路の前記第2の出力部は、前記第4のバッファの出力部であるものである。
第15の態様による固体撮像素子は、前記第1乃至第3並びに前記第9乃至第14のいずれかの態様において、前記複数の画素の各々に対応して設けられ2行2列の繰り返し周期を持つ色配列をなす複数色のカラーフィルタを備え、前記p個の行は、1行置きの行であるものである。
第16の態様による撮像装置は、前記第1乃至第3並びに前記第9乃至第15のいずれかの態様による固体撮像素子と、ISO感度の設定値に応じて前記重みを制御する制御部と、を備えたものである。
本発明によれば、素子内部において複数の行の信号の重み付け加算を行うことができるとともにその重みを変えることができる固体撮像素子、これを用いた撮像装置、及び、前記固体撮像素子等において用いることができる加算回路を提供することができる。
以下、本発明による固体撮像素子、撮像装置及び加算回路について、図面を参照して説明する。
[第1の実施の形態]
図1は、本発明の第1の実施の形態による撮像装置としての電子カメラ1を模式的に示す概略ブロック図である。
図1は、本発明の第1の実施の形態による撮像装置としての電子カメラ1を模式的に示す概略ブロック図である。
本実施の形態による電子カメラ1は、例えば一眼レフのデジタルカメラとして構成されるが、本発明による撮像装置は、これに限らず、コンパクトカメラなどの他の電子カメラや、携帯電話に搭載された電子カメラや、動画を撮像するビデオカメラ等の電子カメラなどの種々の撮像装置に適用することができる。
電子カメラ1には、撮影レンズ2が装着される。この撮影レンズ2は、レンズ制御部3によってフォーカスや絞りが駆動される。この撮影レンズ2の像空間には、固体撮像素子4の撮像面が配置される。
固体撮像素子4は、撮像制御部5の指令によって駆動され、デジタルの画像信号を出力する。電子ビューファインダーモード時や動画撮影時などでは、撮像制御部5は、例えばいわゆるローリング電子シャッタを行いつつ所定の読み出し動作を行うように固体撮像素子4を制御する。また、通常の本撮影時(静止画撮影時)などでは、撮像制御部5は、例えば、全画素を同時にリセットするいわゆるグローバルリセット後に、図示しないメカニカルシャッタで露光した後に、所定の読み出し動作を行うように固体撮像素子4を制御する。このとき、撮像制御部5は、後述するように、ISO感度の設定値に応じて、後述する垂直画素加算を行う読み出し動作又は垂直画素加算を行わない読み出し動作を行うように、固体撮像素子4を制御する。デジタル信号処理部6は、固体撮像素子4から出力されるデジタルの画像信号に対して、デジタル増幅、色補間処理、ホワイトバランス処理などの画像処理等を行う。デジタル信号処理部6による処理後の画像信号は、メモリ7に一旦蓄積される。メモリ7は、バス8に接続されている。バス8には、レンズ制御部3、撮像制御部5、CPU9、液晶表示パネル等の表示部10、記録部11、画像圧縮部12及び画像処理部13なども接続される。CPU9には、レリーズ釦などの操作部14が接続される。操作部14によって、ISO感度を設定することができるようになっている。記録部11には記録媒体11aが着脱自在に装着される。
電子カメラ1内のCPU9は、操作部14の操作により電子ビューファインダーモードや動画撮影や通常の本撮影時(静止画撮影時)などが指示されると、それに合わせて撮像制御部5を駆動する。このとき、レンズ制御部3によって、フォーカスや絞りが適宜調整される。固体撮像素子4からのデジタルの画像信号は、デジタル信号処理部6で処理された後に、メモリ7に蓄積される。CPU9は、電子ビューファインダーモード時にはその画像信号を表示部10に画像表示させ、動画撮影時にはその画像信号を記録媒体11aに記録する。通常の本撮影時(静止画撮影時)などの場合は、CPU9は、固体撮像素子4からのデジタルの画像信号がデジタル信号処理部6で処理されてメモリ7に蓄積された後に、操作部14の指令に基づき、必要に応じて画像処理部13や画像圧縮部12にて所望の処理を行い、記録部11に処理後の信号を出力させ記録媒体11aに記録する。
図2は、図1中の固体撮像素子4の概略構成を示す回路図である。本実施の形態では、固体撮像素子4は、CMOS型の固体撮像素子として構成されているが、例えば、他のXYアドレス型固体撮像素子や、CCD型の固体撮像素子として構成してもよい。
固体撮像素子4は、図2に示すように、n行m列に2次元マトリクス状に配置された画素PXからなる画素部21と、タイミング発生回路22と、垂直走査回路23と、画素PXの行毎に設けられた制御線24〜26と、画素PXの列毎に設けられ対応する列の画素PXからの信号を受け取る複数の(m本の)垂直信号線27と、各垂直信号線27に設けられた定電流源28と、各垂直信号線27に対応して設けられたカラムアンプ29、保持回路30、加算回路31及びA/D変換器32と、水平読み出し回路33とを有している。
なお、カラムアンプ29として、アナログ増幅器を用いてもよいし、いわゆるスイッチトキャパシタアンプを用いてもよい。また、カラムアンプ29は、必ずしも設けなくてもよい。
図面には示していないが、本実施の形態では、各々の画素PXの光入射側には、それぞれが異なる色成分の光を透過させる複数種類のカラーフィルタが、2行2列の繰り返し周期を持つ色配列で配置されている。画素PXは、カラーフィルタでの色分解によって各色に対応する電気信号を出力する。例えば、前記色配列としてベイヤー配列が採用され、赤色(R)、緑色(Gr,Gb)、青色(B)のカラーフィルタが、ベイヤー配列に従って各画素PXに配置されている。
図3は、図2中の1つの画素PXを示す回路図である。各画素PXは、一般的なCMOSイメージセンサと同様に、入射光に応じた電荷を生成し蓄積する光電変換部としてのフォトダイオードPDと、前記電荷を受け取って前記電荷を電圧に変換する電荷電圧変換部としてのフローティングディフュージョンFDと、フローティングディフュージョンFDの電位に応じた信号を出力する増幅部としての増幅トランジスタAMPと、フォトダイオードPDからフローティングディフュージョンFDに電荷を転送する転送トランジスタTXと、フローティングディフュージョンFDの電位をリセットするリセットトランジスタRESと、読み出し行を選択するための選択トランジスタSELとを有し、図3に示すように接続されている。図3において、VDDは電源電位である。
転送トランジスタTXのゲートは行毎に制御線25に共通に接続され、そこには、制御信号φTXが垂直走査回路23から供給される。リセットトランジスタRESのゲートは行毎に制御線24に共通に接続され、そこには、制御信号φRESが垂直走査回路23から供給される。選択トランジスタSELのゲートは行毎に制御線26に共通に接続され、そこには、制御信号φSELが垂直走査回路23から供給される。各制御信号φTXを行毎に区別する場合、j行目の制御信号φTXは符号φTX(j)で示す。この点は、制御信号φRES,φSELについても同様である。
垂直走査回路23は、図1中の撮像制御部5による制御下でタイミング発生回路22が発生するクロックやパルス等の信号に基づいて、画素PXの行毎に、制御信号φSEL,φRES,φTXをそれぞれ出力し、画素部21の画素PXを制御し、静止画読み出し動作などを実現する。この制御によって、各垂直信号線27には、それに対応する列の画素PXの信号(アナログ信号)が供給される。
本実施の形態では、撮像制御部5による制御下で垂直走査回路23によって、1行目からn行目まで順次1行ずつ読み出し対象として選択され、読み出し対象の行の各画素PXの信号(アナログ信号)が、対応する列の垂直信号線27に出力される。
なお、画素PXの構成は、前述した図3に示す構成に限らない。例えば、列方向に隣り合う複数の画素PX毎に、当該複数の画素PXが1組のフローティングディフュージョンFD、増幅トランジスタAMP、リセットトランジスタRES及び選択トランジスタSELを共有してもよい。
画素PXから垂直信号線27に読み出された信号は、各列毎に、カラムアンプ29で増幅された後に、保持回路30に保持される。各列毎に設けられた保持回路30は、全体として、n×m個の画素PXのp個(pは2以上の整数)の行について、前記行毎に、当該行の画素PXからm本の垂直信号線27を経由した信号を保持する保持部を、構成している。本実施の形態では、p=3とされ、同色のカラーフィルタが設けられた画素PXの信号を加算するべく、p個の行は、1行置きの行とされている。すなわち、本実施の形態では、保持回路30には、1行置きの合計3行の画素PXの信号が保持される。本実施の形態では、後述するように、1行置きの合計3行の画素PXの信号のみならず、それらを含む連続する5行の画素PXの信号が、各列毎に、各列の保持回路30に記憶される。
また、本実施の形態では、保持回路30は、画素PXから垂直信号線27に読み出された信号のうちの光信号と暗信号とを別々に保持する。光信号は、画素PXで光電変換された光情報を含む信号であり、暗信号は、光信号から差し引くべきノイズ成分を含む差分用信号である。もっとも、本発明では、例えば、光信号と暗信号との差分を取得するCDS回路(相関2重サンプリング回路)を設け、保持回路30は、CDS回路により得られる差分信号を保持してもよい。
図4は、図2中の1つの列の保持回路30を示す回路図である。いずれの列の保持回路30も同じ構成を有している。本実施の形態では、保持回路30は、縦続接続されたq段(qはp以上の整数)の個別保持回路41〜45を有している。より具体的には、本実施の形態では、q=5とされ、保持回路30は、5段の個別保持回路41〜45を有している。1段目の個別保持回路41の入力部Vinは、カラムアンプ29の出力部に接続されている。1段目乃至q−1段目の各個別保持回路41〜44の出力部Voutは、次段の個別保持回路の入力部Vinに接続されている。
そして、本実施の形態では、図1中の撮像制御部5による制御下でタイミング発生回路22が発生する制御信号φDARKC,φSIGC,φT1,φT2,φT0,φRBF1,φRBF2,φRBF3に基づいて、前記q段の個別保持回路41〜45のうちの1段目の個別保持回路41には、画素部21から最新に読み出された行の信号が保持され、前記q段の個別保持回路41〜45のうちのk段目(kは2からqまでの整数)の個別保持回路には、k−1行前の信号が保持される。ここでは、q=5であるとしているので、2段目の個別保持回路42には、1行前の行の信号が保持され、3段目の個別保持回路43には、2行前の行の信号が保持され、4段目の個別保持回路44には、3行前の行の信号が保持され、5段目の個別保持回路45には、4行前の行の信号が保持される。
本実施の形態では、1段目の個別保持回路41は、第1乃至第4のスイッチSW1〜SW4、基準電圧印加用スイッチSW101、第1及び第2の容量部CTD1,CTS1並びに第1のバッファBF1を有している。1段目の個別保持回路41の入力部Vinと第1のバッファBF1の入力部との間に、第1のスイッチSW1及び第2のスイッチSW2が直列に接続されている。第1のスイッチSW1と第2のスイッチSW2との接続点と基準電位との間に、第1の容量部CTD1が接続されている。1段目の個別保持回路41の入力部Vinと第1のバッファBF1の入力部との間に、第3のスイッチSW3及び第4のスイッチSW4が直列に接続されている。第3のスイッチSW3と第4のスイッチSW4との接続点と前記基準電位との間に、第2の容量部CTS1が接続されている。1段目の個別保持回路41の出力部Voutは、第1のバッファBF1の出力部となっている。容量部CTD1の容量値と容量部CTS1の容量値とは同一である。外部から基準電圧VREFが供給されており、バッファBF1の入力部と基準電圧VREFとの間に、基準電圧印加用スイッチSW101が接続されている。
第1のスイッチSW1は、制御信号φDARKCがH(ハイレベル)の場合にオンし、制御信号φDARKCがL(ローレベル)の場合にオフする。第2のスイッチSW2は、制御信号φT1がHの場合にオンし、制御信号φT1がLの場合にオフする。第3のスイッチSW3は、制御信号φSIGCがHの場合にオンし、制御信号φSIGCがLの場合にオフする。第4のスイッチSW4は、制御信号φT2がHの場合にオンし、制御信号φT2がLの場合にオフする。基準電圧印加用スイッチSW101は、制御信号φRBF1がHの場合にオンし、制御信号φRBF1がLの場合にオフする。
この1段目の個別保持回路41では、カラムアンプ29から暗信号が得られているときにスイッチSW1がオンにされることで、その暗信号がサンプリングされて電荷として容量部CTD1に保持される。カラムアンプ29から光信号が得られているときにスイッチSW3がオンにされることで、その光信号がサンプリングされて電荷として容量部CTS1に保持される。スイッチSW2がオンにされることで、容量部CTD1に保持されている暗信号が、バッファBF1を介して、1段目の個別保持回路41の出力部Voutから出力され、2段目の個別保持回路42の入力部Vinに供給される。スイッチSW4がオンにされることで、容量部CTS1に保持されている光信号が、バッファBF1を介して、1段目の個別保持回路41の出力部Voutから出力され、2段目の個別保持回路42の入力部Vinに供給される。φT1とφT2が両方Lの場合、SW2とSW4が両方オフになる。バッファBF1の入力部がフローティングになると、バッファBF1の動作状態が不定になり、誤動作の原因となる可能性がある。そのため、φT1とφT2が両方Lの場合、φRBF1をHとして、バッファBF1の入力部に基準電圧VREFを接続し、フローティング状態を回避している。
第1乃至第4のスイッチSW1〜SW4及び基準電圧印加用スイッチSW101として、図5に示すCMOSアナログスイッチSWを用いることが好ましい。図5中の左側は、CMOSアナログスイッチSWの記号表記を示し、図5中の右側は、CMOSアナログスイッチSWの構成を示している。このCMOSアナログスイッチSWは、nMOSトランジスタ100とpMOSトランジスタ101とを並列接続した構成を有している。nMOSトランジスタ100のゲートに制御信号φが入力され、pMOS101のゲートに制御信号φの反転信号が入力される。これにより、このCMOSアナログスイッチSWは、制御信号φがHの場合にオンし、制御信号φがLの場合にオフする。図5中の左側の記号表記では、制御信号φの反転信号は省略している。第1乃至第4のスイッチSW1〜SW4及び基準電圧印加用スイッチSW101として、図5に示すCMOSアナログスイッチSWを用いる場合、制御信号φDARKC,φSIGC,φT1,φT2,φRBF1のみならずそれらの反転信号も、タイミング発生回路22から第1乃至第4のスイッチSW1〜SW4及び基準電圧印加用スイッチSW101にそれぞれ供給されることになる。なお、CMOSアナログスイッチSWにおいて、制御信号φを反転してpMOSトランジスタのゲートに供給するインバータを設けてもよい。このようなCMOSアナログスイッチSWを第1乃至第4のスイッチSW1〜SW4及び基準電圧印加用スイッチSW101として用いる場合、タイミング発生回路22から反転信号を供給する必要はない。これらの点は、後述するスイッチSW5〜SW12,SW21〜SW26,SW31〜SW38,SW41〜SW46,SW51〜SW58,SW102〜SW104についても同様であり、これらのスイッチとしてCMOSアナログスイッチSWを用いることが好ましい。もっとも、各スイッチは、必ずしもCMOSアナログスイッチに限らない。
図6は、図4中の2段目の個別保持回路42を示す回路図である。2段目の個別保持回路42は、第5乃至第12のスイッチSW5〜SW12、基準電圧印加用スイッチSW102,SW103、第3乃至第6の容量部CTD2,CTS2,CTD3,CTS3並びに第2及び第3のバッファBF2,BF3を有している。
2段目の個別保持回路42の入力部Vinと第2のバッファBFの入力部との間に、第5のスイッチSW5及び第6のスイッチSW6が直列に接続されている。第5のスイッチSW5と第6のスイッチSW6との接続点と前記基準電位との間に、第3の容量部CTD2が接続されている。2段目の個別保持回路42の入力部Vinと第2のバッファBFの入力部との間に、第7のスイッチSW7及び第8のスイッチSW8が直列に接続されている。第7のスイッチSW7と第8のスイッチSW8との接続点と前記基準電位との間に、第4の容量部CTS2が接続されている。外部から基準電圧VREFが供給されており、バッファBF2の入力部と基準電圧VREFとの間に、基準電圧印加用スイッチSW102が接続されている。 基準電圧印加用スイッチSW102は、制御信号φRBF2がHの場合にオンし、制御信号φRBF2がLの場合にオフする。第2のバッファBF2の出力部と第3のバッファBFの入力部との間に、第9のスイッチSW9及び第10のスイッチSW10が直列に接続されている。第9のスイッチSW9と第10のスイッチSW10との接続点と前記基準電位との間に、第5の容量部CTD3が接続されている。第2のバッファBF2の出力部と第3のバッファBF3の入力部との間に、第11のスイッチSW12及び第12のスイッチSW12が直列に接続されている。第11のスイッチSW11と第12のスイッチSW12との接続点と前記基準電位との間に、第6の容量部CTS3が接続されている。外部から基準電圧VREFが供給されており、バッファBF3の入力部と基準電圧VREFとの間に、基準電圧印加用スイッチSW103が接続されている。基準電圧印加用スイッチSW103は、制御信号φRBF3がHの場合にオンし、制御信号φRBF3がLの場合にオフする。第3のバッファBF3の出力部が、2段目の個別保持回路42の出力部となっている。容量部CTD2の容量値と容量部CTS2の容量値とは同一であり、容量部CTD3の容量値と容量部CTS3の容量値とは同一である。
スイッチSW5,SW10は、前記制御信号φT1がHの場合にオンし、前記制御信号φT1がLの場合にオフする。スイッチSW6,SW7,SW9,SW12は、前記制御信号φT2がHの場合にオンし、前記制御信号φT2がLの場合にオフする。スイッチSW8,SW11は、前記制御信号φT0がHの場合にオンし、前記制御信号φT0がLの場合にオフする。
基準電圧印加用スイッチSW102,SW103は、バッファBF2,BF3の入力部がそれぞれフローティングになるのを防ぐためのスイッチである。φT2とφT0が共にLの場合に、φRBF2をHとして、バッファBF2の入力部を基準電圧VREFに接続する。同様に、φT1とφT2が共にLの場合に、φRBF3をHとして、バッファBF3の入力部を基準電圧VREFに接続する。
図7(a)は、制御信号φT1がHでかつ制御信号φT2及びφT0がLである状態の、2段目の個別保持回路42の等価回路図を示している。この状態では、スイッチSW5,SW10,SW102がオンし、スイッチSW6,SW7,SW8,SW9,SW11,SW12,SW103がオフする。したがって、この状態では、2段目の個別保持回路42の入力部Vinへの入力信号(ここでは、前段の個別保持回路41の容量部CTD1に保持されていた暗信号)が、サンプリングされて2段目の個別保持回路42の容量部CTD2に保持される。2段目の個別保持回路42の容量部CTD3に保持されていた1行前の行の信号(ここでは、暗信号)が、バッファBF3を介して2段目の個別保持回路42の出力部Voutから出力される。
図7(b)は、制御信号φT1及びφT0がLでかつ制御信号φT2がHである状態の、2段目の個別保持回路42の等価回路図を示している。この状態では、スイッチSW5,SW8,SW102,SW10,SW11,SW103がオフし、スイッチSW6,SW7,SW9,SW12がオンする。したがって、この状態では、2段目の個別保持回路42の入力部Vinへの入力信号(ここでは、前段の個別保持回路41の容量部CTS1に保持されていた光信号)が、サンプリングされて2段目の個別保持回路42の容量部CTS2に保持され、2段目の個別保持回路42の容量部CTD2に保持されていた1行前の行の信号(ここでは、暗信号)が、バッファBF2を介して転送されて2段目の個別保持回路42の容量部CTD3に保持され、2段目の個別保持回路42の容量部CTS3に保持されていた1行前の行の信号(ここでは、光信号)が、バッファBF3を介して2段目の個別保持回路42の出力部Voutから出力される。
図8(a)は、制御信号φT1及びφT2がLでかつ制御信号φT0がHである状態の、2段目の個別保持回路42の等価回路図を示している。この状態では、スイッチSW5,SW6,SW7,SW102,SW9,SW10,SW12がオフし、スイッチSW8,SW11,SW103がオンする。したがって、この状態では、1段目の個別保持回路42の容量部CTS2に保持されていた1行前の行の信号(ここでは、光信号)が、バッファBF2を介して転送されて2段目の個別保持回路42の容量部CTS3に保持される。
図8(a)は、制御信号φT1及びφT2がLでかつ制御信号φT0がHである状態の、2段目の個別保持回路42の等価回路図を示している。この状態では、スイッチSW5,SW6,SW7,SW102,SW9,SW10,SW12がオフし、スイッチSW8,SW11,SW103がオンする。したがって、この状態では、1段目の個別保持回路42の容量部CTS2に保持されていた1行前の行の信号(ここでは、光信号)が、バッファBF2を介して転送されて2段目の個別保持回路42の容量部CTS3に保持される。
図8(b)は、制御信号φT1,φT2,φT0がLである状態の、2段目の個別保持回路42の等価回路図を示している。この状態では、スイッチSW5,SW6,SW7,SW8,SW9,SW10,SW11,SW12がオフし、スイッチSW102,SW103がオンする。したがって、この状態では、各容量CTD2,CTS2,CTD3,CTS3に保持されている信号はホールドされ、バッファBF1,BF2の入力部には基準電圧VREFが接続され、バッファBF1,BF2の入力部がフローティングになるのを防いでいる。
図面には示していないが、本実施の形態では、3段目乃至5段目の個別保持回路43〜45は、2段目の個別保持回路42と同じ構成を有している。3段目乃至5段目の個別保持回路43〜45のスイッチSW5,SW10も、2段目の個別保持回路42のスイッチSW5,SW10と同じく、制御信号φT1によってオンオフする。3段目乃至5段目の個別保持回路43〜45のスイッチSW6,SW7,SW9,SW12も、2段目の個別保持回路42のスイッチSW6,SW7,SW9,SW12と同じく、制御信号φT2によってオンオフする。3段目乃至5段目の個別保持回路43〜45のスイッチSW8,SW11も、2段目の個別保持回路42のスイッチSW8,SW11と同じく、制御信号φT0によってオンオフする。
したがって、制御信号φT1がHでかつ制御信号φT2及びφT0がLである状態(図7(a)参照)と、制御信号φT1及びφT0がLでかつ制御信号φT2がHである状態(図7(b)参照)と、制御信号φT1及びφT2がLでかつ制御信号φT0がHである状態(図8(a)参照)とを繰り返すことによって、暗信号及び光信号が1段ずつ送られ、各段の個別保持回路41〜45の出力部Voutから、順次現在読み出しの行を含む5行分の信号が、バケツリレー方式に出力される。
図2中の加算回路31は、前記p個の行(本実施の形態では、1行置きの3行)について行毎に前記保持部(保持回路30)に保持された前記信号を、2種類以上に切り替え得る重みで、列毎に重み付け加算する。本実施の形態では、加算回路31は、図1中の撮像制御部5による制御下でタイミング発生回路22が発生する制御信号φa,φb及びそれらの各反転信号に応じて、前記p個の行について前記行毎に前記保持部に保持された前記信号を加算する加算モードと、前記p個の行のうちの1つの行について前記保持部に保持された前記信号を出力する非加算モードとを切り替え得るように構成されている。そして、本実施の形態では、加算回路31は、前記p個の行について前記行毎に前記保持部に保持された前記信号を加算する際に、前記光信号と前記暗信号とを別々に加算する。
図9は、図2中の1つ列の加算回路31を示す回路図である。いずれの列の加算回路31も同じ構成を有している。本実施の形態では、加算回路31は、複数(本実施の形態では、3つ)の入力部Vin1,Vin3,Vin5と、1つの出力部Voutとを有している。加算回路31の入力部Vin1には、1段目の個別保持回路41の出力部Vout(そこからの出力信号(電位)をV1とする。)が接続されている。加算回路31の入力部Vin3には、3段目の個別保持回路43の出力部Vout(そこからの出力信号(電位)をV3とする。)が接続されている。加算回路31の入力部Vin5には、5段目の個別保持回路45の出力部Vout(そこからの出力信号(電位)をV5とする。)が接続されている。
本実施の形態では、加算回路31は、入力部Vin1,Vin3,Vin5の他に、入力部Vin1,Vin3,Vin5と1対1に対応する複数(本実施の形態では、3つ)の中間接続点A1〜A3と、1つの出力側接続点Cと、入力部Vin1,Vin3,Vin5と中間接続点A1〜A3との間をそれぞれオンオフする複数(本実施の形態では、3つ)の入力側スイッチSW21〜SW23と、中間接続点A1〜A3と出力側接続点Cとの間をそれぞれオンオフする複数(本実施の形態では、3つ)の出力側スイッチSW24〜26と、出力側バッファBF21と、を備えている。出力側バッファBF21の入力部は、出力側接続点Cに接続されている。出力側バッファBF21の出力部は、加算回路31の出力部Voutになっており、A/D変換器32の入力部に接続されている。出力側バッファBF21は必ずしも設ける必要はなく、出力側接続点CをA/D変換器32の入力部に直接に接続してもよい。
本実施の形態では、入力側スイッチSW21〜SW23は、前記制御信号φT1がHの場合にオンし、前記制御信号φT1がLの場合にオフする。出力側スイッチSW24〜26は、前記制御信号φT2がHの場合にオンし、前記制御信号φT2がLの場合にオフする。
また、本実施の形態では、加算回路31は、中間接続点A1〜A3と基準電位との間にそれぞれ容量部Ca,Cb,Cc(後述する図10(b)及び図10(c)参照)を形成するとともに、前記制御信号φa,φb及びそれらの各反転信号に応じて容量部Ca,Cb,Ccの容量値の比率が2種類以上に切り替わるように容量部Ca,Cb,Ccを形成する容量形成部51を、備えている。本実施の形態では、容量形成部51は、前記2種類以上の比率のいずれに切り替えた状態においても、中間接続点A1〜A3と前記基準電位との間にそれぞれ形成される容量部Ca,Cb,Ccの容量値の合計が同一となるように、構成されている。
本実施の形態では、容量形成部51は、前記制御信号φa,φb及びそれらの各反転信号に応じて、中間接続点A1〜A3と前記基準電位との間にそれぞれ容量部Ca,Cb,Ccを形成する第1の容量形成状態(後述する図10(b)の状態及び図10(c)の状態)と、中間接続点A1〜A3のうちの1つの中間接続点A2のみと前記基準電位との間に容量部Cbを形成する第2の容量形成状態(後述する図10(a)の状態)とを、切り替えるように構成されている。また、本実施の形態では、容量形成部51は、前記第1の容量形成状態において中間接続点A1〜A3と前記基準電位との間にそれぞれ形成される容量部Ca,Cb,Ccの容量値の合計と、前記第2の容量形成状態において中間接続点A1〜A3のうちの1つの中間接続点A2のみと前記基準電位との間に形成される容量部Cbの容量値とが、同一となるように、構成されている。
具体的には、本実施の形態では、容量形成部51は、5個の容量C1〜C5と、スイッチSW31〜SW38とを有している。容量C1〜C5の一方電極は、前記基準電位に接続されている。容量C1の他方電極と中間接続点A1との間に、スイッチSW31が接続されている。容量C1の他方電極と中間接続点A2との間に、スイッチSW32が接続されている。容量C2の他方電極と中間接続点A1との間に、スイッチSW33が接続されている。容量C2の他方電極と中間接続点A2との間に、スイッチSW34が接続されている。容量C3の他方電極は、中間接続点A2に接続されている。容量C4の他方電極と中間接続点A3との間に、スイッチSW35が接続されている。容量C4の他方電極と中間接続点A2との間に、スイッチSW36が接続されている。容量C5の他方電極と中間接続点A3との間に、スイッチSW37が接続されている。容量C5の他方電極と中間接続点A2との間に、スイッチSW38が接続されている。
スイッチSW31,SW37は、前記制御信号φaがHの場合にオンし、前記制御信号φaがLの場合にオフする。スイッチSW32,SW38は、前記制御信号φaの反転信号がHの場合(すなわち、前記制御信号φaがLの場合)にオンし、前記制御信号φaの反転信号がLの場合(すなわち、前記制御信号φaがHの場合)にオフする。スイッチSW33,SW35は、前記制御信号φbがHの場合にオンし、前記制御信号φbがLの場合にオフする。スイッチSW34,SW36は、前記制御信号φbの反転信号がHの場合(すなわち、前記制御信号φbがLの場合)にオンし、前記制御信号φbの反転信号がLの場合(すなわち、前記制御信号φbがHの場合)にオフする。
以下の説明において、容量C1〜C5及び容量部Ca,Cb,Ccの容量値も、それぞれ同じ符号C1〜C5,Ca,Cb,Ccで表記する。
図10(a)は、制御信号φaがLでかつ制御信号φbがLである状態の、容量形成部51の等価回路図を示している。この状態では、スイッチSW32,SW34,SW36,SW38がオンし、スイッチSW31,SW33,SW35,SW37がオフする。したがって、この状態では、中間接続点A1〜A3のうちの1つの中間接続点A2のみと前記基準電位との間に容量部Cbが形成され、Cb=C1+C2+C3+C4+C5となる。
図10(b)は、制御信号φaがHでかつ制御信号φbがLである状態の、容量形成部51の等価回路図を示している。この状態では、スイッチSW31,SW34,SW36,SW37がオンし、スイッチSW32,SW33,SW35,SW38がオフする。したがって、この状態では、中間接続点A1〜A3と前記基準電位との間にそれぞれ容量部Ca,Cb,Ccが形成され、Ca=C1、Cb=C2+C3+C4、Cc=C5となる。
図10(c)は、制御信号φaがHでかつ制御信号φbがHである状態の、容量形成部51の等価回路図を示している。この状態では、スイッチSW31,SW33,SW35,SW37がオンし、スイッチSW32,SW34,SW36,SW38がオフする。したがって、この状態では、中間接続点A1〜A3と前記基準電位との間にそれぞれ容量部Ca,Cb,Ccが形成され、Ca=C1+C2、Cb=C3、Cc=C4+C5となる。
図10(a)の状態において、制御信号φT1がHでかつ制御信号φT2がLにされると、容量部Cbに電荷Cb・V3が蓄積される。したがって、その後、制御信号φT1がLでかつ制御信号φT2がHにされると、出力側接続点Cの電位は、V3となる。この場合、信号V1が、他の信号V1,V3と加算されることなく非加算で、そのまま出力側接続点Cに出力される。
図10(b)の状態及び図10(c)の状態において、制御信号φT1がHでかつ制御信号φT2がLにされると、容量部Caに電荷Ca・V1が蓄積され、容量部Cbに電荷Cb・V3が蓄積され、容量部Ccに電荷Cc・V5が蓄積される。その後、制御信号φT1がLでかつ制御信号φT2がHにされると、電荷=容量×電圧の関係に従って、出力側接続点Cの電位は、(Ca・V1+Cb・V3+Cc・V5)/(Ca+Cb+Cc)となり、信号V1,V2,V3が比率Ca:Cb:Ccの重みで重み付け加算されたものとなる。
図10(b)の状態では、Ca:Cb:Cc=C1:(C2+C3+C4):C5(第1の比率)となる。図10(c)の状態では、Ca:Cb:Cc=(C1+C2):C3:(C4+C5)(第2の比率)となる。
本実施の形態では、C1〜C5の値を適宜設定することによって、前記第1及び第2の比率を適宜設定することができる。このとき、前記第1及び第2の比率において、Ca=CcかつCb≧Caとなるように(すなわち、容量部Ca,Cb,Ccの容量値Ca,Cb,Ccの対称性を担保しつつ、中央の容量部Cbの容量値Cbを周辺の容量部Ca,Ccの容量値Ca,Ccと同じかそれよりも大きくなるように)、C1〜C5の値を設定することが好ましい。例えば、C1=C5=0.6pF、C2=C4=0.4pF、C3=1pFとすると、前記第1の比率は1:3:1となり、前記第2の比率は1:1:1となる。以下の説明では、Ca:Cb:Ccの前記第1の比率が1:3:1であり、前記第2の比率が1:1:1であるものとするが、本発明ではこれらの値に限らない。
先の説明からわかるように、本実施の形態では、容量形成部51は、図10(b)及び図10(c)のいずれの状態においても、容量部Ca,Cb,Ccの容量値の合計が同一となるとともに、図10(b)及び図10(c)の状態における容量部Ca,Cb,Ccの容量値の合計と図10(a)の状態における容量部Cbの容量値とが同一となるように、構成されている。したがって、前述した式からも理解できるように、図10(a)、図10(b)及び図10(c)のいずれの状態が選択されても、V1=V2=V3の光量一定の被写体では、出力側接続点Cに現れる信号のレベルが揃っており、それらの信号のレベル合わせを行う必要がないので、好ましい。もっとも、本発明では、必ずしもこれに限らず、容量形成部51を構成する複数の容量を適宜直列又は直並列接続しておき、その一部の容量をスイッチで切り離したり短絡したりして、図10(a)に示すような非加算状態と図10(b)や図10(c)に示すような加算状態とを切り替えたり、図10(b)や図10(c)に示すような加算状態において容量値Ca,Cb,Ccの比率を切り替えたりしてもよい。この場合には、必要に応じて、可変ゲインアンプ等を用いて、各状態の出力側接続点Cの信号をレベル合わせすればよい。
本実施の形態では、加算回路31は、暗信号用として、前述した入力側スイッチSW21〜SW23、出力側スイッチSW24〜26及び容量形成部51を備えている他、図9に示すように、光信号用として、それらにそれぞれ相当する入力側スイッチSW41〜SW43、出力側スイッチSW44〜46及び容量形成部61を備えている。そして、容量形成部61は容量形成部51と同じ構成を有しており、容量形成部61の中間接続点B1〜B3、容量C11〜C15、スイッチSW51〜SW58は、容量形成部51の中間接続点A1〜A3、容量C1〜C5、スイッチSW31〜SW38にそれぞれ相当している。容量C11〜C15の容量値C11〜C15は、容量C1〜C5の容量値C1〜C5とそれぞれ同一にされている。外部から基準電圧VREFが供給されており、バッファBF21の入力部と、基準電圧VREFとの間に、SW104が接続されている。ただし、スイッチSW41〜SW43は、スイッチSW21〜SW23と異なり、前記制御信号φT2がHの場合にオンし、前記制御信号φT2がLの場合にオフする。また、スイッチSW44〜SW46は、スイッチSW24〜SW26と異なり、前記制御信号φT0がHの場合にオンし、前記制御信号φT0がLの場合にオフする。スイッチSW104は、制御信号φRBF21がHの場合にオンし、制御信号φRBF21がLの場合にオフする。
加算回路31の出力側接続点Cの信号として現れる暗信号及び光信号は、バッファBF21を介して当該加算回路31の出力部Voutから出力され、列毎にA/D変換器32に入力される。A/D変換器32は、入力された暗信号及び光信号の差分に相当するデジタル信号を取得し、そのデジタル信号はA/D変換器32に保持される。このような機能を有するA/D変換器32として、例えば、特開2005−323331号公報に開示されているような、暗信号用と光信号用のカウント値を保持する2組をラッチを利用したA/D変換器や、アップダウンカウンタを利用したA/D変換器を用いてもよい。各A/D変換器32に保持されたデジタル信号は、タイミング発生回路22からのクロックやパルス等の信号に基づいて、水平読み出し回路33によって水平走査され、必要に応じて所定の信号形式に変換されて、外部(図1中のデジタル信号処理部6)へ出力される。
なお、タイミング発生回路22は、撮像制御部5による制御下で、垂直走査回路23の他に、他の各部(保持回路30、加算回路31、A/D変換器32など)に、必要なクロックやパルス等の信号を供給し、前述した動作や後述する動作を実現させる。
次に、図2に示す固体撮像素子4の動作例について説明する。
本実施の形態では、通常の本撮影時(静止画撮影時)などにおいて、現在のISO感度の設定値が閾値TH1より小さい低感度である場合に、全画素PXの信号を垂直画素非加算で読み出す動作モード(以下、「垂直画素非加算読み出しモード」と呼ぶ。)が行われる。なお、ISO感度の設定値は、モード等に応じて、操作部14により手動で設定されたものでもよいし、測光情報等に応じて自動的に設定されたものでもよい。
この垂直画素非加算読み出しモードでは、撮像制御部5が、垂直画素非加算読み出しモードを指令する制御信号として、ローレベル(L)の制御信号φa及びローレベル(L)の制御信号φbを加算回路31に供給する。これにより、加算回路31の容量形成部51は図10(a)の状態となり、容量形成部61も同様の状態となる。
この垂直画素非加算読み出しモードにおいて、メカニカルシャッタ(図示せず)が所定の露光期間だけ開かれて各画素PXのフォトダイオードPDの電荷蓄積層に電荷が蓄積された後、1行目からn行目まで順次1行ずつ読み出し対象として選択され、読み出し対象の各1行について順次同じ動作が行われていく。
図11は、この動作の一例を示すタイミングチャートである。図11は、主として、j行目の画素PXが選択され、引き続いてj+1行目の画素PXが選択された場合の動作を示している。期間t1はj行目の画素PXの信号の保持回路30への読み出し期間であり、期間t2はj+1行目の画素PXの信号の保持回路30への読み出し期間である。
期間t1において、垂直走査回路23によりj行目の画素PXが選択され、j行目のφRES(j)がLに変化し、j行目のリセットトランジスタRESがオフし、j行目の画素PXのフローティングディフュージョンFDのリセットが終了される。また、期間t1において、j行目のφSEL(j)がHに変化し、j行目の選択トランジスタSELがオンする。j行目の選択トランジスタSELのオンにより、j行目の増幅トランジスタAMPのソースは垂直信号線27に接続される。
期間t1の開始時点から期間t12の開始時点までの期間中の期間t11において、φDARKCがHに変化し、保持回路30の1段目の個別保持回路41のスイッチSW1がオンし、j行目の画素PXのリセットレベルが暗信号として容量部CTD1に保持される。
期間t1中の期間t12において、j行目のφTX(j)がHに変化し、j行目の転送トランジスタTXがオンにされる。これにより、j行目の画素PXのフォトダイオードPDに蓄積されていた信号電荷が、当該画素PXのフローティングディフュージョンFDに転送される。
期間t12の終了時点から期間t1の終了時点までの期間中の期間t13において、φSIGCがHに変化し、保持回路30の1段目の個別保持回路41のスイッチSW3がオンし、j行目の画素PXの光信号が容量部CTS1に保持される。
その後、期間t1の終了時点において、j行目のφRES(j)がHにされてj行目のリセットトランジスタRESがオンにされ、j行目のφSELがLにされてj行目の選択トランジスタがオフにされ、j行目の行選択が終了される。
そして、期間t11の終了時点から期間t21の開始時点までの期間中の期間t31(この期間t31は、期間t13と重なってもよい。)において、φT2がLのままでφT1がHにされる。これにより、保持回路30の1段目の個別保持回路41のスイッチSW2がオンし、容量部CTD1に保持されていたj行目の画素PXの暗信号が、1段目の個別保持回路41の出力部Voutから出力信号V1として出力される。また、φT2がLのままでφT1がHにされることで、2段目〜5段目の個別保持回路42〜45がそれぞれ図7(a)に示す状態となるため、前述したバケツリレー方式の動作によって、j−2行目の画素PXの暗信号が、3段目の個別保持回路43の出力部Voutから出力信号V3として出力され、j−4行目の画素PXの暗信号が、5段目の個別保持回路45の出力部Voutから出力信号V5として出力される。
垂直画素非加算読み出しモードでは、加算回路31の容量形成部51は図10(a)の状態となっているので、期間t31において、φT2がLのままでφT1がHにされることで、スイッチSW21〜SW23がオンすることから、出力信号V1,V3,V5のうちの出力信号V3(ここでは、j−2行目の画素PXの暗信号)が容量形成部51の容量部Cbに保持される。
期間t13の終了時点から期間t23開始時点までの期間中の期間t32であって、期間t31の終了時点から所定期間経過した後の期間t32(この期間t32は、期間t21と重なってもよい。)において、φT1がLのままでφT2がHにされる。これにより、スイッチSW24〜SW26がオンすることから、加算回路31の容量形成部51の容量部Cbに保持されていたj−2行目の画素PXの暗信号が、出力側接続点Cを経由して加算回路31の出力部Voutから出力され、A/D変換器32に取り込まれる。
また、期間t32において、φT1がLのままでφT2がHにされることで、保持回路30の1段目の個別保持回路41のスイッチSW4がオンし、容量部CTS1に保持されていたj行目の画素PXの光信号が、1段目の個別保持回路41の出力部Voutから出力信号V1として出力される。また、φT1がLのままでφT2がHにされることで、2段目〜5段目の個別保持回路42〜45がそれぞれ図7(b)に示す状態となるため、前述したバケツリレー方式の動作によって、j−2行目の画素PXの光信号が、3段目の個別保持回路43の出力部Voutから出力信号V3として出力され、j−4行目の画素PXの光信号が、5段目の個別保持回路45の出力部Voutから出力信号V5として出力される。
垂直画素非加算読み出しモードでは、加算回路31の容量形成部61は図10(a)と同様の状態となっているので、期間t32において、φT1がLのままでφT2がHにされることで、スイッチSW41〜SW43がオンすることから、出力信号V1,V3,V5のうちの出力信号V3(ここでは、j−2行目の画素PXの光信号)が容量形成部61の容量部(図10(a)中の容量部Cbに相当する容量部)に保持される。
次に、期間t33において、φT1,φT2がLのままでφT0がHにされることで、スイッチSW44〜SW46がオンすることから、加算回路31の容量形成部61の容量部(図10(a)中の容量部Cbに相当する容量部)に保持されていたj−2行目の画素PXの光信号が、出力側接続点Cを経由して加算回路31の出力部Voutから出力され、A/D変換器32に取り込まれる。
期間t33後に、A/D変換器32は、期間t32で取り込んだj−2行目の画素PXの暗信号と期間t33で取り込んだj−2行目の画素PXの光信号との差分に相当するデジタル信号を取得し、そのデジタル信号を一旦保持する。各A/D変換器32に保持されたこれらのデジタル信号は、水平読み出し回路33によって水平走査されて、外部(図1中のデジタル信号処理部6)へ出力される。
SW104は、バッファBF21の入力部がフローティングになるのを防ぐためのスイッチである。φT2とφT0が共にLの場合に、φRBF21をHとして、バッファBF21の入力部を基準電圧VREFに接続する。
次に、期間t2において、j行目に関して期間t1で行われたのと同様の動作が行われ、それ以降においても同様の動作が繰り返される。また、期間t2終了時点付近の期間t41,t42,t43において、期間t31,t32,t33で行われたのと同様の動作が行われ、それ以降においても同様の動作を繰り返される。さらに、期間t1以前もこれらと同様の動作が行われる。なお、必要に応じて、各行の読み出し期間の間(期間t1と期間t2との間など)に時間間隔を設けてもよい。
このようにして、この垂直画素非加算読み出しモードでは、各行の画素PXの信号が、加算されることなく、光信号と暗信号との差分を示すデジタル画像信号として水平読み出し回路33から出力される。
また、本実施の形態では、通常の本撮影時(静止画撮影時)などにおいて、現在のISO感度の設定値が閾値TH1以上でかつ閾値TH2(TH2>TH1)より小さい中間感度である場合に、画素PXの信号を前記第1の比率(1:3:1)の重みによる垂直画素重み付け加算で読み出す動作モード(以下、「第1の垂直画素重み付け加算読み出しモード」と呼ぶ。)が行われる。
この第1の垂直画素加算読み出しモードでは、撮像制御部5が、第1の垂直画素加算読み出しモードを指令する制御信号として、ハイレベル(H)の制御信号φa及びローレベル(L)の制御信号φbを加算回路31に供給する。これにより、加算回路31の容量形成部51は図10(b)の状態となり、容量形成部61も同様の状態となる。
この第1の垂直画素加算読み出しモードにおいても、基本的に、前記垂直画素非加算読み出しモードと同様に、前述した図11に示す動作を行う。しかし、この第1の垂直画素加算読み出しモードでは、容量形成部51は図10(b)の状態となるとともに容量形成部61も同様の状態となっていることに伴い、以下の点で、前記垂直画素非加算読み出しモードの動作とは異なる。
前記第1の垂直画素加算読み出しモードでは、加算回路31の容量形成部51は図10(b)の状態となっているので、期間t31において、φT2,φT0がLのままでφT1がHにされることで、スイッチSW21〜SW23がオンすることから、出力信号V1(ここでは、j行目の画素PXの暗信号)による電荷、出力信号V3(ここでは、j−2行目の画素PXの暗信号)による電荷、及び、出力信号V5(ここでは、j−4行目の画素PXの暗信号)による電荷が、容量形成部51の容量部Ca,Cb,Ccにそれぞれ保持される。
期間t32において、φT1,φT0がLのままでφT2がHにされることで、スイッチSW24〜SW26がオンすることから、加算回路31の容量形成部51の容量部Ca,Cb,Ccにそれぞれ保持されていたj行目、j−2行目及びj−4行目の画素PXの暗信号による電荷が混合される結果、信号V1,V3,V5(ここでは、j行目、j−2行目及びj−4行目の画素PXの暗信号)が比率Ca:Cb:Cc(ここでは、前記第1の比率(1:3:1))の重みで加算された信号が、出力側接続点Cを経由して加算回路31の出力部Voutから出力され、A/D変換器32に取り込まれる。
前記第1の垂直画素加算読み出しモードでは、加算回路31の容量形成部61は図10(b)と同様の状態となっているので、期間t32において、φT1,φT0がLのままでφT2がHにされることで、スイッチSW41〜SW43がオンすることから、出力信号V1(ここでは、j行目の画素PXの光信号)による電荷、出力信号V3(ここでは、j−2行目の画素PXの光信号)による電荷、及び、出力信号V5(ここでは、j−4行目の画素PXの光信号)による電荷が、容量形成部61の3つの容量部(図10(b)中の容量部Ca,Cb,Ccにそれぞれ相当する3つの容量部)にそれぞれ保持される。
次に、期間t33において、φT1,φT2がLのままでφT0がHにされることで、スイッチSW44〜SW46がオンすることから、加算回路31の容量形成部61の3つの容量部(図10(b)中の容量部Ca,Cb,Ccにそれぞれ相当する3つの容量部)に保持されていたj行目、j−2行目及びj−4行目の画素PXの光信号による電荷が混合される結果、信号V1,V3,V5(ここでは、j行目、j−2行目及びj−4行目の画素PXの光信号)が比率Ca:Cb:Cc(ここでは、前記第1の比率(1:3:1))の重みで加算された信号が、出力側接続点Cを経由して加算回路31の出力部Voutから出力され、A/D変換器32に取り込まれる。
期間t33後に、A/D変換器32は、期間t32で取り込んだ加算信号(j行目、j−2行目及びj−4行目の画素PXの暗信号が前記第1の比率(1:3:1)の重みで加算された信号)と期間t33で取り込んだ加算信号(j行目、j−2行目及びj−4行目の画素PXの光信号が前記第1の比率(1:3:1)の重みで加算された信号)との差分に相当するデジタル信号を取得し、そのデジタル信号を一旦保持する。各A/D変換器32に保持されたこれらのデジタル信号は、水平読み出し回路33によって水平走査されて、外部(図1中のデジタル信号処理部6)へ出力される。
したがって、この第1の垂直画素加算読み出しモードでは、各行の画素PXの信号について、当該行の画素PXの信号と、2行前の行の画素PXの信号と、4行前の行の画素PXの信号とが、第1の比率(1:3:1)の重みで加算された信号が、光信号と暗信号との差分を示すデジタル画像信号として水平読み出し回路33から出力される。
さらに、本実施の形態では、通常の本撮影時(静止画撮影時)などにおいて、現在のISO感度の設定値が閾値TH2以上の高感度である場合に、画素PXの信号を前記第2の比率(1:1:1)の重みによる垂直画素重み付け加算で読み出す動作モード(以下、「第2の垂直画素重み付け加算読み出しモード」と呼ぶ。)が行われる。
第2の垂直画素重み付け加算読み出しモードが前記第1の垂直画素重み付け加算読み出しモードと異なる所は、撮像制御部5が、第2の垂直画素加算読み出しモードを指令する制御信号として、ハイレベル(H)の制御信号φa及びハイレベル(H)の制御信号φbを加算回路31に供給し、加算回路31の容量形成部51は図10(c)の状態となり、容量形成部61も同様の状態となる点のみである。
したがって、この第2の垂直画素加算読み出しモードでは、前記第1の垂直画素加算読み出しモードと同様の動作が行われるが、前記第1の比率(1:3:1)に代えて前記第2の比率(1:1:1)の重みによる加算が行われる。
前記第1及び第2の垂直画素重み付け加算読み出しモードにおいて、水平読み出し回路33から出力されたデジタル信号から最終的な静止画像等を得るには、例えば、図1中のデジタル信号処理部6あるいは画像処理部13で、垂直方向の重みと同じ重みで水平方向の3画素の重み付け加算処理を行ってもよい。あるいは、固体撮像素子4を水平方向の画素加算し得るように構成しておき、水平方向も重み付け画素加算読み出ししてもよい。この場合、例えば、各列のカラムアンプ29に垂直信号線27の信号が直接に入力されないようにし、同色の隣り合う3本の垂直信号線27の信号を加算し得るように構成し、その加算した信号が各列のカラムアンプ29に入力されるようにしてもよい。この場合、3つの行の水平3画素加算信号が垂直加算されることになる。この場合、水平3画素、垂直3画素、合計9画素で重み付け加算が行われることになる。
本実施の形態では、前述したように、静止画撮影時などにおいて、ISO感度が低感度に設定されている場合には、垂直方向の画素加算は行われず、ISO感度が中間感度に設定されている場合には、中央の重みの割合が相対的に大きく周辺の重みの割合が相対的に小さい比率(1:3:1)の重みで垂直方向の画素加算が行われ、ISO感度が高感度に設定されている場合には、中央の重みの割合が相対的に小さく周辺の重みの割合が相対的に大きい比率(1:1:1)の重みで垂直方向の画素加算が行われる。したがって、本実施の形態によれば、静止画撮影時などにおいて、本来はトレードオフの関係にあるノイズ低減と解像度低下防止とを両立させることができる。
すなわち、ISO感度が低感度に設定されている場合には、元々ノイズが少ないため、ノイズ低減を図るべく垂直方向の画素加算を行う必要がない一方で、垂直方向の画素加算を行うと、解像度の低下は免れない。そこで、本実施の形態では、静止画撮影時などにおいて、ISO感度が低感度に設定されている場合には、垂直方向の画素加算を行わない。静止画撮影時などにおいて、ISO感度が中間感度に設定されている場合には、ノイズを低減するために垂直方向の画素加算を行うが、ある程度のノイズ低減効果を得ながら解像度の低下を抑えるために、比率(1:3:1)の重みで垂直方向の画素加算を行う。ISO感度が高感度に設定されている場合には、ノイズが多くなり、元々解像感も低下している。そこで、本実施の形態では、静止画撮影時などにおいて、解像度の低下を抑えつつ比較的大きいノイズ低減効果を得るために、比率(1:1:1)の重みで垂直方向の画素加算を行う。
また、本実施の形態では、暗信号と光信号の両方が、共通のバッファBF1,BF2,BF3,BF21を通して出力される。したがって、本実施の形態によるバッファBF1,BF2,BF3,BF21の特性にバラツキがあっても、最終的にA/D変換器32で暗信号と光信号との差分をとる処理を行うことにより、そのバラツキの影響をキャンセルすることができる。
なお、本実施の形態では、加算回路31は垂直方向の画素加算の重みを2段階に切り替えられるように構成されているが、本発明では、加算回路31は、その重みを3段階以上に切り替えられるように構成してもよい。
また、本実施の形態では、同色の垂直方向に隣り合う3つの行の信号を加算し得るように構成されているが、本発明では、より多くの行(例えば、5つの行、7つの行など)の信号を加算し得るように構成してもよい。この場合、例えば、加算回路31における個別保持回路の段数を適宜増やせばよい。また、本発明では、信号を加算し得る行の数を、制御信号に応じて変更し得るように構成してもよい。この場合、例えば、静止画撮影時などにおいて、ISO感度が中間感度に設定されている場合には、同色の隣り合う3つの行の信号を垂直加算し、ISO感度が高感度に設定されている場合には、同色の隣り合う5つの行の信号を垂直加算するようにしてもよい。これらの点は、後述する第2及び第3の実施の形態についても同様である。
[第2の実施の形態]
図12は、本発明の第2の実施の形態による電子カメラの固体撮像素子の保持回路130を示す回路図であり、図4及び図6に対応している。図12において、図4及び図6中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
図12は、本発明の第2の実施の形態による電子カメラの固体撮像素子の保持回路130を示す回路図であり、図4及び図6に対応している。図12において、図4及び図6中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
本実施の形態が前記第1の実施の形態と異なる所は、以下に説明する点である。
本実施の形態では、前記第1の実施の形態において、保持回路30に代えて保持回路130が設けられている。本実施の形態における保持回路130では、前記第1の実施の形態における保持回路30の2段目乃至5段目の個別保持回路42〜45の代わりに、2段目乃至6段目の個別保持回路142〜146がそれぞれ設けられている。
2段目の個別保持回路142は、前記第1の実施の形態における2段目の個別保持回路42において、第9乃至第12のスイッチSW9〜SW12、基準電圧印加用スイッチSW103、第5及び第6の容量部CTD3,CTS3並びに第3のバッファBF3が取り除かれ、第2のバッファBF2の出力部が2段目の個別保持回路142の出力部Voutとされたものである。ただし、2段目の個別保持回路142のスイッチSW6は、制御信号φT3がHの場合にオンし、前記制御信号φT3がLの場合にオフする。2段目の個別保持回路142のスイッチSW8は、制御信号φT4がHの場合にオンし、前記制御信号φT4がLの場合にオフする。
3段目乃至6段目の個別保持回路143〜146は、2段目の個別保持回路142と同一の構成を有している。ただし、3段目の個別保持回路143のスイッチSW5は、制御信号φT3がHの場合にオンし、前記制御信号φT3がLの場合にオフする。3段目の個別保持回路143のスイッチSW7は、制御信号φT4がHの場合にオンし、前記制御信号φT4がLの場合にオフする。3段目の個別保持回路143の基準電圧印加用スイッチSW102は、制御信号φRBF3がHの場合にオンし、制御信号φRBF3がLの場合にオフする。
3段目の個別保持回路143のスイッチSW6及び4段目の個別保持回路144のスイッチSW5は、制御信号φT5がHの場合にオンし、前記制御信号φT5がLの場合にオフする。3段目の個別保持回路143のスイッチSW8及び4段目の個別保持回路144のスイッチSW7は、制御信号φT6がHの場合にオンし、前記制御信号φT6がLの場合にオフする。4段目の個別保持回路144の基準電圧印加用スイッチSW102は、制御信号φRBF4がHの場合にオンし、制御信号φRBF4がLの場合にオフする。
4段目の個別保持回路144のスイッチSW6は、制御信号φT7がHの場合にオンし、前記制御信号φT7がLの場合にオフする。4段目の個別保持回路144のスイッチSW8は、制御信号φT8がHの場合にオンし、前記制御信号φT8がLの場合にオフする。
5段目の個別保持回路145のスイッチSW5は、制御信号φT7−2がHの場合にオンし、前記制御信号φT7−2がLの場合にオフする。5段目の個別保持回路145のスイッチSW7は、制御信号φT8−2がHの場合にオンし、前記制御信号φT8−2がLの場合にオフする。5段目の個別保持回路145の基準電圧印加用スイッチSW102は、制御信号φRBF5がHの場合にオンし、制御信号φRBF5がLの場合にオフする。
5段目の個別保持回路145のスイッチSW6及び6段目の個別保持回路146のスイッチSW5は、制御信号φT9がHの場合にオンし、前記制御信号φT9がLの場合にオフする。5段目の個別保持回路145のスイッチSW8及び6段目の個別保持回路146のスイッチSW7は、制御信号φT10がHの場合にオンし、前記制御信号φT10がLの場合にオフする。6段目の個別保持回路146の基準電圧印加用スイッチSW102は、制御信号φRBF6がHの場合にオンし、制御信号φRBF6がLの場合にオフする。
6段目の個別保持回路146のスイッチSW6は、制御信号φT11がHの場合にオンし、前記制御信号φT11がLの場合にオフする。6段目の個別保持回路146のスイッチSW8は、制御信号φT12がHの場合にオンし、前記制御信号φT12がLの場合にオフする。
本実施の形態では、前記制御信号φT3〜T12,φRBF3〜φRBF6も、前記制御信号φT1,φT2等と同様に、図1中の撮像制御部5による制御下でタイミング発生回路22が発生する。
図13は、本発明の第2の実施の形態による電子カメラの固体撮像素子の動作の一例を示すタイミングチャートであり、図11に対応している。図13において、図11中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
前記第1の実施の形態では、保持回路30の2段目乃至5段目の個別保持回路42〜45がそれぞれ本実施の形態における2段目の個別保持回路42に相当する構成を2段有しているので、各段の個別保持回路41〜45の信号転送を、全段について、制御信号φT1,φT2がHの期間において一度に行うことができる。
これに対し、本実施の形態では、図13から理解できるように、各段の個別保持回路の信号転送を、1段ずつ順次行うようになっている。
例えば、図13において、まず、期間t40においてφT9がHにされてj−4行目の画素PXの暗信号が前段から6段目の個別保持回路146の容量部CTD2に転送され、その後の期間t41においてφT10がHにされてj−4行目の画素PXの光信号が前段から6段目の個別保持回路146の容量部CTS2に転送される。次に、期間t38においてφT7及びφT7−2がHにされてj−3行目の画素PXの暗信号が前段から5段目の個別保持回路145の容量部CTD2に転送され、その後の期間t39においてφT8及びφT8−2がHにされてj−3行目の画素PXの光信号が前段から5段目の個別保持回路145の容量部CTS2に転送される。次に、期間t36においてφT5がHにされてj−2行目の画素PXの暗信号が前段から4段目の個別保持回路144の容量部CTD2に転送され、その後の期間t37においてφT6がHにされてj−2行目の画素PXの光信号が前段から4段目の個別保持回路144の容量部CTS2に転送される。次に、期間t34においてφT3がHにされてj−1行目の画素PXの暗信号が前段から3段目の個別保持回路143の容量部CTD2に転送され、その後の期間t35においてφT4がHにされてj−1行目の画素PXの光信号が前段から3段目の個別保持回路143の容量部CTS2に転送される。次に、期間t31においてφT1がHにされてj行目の画素PXの暗信号が前段から2段目の個別保持回路142の容量部CTD2に転送され、その後の期間t32においてφT2がHにされてj行目の画素PXの光信号が前段から2段目の個別保持回路142の容量部CTS2に転送される。この時点では、個別保持回路41の容量部CDT1と、個別保持回路142の容量部CTD2は同一の電位となる。同様に、個別保持回路41の容量部CDS1と、個別保持回路142の容量部CTS2は同一の電位となる。このように、本実施例では、信号を1段ずつ転送するため、必ずある段と次の段で蓄積された信号が同一となるタイミングが必要となる。そのため、前記第1の実施の形態の場合に比べて、1段分多く個別保持回路が必要となる。
なお、期間t31においてφT1のみならずφT7,φT11も同時にHにされるのは、j行目、j−2行目及びj−4行目の画素PXの暗信号を同時に加算回路31に供給するためである。また、期間t32においてφT2のみならずφT8,φT12も同時にHにされるのは、j行目、j−2行目及びj−4行目の画素PXの光信号を同時に加算回路31に供給するためである。
また、4段目の個別保持回路144と5段目の個別保持回路145とでは、φT7とφT7−2とを分離するとともに、φT8とφT8−2とを分離している。これは、期間t38,t39では4段目から5段目への信号の転送を行い、期間t31,t32では信号の転送を行わずに4段目からの出力のみを行う必要があり、転送動作と出力動作とを切り替えられるようにするためである。
個別保持回路41のSW101、個別保持回路142〜146のSW102は、個別保持回路41のバッファB1の入力部、個別保持回路142〜146のバッファBF2の入力部がフローティングになるのを防ぐためのスイッチである。個別保持回路41では、φT1及びφT2が共にLの場合に、φRBF1をHとして、バッファBF1の入力部を基準電圧VREFに接続する。個別保持回路142では、φT3及びφT4が共にLの場合に、φRBF2をHとして、バッファBF2の入力部を基準電圧VREFに接続する。個別保持回路143〜146についても同様である。
本実施の形態によれば、基本的に、前記第1の実施の形態と同様の利点が得られる。また、本実施の形態では、前述したように各段の個別保持回路の信号転送を1段ずつ順次行うようになっているため、その転送に時間を要するものの、2段目乃至6段目の個別保持回路142〜146の構成が、前記第1の実施の形態における2段目乃至5段目の個別保持回路42〜45の構成に比べて約半分の規模ですむという利点が得られる。
[第3の実施の形態]
図14は、本発明の第3の実施の形態による電子カメラの固体撮像素子の保持回路230を示す回路図であり、図4及び図6並びに図12に対応している。図15は、本発明の第3の実施の形態による電子カメラの固体撮像素子の加算回路231を示す回路図であり、図9に対応している。
図14は、本発明の第3の実施の形態による電子カメラの固体撮像素子の保持回路230を示す回路図であり、図4及び図6並びに図12に対応している。図15は、本発明の第3の実施の形態による電子カメラの固体撮像素子の加算回路231を示す回路図であり、図9に対応している。
本実施の形態が前記第2の実施の形態と異なる所は、以下に説明する点である。
本実施の形態では、前記第2の実施の形態において、保持回路130に代えて保持回路230が設けられ、加算回路31に代えて加算回路231が設けられている。
本実施の形態における保持回路230では、暗信号が転送される経路と、光信号が転送される経路とが、別々にされている。本実施の形態における保持回路230では、前記第2の実施の形態における保持回路130における1段目乃至6段目の個別保持回路41,142〜146の代わりに、1段目乃至6段目の個別保持回路241〜246が設けられている。
1段目の個別保持回路241は、前記第2の実施の形態における1段目の個別保持回路41において、スイッチSW2,SW4が取り除かれ、バッファBF1が暗信号用のバッファBF1Dと光信号用のバッファBF1Sとに分けられ、バッファBF1Dの入力部がスイッチSW1と容量部CTD1との接続中点に接続され、バッファBF1Dの出力部が1段目の個別保持回路241の第1の出力部VoutDとされ、バッファBF1Sの入力部がスイッチSW3と容量部CTS1との接続中点に接続され、バッファBF1Sの出力部が1段目の個別保持回路241の第2の出力部VoutSとされたものである。なお、前記第1の実施の形態や前記第2の実施の形態と異なり、本実施の形態では、バッファの入力部がフローディングになることがないため、基準電圧印加用スイッチSW101は不要となる。制御信号φRBF1も不要となる。
このように、1段目の個別保持回路241は、入力部Vin、第1及び第2の出力部VoutD,VoutS、第1及び第2のスイッチSW1,SW3、第1及び第2の容量部CTD1,CTS1、並びに、第1及び第2のバッファBF1D,BF1Sを有している。
2段目の個別保持回路142は、前記第2の実施の形態における2段目の個別保持回路142において、入力部Vinが2つの入力部VinD,VinSに分けられ、入力部VinDがスイッチSW5に接続され、入力部VinSがスイッチSW7に接続され、スイッチSW6,SW8が取り除かれ、バッファBF2が暗信号用のバッファBF2Dと光信号用のバッファBF2Sとに分けられ、バッファBF2Dの入力部がスイッチSW5と容量部CTD2との接続中点に接続され、バッファBF2Dの出力部が2段目の個別保持回路242の第1の出力部VoutDとされ、バッファBF2Sの入力部がスイッチSW7と容量部CTS2との接続中点に接続され、バッファBF2Sの出力部が2段目の個別保持回路242の第2の出力部VoutSとされたものである。ただし、2段目の個別保持回路242のスイッチSW5は、制御信号φT3がHの場合にオンし、前記制御信号φT3がLの場合にオフする。2段目の個別保持回路242のスイッチSW7は、制御信号φT4がHの場合にオンし、前記制御信号φT4がLの場合にオフする。なお、前記第1の実施の形態や前記第2の実施の形態と異なり、本実施の形態では、バッファの入力部がフローディングになることがないため、基準電圧印加用スイッチSW102は不要となる。制御信号φRBF2も不要となる。
このように、2段目の個別保持回路242は、第1及び第2の入力部VinD,VinS、第1及び第2の出力部VoutD,VoutS、第3及び第4のスイッチSW5,SW7、第3及び第4の容量部CTD2,CTS2、並びに、第3及び第4のバッファBF2D,BF2Sを有している。
3段目乃至6段目の個別保持回路243〜246は、2段目の個別保持回路242と同一の構成を有している。ただし、3段目の個別保持回路243のスイッチSW5は、制御信号φT5がHの場合にオンし、前記制御信号φT5がLの場合にオフする。3段目の個別保持回路243のスイッチSW7は、制御信号φT6がHの場合にオンし、前記制御信号φT6がLの場合にオフする。
4段目の個別保持回路244のスイッチSW5は、制御信号φT7がHの場合にオンし、前記制御信号φT7がLの場合にオフする。4段目の個別保持回路244のスイッチSW7は、制御信号φT8がHの場合にオンし、前記制御信号φT8がLの場合にオフする。
5段目の個別保持回路245のスイッチSW5は、制御信号φT9がHの場合にオンし、前記制御信号φT9がLの場合にオフする。5段目の個別保持回路245のスイッチSW7は、制御信号φT10がHの場合にオンし、前記制御信号φT10がLの場合にオフする。
6段目の個別保持回路246のスイッチSW5は、制御信号φT11がHの場合にオンし、前記制御信号φT11がLの場合にオフする。6段目の個別保持回路246のスイッチSW7は、制御信号φT12がHの場合にオンし、前記制御信号φT12がLの場合にオフする。
本実施の形態では、前記制御信号φT3〜T12も、前記制御信号φT1,φT2,φT0等と同様に、図1中の撮像制御部5による制御下でタイミング発生回路22が発生する。
なお、2段目乃至6段目の個別保持回路142〜146の入力部VinD,VinSは、それぞれ前段の個別保持回路の出力部VoutD,VoutSに接続されている。
本実施の形態における加算回路231は、前記第1及び第2の実施の形態における加算回路231において、1組の入力部Vin1,Vin3,Vin5が2組の入力部Vin1D,Vin3D,Vin5D,Vin1S,Vin3S,Vin5Sに分けられ、入力部Vin1D,Vin3D,Vin5DにスイッチSW21〜SW23がそれぞれ接続され、入力部Vin1S,Vin3S,Vin5SにスイッチSW41〜S43がそれぞれ接続されたものである。
加算回路231の入力部Vin1Dには、1段目の個別保持回路241の出力部VoutD(そこからの出力信号(電位)をV1Dとする。)が接続されている。加算回路231の入力部Vin3Dには、3段目の個別保持回路243の出力部VoutD(そこからの出力信号(電位)をV3Dとする。)が接続されている。加算回路231の入力部Vin5Dには、5段目の個別保持回路245の出力部VoutD(そこからの出力信号(電位)をV5Dとする。)が接続されている。
加算回路231の入力部Vin1Sには、1段目の個別保持回路241の出力部VoutS(そこからの出力信号(電位)をV1Sとする。)が接続されている。加算回路231の入力部Vin3Sには、3段目の個別保持回路243の出力部VoutS(そこからの出力信号(電位)をV3Sとする。)が接続されている。加算回路231の入力部Vin5Sには、5段目の個別保持回路245の出力部VoutS(そこからの出力信号(電位)をV5Sとする。)が接続されている。
図16は、本発明の第3の実施の形態による電子カメラの固体撮像素子の動作の一例を示すタイミングチャートであり、図13に対応している。図16において、図13中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。
前記第2の本実施の形態では、前述したように、暗信号と光信号の両方が、共通のバッファBF1,BF2を通して転送される。これに対し、本実施の形態では、前述したように、暗信号が転送される経路と光信号が転送される経路とが別々にされている。したがって、本実施の形態では、暗信号と光信号とを交互に転送する必要がなくなり、図16に示すように、暗信号と光信号とを同時に転送することができる。
例えば、図16において、まず、期間t38において、φT11,φT12が同時にHにされてj−4行目の画素PXの暗信号及び光信号が前段から6段目の個別保持回路246の容量部CTD2,CTS2にそれぞれ転送される。次に、期間t37において、φT9,φT10が同時にHにされてj−3行目の画素PXの暗信号及び光信号が前段から5段目の個別保持回路245の容量部CTD2,CTS2にそれぞれ転送される。次に、期間t36において、φT7,φT8が同時にHにされてj−2行目の画素PXの暗信号及び光信号が前段から4段目の個別保持回路244の容量部CTD2,CTS2にそれぞれ転送される。次に、期間t35において、φT5,φT6が同時にHにされてj−1行目の画素PXの暗信号及び光信号が前段から3段目の個別保持回路243の容量部CTD2,CTS2にそれぞれ転送される。次に、期間t34において、φT3,φT4が同時にHにされてj行目の画素PXの暗信号及び光信号が前段から2段目の個別保持回路242の容量部CTD2,CTS2にそれぞれ転送される。
この時点では、個別保持回路241の容量部CDT1と個別保持回路242の容量部CTD2とは、同一の電位となる。同様に、個別保持回路241の容量部CDS1と個別保持回路242の容量部CTS2とは、同一の電位となる。このように、本実施の形態では、信号を1段ずつ転送するため、必ずある段と次の段で蓄積された信号とが同一となるタイミングが必要となる。そのため、本実施の形態では、前記第2の実施の形態の場合と同様、前記第1の実施の形態の場合より1段分多く個別保持回路が必要となる。
次に、期間t31において、φT1がHにされて加算回路231のスイッチSW21〜SW23がオンされ、その後の期間t32において、φT2がHにされてSW24〜SW26,SW24〜SW26がオンされ、その後の期間t33において、φT0がHにされてSW44〜SW46がオンされる。
本実施の形態によれば、基本的に、前記第2の実施の形態と同様の利点が得られる。また、本実施の形態では、前述したように暗信号と光信号とを同時に転送することができるので、前記第2の実施の形態に比べて、その転送に要する時間を短縮することができる。ただし、本実施の形態では、バッファBF1D,BF1S,BF2D,BF2Sの特性にバラツキがあると、そのバラツキの影響をキャンセルすることはできないので、そのバラツキが十分に小さいバッファを用いることが好ましい。
以上、本発明の各実施の形態について説明したが、本発明はこれらの実施の形態に限定されるものではない。
例えば、本発明は、ベイヤー配列以外の2行2列の繰り返し周期を持つ色配列のカラーフィルタ(例えば、マゼンタ、グリーン、シアン及びイエローを用いる補色系カラーフィルタなど)などを有する固体撮像素子や、カラーフィルタを有しないいわゆる白黒の固体撮像素子にも適用することができる。
また、前記各実施の形態は、本発明による加算回路を固体撮像素子において用いた例であるあるが、本発明による加算回路は、他の種々の用途においてアナログ信号を加算するために用いることができる。用途によっては、本発明による加算回路は、入力側スイッチ、容量部及び出力側スイッチの組を1組のみ備えていてもよい。
さらに、前記各実施形態では、固体撮像素子は各列毎にA/D変換器32を有しているが、本発明による固体撮像素子は、アナログ信号のまま出力するように構成し、外部でAD変換してもよい。
1 電子カメラ
4 固体撮像素子
21 画素部
27 垂直信号線
30,130,230 保持回路
31,231 加算回路
4 固体撮像素子
21 画素部
27 垂直信号線
30,130,230 保持回路
31,231 加算回路
Claims (16)
- 2次元状に配置された複数の画素を有する画素部と、
前記複数の画素の列毎に設けられ対応する列の画素からの信号を受け取る複数の垂直信号線と、
前記複数の画素のp個(pは2以上の整数)の行について、前記行毎に、当該行の画素から前記複数の垂直信号線を経由した信号又はそれらに基づく信号を保持する保持部と、
前記p個の行について前記行毎に前記保持部に保持された前記信号を、2種類以上に切り替え得る重みで重み付け加算する加算回路と、
を備えたことを特徴とする固体撮像素子。 - 前記加算回路は、制御信号に応じて、前記p個の行について前記行毎に前記保持部に保持された前記信号を加算する加算モードと、前記p個の行のうちの1つの行について前記保持部に保持された前記信号を出力する非加算モードとを切り替え得るように構成されたことを特徴とする請求項1記載の固体撮像素子。
- 前記保持部は、前記複数の垂直信号線を経由した信号又はそれらに基づく信号のうちの光信号と暗信号とを別々に保持し、
前記加算回路は、前記p個の行について前記行毎に前記保持部に保持された前記信号を加算する際に、前記光信号と前記暗信号とを別々に加算する、
ことを特徴とする請求項1又は2記載の固体撮像素子。 - 複数の信号がそれぞれ入力される複数の入力部と、
前記複数の入力部と1対1に対応する複数の中間接続点と、
1つの出力側接続点と、
前記複数の入力部と前記複数の中間接続点との間をそれぞれオンオフする複数の入力側スイッチと、
前記複数の中間接続点と前記1つの出力側接続点との間をそれぞれオンオフする複数の出力側スイッチと、
前記複数の中間接続点と基準電位との間にそれぞれ容量部を形成するとともに、制御信号に応じて前記容量部の容量値の比率が2種類以上に切り替わるように前記容量部を形成する容量形成部と、
を備えたことを特徴とする加算回路。 - 前記2種類以上の比率のいずれに切り替えた状態においても、前記複数の中間接続点と前記基準電位との間にそれぞれ形成される容量部の容量値の合計が同一であることを特徴とする請求項4記載の加算回路。
- 前記容量形成部は、制御信号に応じて、前記複数の中間接続点と前記基準電位との間にそれぞれ容量部を形成する第1の容量形成状態と、前記複数の中間接続点のうちの1つの中間接続点のみと前記基準電位との間に容量部を形成する第2の容量形成状態とを、切り替えることを特徴とする請求項4又は5記載の加算回路。
- 前記第1の容量形成状態において前記複数の中間接続点と前記基準電位との間にそれぞれ形成される容量部の容量値の合計と、前記第2の容量形成状態において前記複数の中間接続点のうちの1つの中間接続点のみと前記基準電位との間に形成される容量部の容量値とが、同一であることを特徴とする請求項6記載の加算回路。
- 出力側バッファを備え、前記出力側バッファの入力部が前記1つの出力側接続点に接続されたことを特徴とする請求項4乃至7のいずれかに記載の加算回路。
- 前記加算回路が請求項4乃至8のいずれかに記載の加算回路であることを特徴とする請求項1乃至3のいずれかに記載の固体撮像素子。
- 前記加算回路は、前記複数の中間接続点、前記複数の入力側スイッチ、前記複数の出力側スイッチ及び前記容量形成部の組を、光信号用及び暗信号用に2組有することを特徴とする請求項9記載の固体撮像素子。
- 前記保持部は、縦続接続されたq段(qはp以上の整数)の個別保持回路を有し、
前記q段の個別保持回路のうちの1段目の個別保持回路には、前記画素部から最新に読み出された行の信号が保持され、
前記q段の個別保持回路のうちのk段目(kは2からqまでの整数)の個別保持回路には、k−1行前の行の信号が保持され、
前記加算回路は、前記q段の個別保持回路のうちのp個の個別保持回路に保持されている行の信号を加算する、
ことを特徴とする請求項1乃至3並びに9及び10のいずれかに記載の固体撮像素子。 - 前記1段目の個別保持回路は、入力部、出力部、第1乃至第4のスイッチ、第1及び第2の容量部並びに第1のバッファを有し、
前記1段目の個別保持回路の前記入力部と前記第1のバッファの入力部との間に、前記第1のスイッチ及び前記第2のスイッチが直列に接続され、
前記第1のスイッチと前記第2のスイッチとの接続点と基準電位との間に、前記第1の容量部が接続され、
前記1段目の個別保持回路の前記入力部と前記第1のバッファの前記入力部との間に、前記第3のスイッチ及び前記第4のスイッチが直列に接続され、
前記第3のスイッチと前記第4のスイッチとの接続点と前記基準電位との間に、前記第2の容量部が接続され、
前記1段目の個別保持回路の前記出力部は、前記第1のバッファの出力部であり、
前記k段目の個別保持回路は、入力部、出力部、第5乃至第12のスイッチ、第3乃至第6の容量部並びに第2及び第3のバッファを有し、
前記k段目の個別保持回路の前記入力部と前記第2のバッファの入力部との間に、前記第5のスイッチ及び前記第6のスイッチが直列に接続され、
前記第5のスイッチと前記第6のスイッチとの接続点と前記基準電位との間に、前記第3の容量部が接続され、
前記k段目の個別保持回路の前記入力部と前記第2のバッファの前記入力部との間に、前記第7のスイッチ及び前記第8のスイッチが直列に接続され、
前記第7のスイッチと前記第8のスイッチとの接続点と前記基準電位との間に、前記第4の容量部が接続され、
前記第2のバッファの出力部と前記第3のバッファの入力部との間に、前記第9のスイッチ及び前記第10のスイッチが直列に接続され、
前記第9のスイッチと前記第10のスイッチとの接続点と前記基準電位との間に、前記第5の容量部が接続され、
前記第2のバッファの出力部と前記第3のバッファの前記入力部との間に、前記第11のスイッチ及び前記第12のスイッチが直列に接続され、
前記第11のスイッチと前記第12のスイッチとの接続点と前記基準電位との間に、前記第6の容量部が接続され、
前記k段目の個別保持回路の前記出力部は、前記第3のバッファの出力部である、
ことを特徴とする請求項11記載の固体撮像素子。 - 前記1段目の個別保持回路は、入力部、出力部、第1乃至第4のスイッチ、第1及び第2の容量部並びに第1のバッファを有し、
前記1段目の個別保持回路の前記入力部と前記第1のバッファの入力部との間に、前記第1のスイッチ及び前記第2のスイッチが直列に接続され、
前記第1のスイッチと前記第2のスイッチとの接続点と基準電位との間に、前記第1の容量部が接続され、
前記1段目の個別保持回路の前記入力部と前記第1のバッファの前記入力部との間に、前記第3のスイッチ及び前記第4のスイッチが直列に接続され、
前記第3のスイッチと前記第4のスイッチとの接続点と前記基準電位との間に、前記第2の容量部が接続され、
前記1段目の個別保持回路の前記出力部は、前記第1のバッファの出力部であり、
前記k段目の個別保持回路は、入力部、出力部、第5乃至第8のスイッチ、第3及び第4の容量部並びに第2のバッファを有し、
前記k段目の個別保持回路の前記入力部と前記第2のバッファの入力部との間に、前記第5のスイッチ及び前記第6のスイッチが直列に接続され、
前記第5のスイッチと前記第6のスイッチとの接続点と前記基準電位との間に、前記第3の容量部が接続され、
前記k段目の個別保持回路の前記入力部と前記第2のバッファの前記入力部との間に、前記第7のスイッチ及び前記第8のスイッチが直列に接続され、
前記第7のスイッチと前記第8のスイッチとの接続点と前記基準電位との間に、前記第4の容量部が接続され、
前記k段目の個別保持回路の前記出力部は、前記第2のバッファの出力部である、
ことを特徴とする請求項11記載の固体撮像素子。 - 前記1段目の個別保持回路は、入力部、第1及び第2の出力部、第1及び第2のスイッチ、第1及び第2の容量部並びに第1及び第2のバッファを有し、
前記1段目の個別保持回路の前記入力部と前記第1のバッファの入力部との間に、前記第1のスイッチが接続され、
前記第1のスイッチと前記第1のバッファの前記入力部との接続点と基準電位との間に、前記第1の容量部が接続され、
前記1段目の個別保持回路の前記第1の出力部は、前記第1のバッファの出力部であり、
前記1段目の個別保持回路の前記入力部と前記第2のバッファの入力部との間に、前記第2のスイッチが接続され、
前記第2のスイッチと前記第2のバッファの前記入力部との接続点と前記基準電位との間に、前記第2の容量部が接続され、
前記1段目の個別保持回路の前記第2の出力部は、前記第2のバッファの出力部であり、
前記k段目の個別保持回路は、第1及び第2の入力部、第1及び第2の出力部、第3及び第4のスイッチ、第3及び第4の容量部並びに第3及び第4のバッファを有し、
前記k段目の個別保持回路の前記第1の入力部と前記第3のバッファの入力部との間に、前記第3のスイッチが接続され、
前記第3のスイッチと前記第3のバッファの前記入力部との接続点と前記基準電位との間に、前記第3の容量部が接続され、
前記k段目の個別保持回路の前記第1の出力部は、前記第3のバッファの出力部であり、
前記k段目の個別保持回路の前記第2の入力部と前記第4のバッファの入力部との間に、前記第4のスイッチが接続され、
前記第4のスイッチと前記第4のバッファの前記入力部との接続点と前記基準電位との間に、前記第4の容量部が接続され、
前記k段目の個別保持回路の前記第2の出力部は、前記第4のバッファの出力部である、
ことを特徴とする請求項11記載の固体撮像素子。 - 前記複数の画素の各々に対応して設けられ2行2列の繰り返し周期を持つ色配列をなす複数色のカラーフィルタを備え、
前記p個の行は、1行置きの行である、
ことを特徴とする請求項1乃至3並びに9乃至14のいずれかに記載の固体撮像素子。 - 請求項1乃至3並びに9乃至15のいずれかに記載の固体撮像素子と、
ISO感度の設定値に応じて前記重みを制御する制御部と、
を備えたことを特徴とする撮像装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013113654A JP2014233018A (ja) | 2013-05-30 | 2013-05-30 | 固体撮像素子、撮像装置及び加算回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013113654A JP2014233018A (ja) | 2013-05-30 | 2013-05-30 | 固体撮像素子、撮像装置及び加算回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014233018A true JP2014233018A (ja) | 2014-12-11 |
Family
ID=52126164
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013113654A Pending JP2014233018A (ja) | 2013-05-30 | 2013-05-30 | 固体撮像素子、撮像装置及び加算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2014233018A (ja) |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005005785A (ja) * | 2003-06-09 | 2005-01-06 | Hamamatsu Photonics Kk | 固体撮像装置 |
JPWO2007099620A1 (ja) * | 2006-03-01 | 2009-07-16 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路 |
JP2010074631A (ja) * | 2008-09-19 | 2010-04-02 | Canon Inc | 固体撮像装置および撮像システム |
JP2012195675A (ja) * | 2011-03-15 | 2012-10-11 | Mitsubishi Electric Corp | 撮像装置 |
JP2012253624A (ja) * | 2011-06-03 | 2012-12-20 | Sony Corp | 固体撮像装置およびカメラシステム |
-
2013
- 2013-05-30 JP JP2013113654A patent/JP2014233018A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005005785A (ja) * | 2003-06-09 | 2005-01-06 | Hamamatsu Photonics Kk | 固体撮像装置 |
JPWO2007099620A1 (ja) * | 2006-03-01 | 2009-07-16 | 富士通マイクロエレクトロニクス株式会社 | 半導体集積回路 |
JP2010074631A (ja) * | 2008-09-19 | 2010-04-02 | Canon Inc | 固体撮像装置および撮像システム |
JP2012195675A (ja) * | 2011-03-15 | 2012-10-11 | Mitsubishi Electric Corp | 撮像装置 |
JP2012253624A (ja) * | 2011-06-03 | 2012-12-20 | Sony Corp | 固体撮像装置およびカメラシステム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10798330B2 (en) | Imaging device and imaging apparatus | |
KR20190039898A (ko) | 고체 촬상 장치 및 카메라 시스템 | |
US9294696B2 (en) | Solid-state imaging device having a counting unit and a comparison unit with switchable frequency band characteristics and imaging apparatus having the same | |
JP2013038549A (ja) | 撮像装置 | |
KR20150123148A (ko) | 고체 촬상 장치 | |
GB2581641A (en) | Imaging component and imaging device | |
JP2016015680A (ja) | 固体撮像素子および撮像装置 | |
JP2010245951A (ja) | 撮像素子及び撮像装置 | |
US8115850B2 (en) | Solid-state imaging apparatus and driving method for the same | |
US10425605B2 (en) | Image sensor and image capturing apparatus | |
JP6044445B2 (ja) | 固体撮像素子及び撮像装置 | |
JP7400863B2 (ja) | 撮像素子及び撮像装置 | |
JP2014232900A (ja) | 固体撮像素子及び撮像装置 | |
JP6825675B2 (ja) | 撮像素子及び撮像装置 | |
JP6217338B2 (ja) | 固体撮像素子及び撮像装置 | |
JP6702371B2 (ja) | 撮像素子及び撮像装置 | |
JP2014233018A (ja) | 固体撮像素子、撮像装置及び加算回路 | |
JP6375613B2 (ja) | 固体撮像素子及び撮像装置 | |
JP7136168B2 (ja) | 撮像素子及び撮像装置 | |
JP6798532B2 (ja) | 撮像素子及び撮像装置 | |
JP6760907B2 (ja) | 撮像素子及び撮像装置 | |
JP2014217012A (ja) | 固体撮像素子及び撮像装置 | |
JP6375614B2 (ja) | 固体撮像素子及び撮像装置 | |
JP2021073772A (ja) | 固体撮像素子及び撮像装置 | |
JP2014217017A (ja) | 固体撮像素子及び撮像装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160125 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20161012 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161108 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20170509 |