JP3621385B2 - スイッチトキャパシタ増幅器、および、それを用いた電荷結合素子用アナログインターフェース回路 - Google Patents
スイッチトキャパシタ増幅器、および、それを用いた電荷結合素子用アナログインターフェース回路 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、スイッチトキャパシタ増幅器に関するものであり、特に、キャパシタの静電容量比を余り増加させることなく、ゲインを増大可能なスイッチトキャパシタ増幅器に関するものである。
【０００２】
【従来の技術】
例えば、 ２０００ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ， ｐｐ１９０−１９１ などに示すように、例えば、ＣＣＤ（ Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）からＣＤＳ（ Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ ）回路を介して入力されたアナログ信号を増幅するＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ ）としてなど、従来から、スイッチトキャパシタ増幅器は、種々の用途に広く使用されている。
【０００３】
例えば、図５に示すスイッチトキャパシタ増幅回路１０１は、従来の一般的な差動入力・差動出力の回路であって、差動の入力信号Ｖｉとして入力される信号ＶｉｐおよびＶｉｍは、サンプリングフェーズにおいて、スイッチ１０８ｐおよび１０８ｍをそれぞれ介して、入力キャパシタ１０７ｐおよび１０７ｍへそれぞれ入力される。一方、サンプリングフェーズでは、入力リセットスイッチ１０４ｐおよび１０４ｍが導通しており、各入力キャパシタ１０７ｐ・１０７ｍの出力側の端部は接地されている。これにより、上記各入力キャパシタ１０７ｐ・１０７ｍには、信号ＶｉｐおよびＶｉｍのそれぞれに応じた電荷が蓄積されると共に、演算増幅器１０２の反転入力端子および非反転入力端子は、接地レベルにリセットされる。
【０００４】
なお、サンプリングフェーズでは、演算増幅器１０２の非反転出力端子および反転出力端子は、両端子間に設けられた出力リセットスイッチ１０３の導通によってリセットされている。また、一端が演算増幅器１０２の反転入力端子に接続された負帰還用キャパシタ１０６ｐの他端には、スイッチ１０５ｐを介して、基準電圧Ｖｒｅｆが印加されている。同様に、一端が非反転入力端子に接続された負帰還用キャパシタ１０６ｍの他端には、スイッチ１０５ｍを介して、基準電圧Ｖｒｅｆが印加されている。
【０００５】
サンプリングフェーズが終了して、ホールドフェーズになると、出力リセットスイッチ１０３、並びに、入力リセットスイッチ１０４ｐ・１０４ｍが遮断される。さらに、スイッチ１０８ｐ・１０８ｍが遮断されると共に、スイッチ１０９が入力キャパシタ１０７ｐ・１０７ｍのスイッチ１０８ｐ・１０８ｍ側端部を短絡する。また、スイッチ１０５ｐは、基準電圧Ｖｒｅｆを印加する代わりに、負帰還用キャパシタ１０６ｐを、演算増幅器１０２の非反転出力端子に接続する。同様に、スイッチ１０５ｍは、基準電圧Ｖｒｅｆを印加する代わりに、負帰還用キャパシタ１０６ｍを、演算増幅器１０２の反転出力端子に接続する。
【０００６】
ここで、スイッチ１０５ｐ・１０５ｍ、１０８ｐ、１０８ｍおよび１０９は、入力リセットスイッチ１０４ｐ・１０４ｍの遮断後に切り換えられるので、キャパシタ１０６ｐとキャパシタ１０７ｐとの間では、電荷の合計が保存されると共に、キャパシタ１０６ｍとキャパシタ１０７ｍとの間でも、電荷の合計が保存される。
【０００７】
これにより、スイッチトキャパシタ増幅回路１０１の出力電圧Ｖｏ（＝Ｖｏｐ−Ｖｏｍ）は、ホールドフェーズにおいて、以下の式（１）に示すように、
Ｖｏｐ−Ｖｏｍ＝Ｃｓ／Ｃｆ×（Ｖｉｐ−Ｖｉｍ） …（１）
になる。なお、上式（１）において、Ｃｓは、入力キャパシタ１０７ｐ・１０７ｍの静電容量〔Ｆ〕であり、Ｃｆは、負帰還用キャパシタ１０６ｐ・１０６ｍの静電容量〔Ｆ〕である。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、ゲインを大きく設定すると、プロセスバラツキに起因する増幅率のバラツキが大きくなるという問題を生ずる。
【０００９】
具体的には、上記従来のスイッチトキャパシタ増幅回路１０１のゲインＧは、式（１）から明らかなように、Ｃｓ／Ｃｆである。このように、上記スイッチトキャパシタ増幅回路１０１では、ゲインＧが、キャパシタ１０６ｐおよび１０６ｍとキャパシタ１０７ｐおよび１０７ｍとの静電容量比Ｃｍａｘ／Ｃｍｉｎ（＝Ｃｓ／Ｃｆ）と同一になるので、ゲインを大きくすると、静電容量比Ｃｍａｘ／Ｃｍｉｎが大きくなってしまう。この結果、ゲインを大きく設定しようとすると、一方のキャパシタに対して、他方のキャパシタの占有面積が大きくなり、プロセスバラツキの影響を受けやすくなってしまう。
【００１０】
さらに、上記構成では、Ｃｓ＝Ｃａ＋Ｃｘ、Ｃｆ＝Ｃａ−Ｃｘとすると、フィードバックファクタβが、以下の式（２）に示すように、
となる。
【００１１】
したがって、ゲインを大きく設定しようとして、静電容量比Ｃｍａｘ／Ｃｍｉｎを大きく設定すると、フィードバックファクタが小さくなり、スイッチトキャパシタ増幅回路１０１の動作速度が低下してしまう。
【００１２】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ゲインを大きく設定する場合でも、容量比を低減可能なスイッチトキャパシタ増幅器を実現することにある。
【００１３】
【課題を解決するための手段】
本発明に係るスイッチトキャパシタ増幅器は、上記課題を解決するために、第１の接続点に、それぞれの第１端子が接続された第１および第２キャパシタと、サンプリングフェーズには、上記各キャパシタへ入力信号に応じた電荷を蓄積させると共に、ホールドフェーズには、上記第１の接続点の電荷を維持したまま、上記第１および第２キャパシタの各第２端子の電位を、差動出力として、互いに反対方向に変化させる制御手段とを備えていることを特徴としている。
【００１４】
上記構成の第１および第２キャパシタには、サンプリングフェーズに入力信号に応じた電荷が蓄積される。さらに、ホールドフェーズになると、制御手段は、第１の接続点の電荷を維持したまま、第１および第２キャパシタの端子のうち、第１の接続点とは反対側の第２端子の電位は、それぞれ反対方向に変化させる。
【００１５】
ここで、第１および第２キャパシタの各第２端子の電位が互いに反対方向に変化するとき、第１の接続点の電荷は維持されている。したがって、第１および第２キャパシタの静電容量を、それぞれＣａ〔Ｆ〕、Ｃｘ〔Ｆ〕、変化前の第１および第２キャパシタの第２端子の電位を、それぞれＶｉａ、Ｖｉｘ、変化後の第１および第２キャパシタの第２端子の電位を、それぞれＶｏａ、Ｖｏｘとすると、電荷保存側によって、以下の式（３）に示すように、
Ｖｏａ・Ｃａ＋Ｖｏｘ・Ｃｘ＝Ｖｉａ・Ｃａ＋Ｖｉｘ・Ｃｘ …（３）
となる。
【００１６】
ここで、ＶｏａとＶｏｘとは、差動出力なので、Ｖｏａ＝Ｖｃ＋Ｖｏ、Ｖｏｘ＝Ｖｃ−Ｖｏとすると、上記の式（３）は、以下の式（４）に示すように、
となる。
【００１７】
ここで、例えば、Ｖｃ＝０、Ｖｉａ＝Ｖｉｘ＝Ｖｉとすると、Ｖｏ＝（Ｃａ＋Ｃｘ）／（Ｃａ−Ｃｘ）・Ｖｉとなり、ゲインは、（Ｃａ＋Ｃｘ）／（Ｃａ−Ｃｘ）となる。また、ＶｉｘおよびＶｉａが異なる場合であっても、ゲインは、ＣａやＣｘを（Ｃａ−Ｃｘ）で割った値の関数になる。したがって、両キャパシタの静電容量の差を小さくすることで、スイッチトキャパシタ増幅器のゲインを増大させることができる。
【００１８】
この結果、従来技術のように、ゲインがＣｓ／Ｃｆで決定される構成とは異なり、スイッチトキャパシタ増幅器のゲインを大きな値に設定する必要がある場合であっても、両キャパシタの静電容量の比を大きく設定する必要がない。したがって、製造時にプロセスバラツキが発生したとしても、ゲインのバラツキを抑制可能なスイッチトキャパシタ増幅器を実現できる。
【００１９】
さらに、制御手段は、第１および第２キャパシタの各第２端子の電位を、反対方向に変化させるので、一方から吸収する電流を他方へ供給すれば、従来技術の構成、すなわち、演算増幅器の入出力間に、正帰還路を形成するキャパシタがなく、負帰還路を形成するキャパシタのみが設けられている構成よりも、少ない駆動電流で、各端子の電位を制御できる。この結果、消費電力が同じ場合、より高速に動作可能なスイッチトキャパシタ増幅器を実現できる。
【００２０】
また、上記制御手段は、サンプリングフェーズに、上記第１および第２キャパシタの各第２端子へ互いに同一の電圧を印加してもよい。この場合は、Ｖｉａ＝Ｖｉｘとなるので、スイッチトキャパシタ増幅器のゲインを、（Ｃａ＋Ｃｘ）／（Ｃａ−Ｃｘ）に設定できる。
【００２１】
上記構成に加えて、上記入力信号は、複数であり、上記第１および第２キャパシタの組は、上記入力信号のそれぞれに対応して設けられていてもよい。この場合、スイッチトキャパシタ増幅器は、上記差動出力として、各入力信号を積和演算した結果を出力できる。
【００２２】
さらに、上記構成に加えて、上記第１の接続点に一端が接続された第３キャパシタを備え、上記制御手段は、上記ホールドフェーズには、上記第１の接続点の電荷を維持したまま、当該第３キャパシタの電位を、上記第１および第２キャパシタへ入力される入力信号とは別の入力信号に応じて変更してもよい。
【００２３】
当該構成であっても、第１および第２キャパシタの各第２端子の電位変化の前後、並びに、第３キャパシタの電位変化の前後で、第１の接続点の電荷が保存されているので、スイッチトキャパシタ増幅器は、上記差動出力として、各入力信号を積和演算した結果を出力できる。
【００２４】
さらに、この場合でも、ゲインは、第１ないし第３キャパシタの各静電容量値を、第１および第２キャパシタの差で割った値の関数になり、静電容量比を増大させることなく、ゲインを増大させることができる。この結果、製造時にプロセスバラツキが発生したとしても、ゲインのバラツキを抑制可能なスイッチトキャパシタ増幅器を実現できる。
【００２５】
また、本発明に係るスイッチトキャパシタ増幅器は、上記課題を解決するために、演算増幅器の入力端子に、それぞれの第１端子が接続された第１および第２キャパシタと、上記入力端子とは逆極性の上記演算増幅器の出力端子、および、入力信号が入力される信号入力端子の一方を選択して、第１キャパシタの第２端子に接続する第１スイッチと、上記入力端子と同極性の上記演算増幅器の出力端子、および、上記信号入力端子の一方を選択して、第２キャパシタの第２端子に接続する第２スイッチとを備えていることを特徴としている。
【００２６】
上記構成において、第１および第２スイッチが信号入力端子を選択している間、第１および第２キャパシタには、信号入力端子の電圧（入力信号）と演算増幅器の入力端子の電圧との差に応じた電荷が蓄積されている。
【００２７】
この状態で、第１および第２スイッチが切り換えられると、演算増幅器の出力端子から第１キャパシタを介して演算増幅器の入力端子への負帰還路と、上記出力端子とは逆極性の出力端子から第２キャパシタを介して演算増幅器の入力端子への正帰還路とが形成される。
【００２８】
ここで、上記第１および第２スイッチが信号入力端子を選択している状態から、上記両帰還路が形成された状態へ変化する際、第１および第２キャパシタの第１または第２スイッチ側の端子（第２端子）の電位は、互いに反対方向に変化する。
【００２９】
したがって、第１および第２キャパシタの静電容量をＣａ、Ｃｘ、信号入力端子の電圧をＶｉ、演算増幅器の両出力端子の電圧を、それぞれＶｃ−Ｖｏ、Ｖｃ＋Ｖｏとすると、スイッチトキャパシタ増幅器のゲインは、（Ｃａ＋Ｃｘ）／（Ｃａ−Ｃｘ）となる。
【００３０】
この結果、従来技術のように、ゲインがＣｓ／Ｃｆで決定される構成とは異なり、スイッチトキャパシタ増幅器のゲインを大きな値に設定する必要がある場合であっても、両キャパシタの静電容量の比を大きく設定する必要がない。したがって、製造時にプロセスバラツキが発生したとしても、ゲインのバラツキを抑制可能なスイッチトキャパシタ増幅器を実現できる。
【００３１】
また、上記入力信号は、差動信号でなく１つの電圧レベルによって伝えられていてもよいが、入力信号が差動信号の場合は、上記信号入力端子として、差動入力信号の一方が入力される第１入力端子と、他方が入力される第２入力端子とが設けられており、上記両スイッチおよび上記両キャパシタの組は、上記信号入力端子としての第１入力端子および上記演算増幅器の入力端子としての反転入力端子の組み合わせと、上記信号入力端子としての第２入力端子および上記演算増幅器の入力端子としての非反転入力端子との組み合わせとに対応して、それぞれ設けられていることが望ましい。
【００３２】
当該構成では、上記第１および第２スイッチ、並びに、第１および第２キャパシタが２組設けられている。この場合、演算増幅器の反転出力端子からは、第１キャパシタを介して非反転入力端子への負帰還路と、第２キャパシタを介して反転入力端子への正帰還路との双方が形成される。同様に、演算増幅器の非反転出力端子からは、第１キャパシタを介して反転入力端子への負帰還路と、第２キャパシタを介して非反転入力端子への正帰還路との双方が形成される。
【００３３】
したがって、演算増幅器のフィードバックファクタは、（Ｃａ−Ｃｘ）／（Ｃａ＋Ｃｘ）となる。この結果、Ｃｓ／Ｃｆでゲインが決定され、フィードバックファクタが、Ｃｓ＝Ｃａ＋Ｃｘ、Ｃｆ＝Ｃａ−Ｃｘとしたとき、１／２×（１−Ｃｘ／Ｃａ）となる従来技術の構成に比べて、ゲインが互いに同じ場合、フィードバックファクタを増大させることができる。これにより、高速動作可能なスイッチトキャパシタ増幅器を実現できる。
【００３４】
また、上記構成に加えて、上記信号入力端子は、複数の入力信号のそれぞれに対応して、複数設けられており、当該各信号入力端子のそれぞれに対応して、上記両スイッチおよび上記両キャパシタの組が設けられていてもよい。これにより、スイッチトキャパシタ増幅器は、上記差動出力として、各入力信号を積和演算した結果を出力できる。
【００３５】
さらに、上記構成に加えて、上記演算増幅器の入力端子に第１端子が接続された第３キャパシタと、当該第３キャパシタの第２端子に、上記第１および第２キャパシタへ入力される入力信号とは別の入力信号が入力される信号入力端子を接続するか、あるいは、予め定められた基準電位を印加するかを選択する第３スイッチとを備えていてもよい。
【００３６】
当該構成であっても、第１ないし第３スイッチの切り換え前後で、第１の接続点の電荷が保存されているので、スイッチトキャパシタ増幅器は、上記差動出力として、各入力信号を積和演算した結果を出力できる。
【００３７】
また、この場合でも、ゲインは、第１ないし第３キャパシタの各静電容量値を、第１および第２キャパシタの差で割った値の合計になり、静電容量比を増大させることなく、ゲインを増大させることができる。この結果、製造時にプロセスバラツキが発生したとしても、ゲインのバラツキを抑制可能なスイッチトキャパシタ増幅器を実現できる。
【００３８】
さらに、上記構成に加えて、上記第１および第２キャパシタの少なくなくとも一方は、可変容量キャパシタであってもよい。また、上記第１キャパシタおよび第２キャパシタの少なくとも一方は、キャパシタアレイであって、当該キャパシタアレイは、複数のキャパシタと、当該各キャパシタの接続を切り換えて、当該キャパシタアレイの静電容量値を変更するスイッチとを備えていてもよい。
【００３９】
これらの構成によれば、第１および第２キャパシタの少なくとも一方の静電容量値を変更できる。これにより、ゲインを調整可能なスイッチトキャパシタ増幅器を実現できる。
【００４０】
また、上記サンプリングフェーズに上記第１および第２キャパシタの各第２端子へ互いに同一の電圧を印加する構成、または、第１および第２スイッチを有する構成に加えて、上記第１および第２キャパシタの少なくとも一方は、制御信号に対して、静電容量値を線形に変更可能なキャパシタであってもよい。
【００４１】
上記構成では、ゲインが（Ｃａ＋Ｃｘ）／（Ｃａ−Ｃｘ）となり、両者の少なくとも一方が静電容量値を線形に変更可能なので、デシベル−リニア可変ゲインのスイッチトキャパシタ増幅器を実現できる。
【００４２】
一方、本発明に係る電荷結合素子用アナログインターフェース回路は、電荷結合素子から入力されるアナログ信号を相関ダブルサンプリングする相関ダブルサンプリング回路と、当該相関ダブルサンプリング回路の出力信号を増幅する増幅回路と、当該増幅回路の出力をデジタル値に変換して出力するアナログ−デジタル変換器と、当該アナログ−デジタル変換器の出力信号を、黒レベル補正信号で補正すると共にアナログ信号に変換して、上記増幅回路の入力にフィードバックするデジタル−アナログ変換器とを有する電荷結合素子用アナログインターフェース回路であって、上記課題を解決するために、上記増幅回路は、上述のいずれかの構成のスイッチトキャパシタ増幅器であることを特徴としている。
【００４３】
上記構成では、相関ダブルサンプリング回路によって、電荷結合素子から入力されるアナログ信号の低周波ノイズが除去される。さらに、相関ダブルサンプリング回路の出力は、上記増幅回路で増幅された後、デジタル値に変換して出力される。当該デジタル信号は、黒レベル補正信号で補正されると共に、アナログ信号に変換されて、増幅回路の入力にフィードバックされる。ここで、上記増幅回路は、静電容量比を余り増大させずにゲインを向上できるので、プロセスバラツキに起因するゲインのバラツキを抑制できる。この結果、ゲインを大きく設定する場合であっても、静電容量比を増大させることなく、高精度なデジタル信号を出力可能な電荷結合素子用アナログインターフェース回路を実現できる。
【００４４】
【発明の実施の形態】
〔第１の実施形態〕
本発明の一実施形態について図１に基づいて説明すると以下の通りである。すなわち、本実施形態に係るスイッチトキャパシタ増幅回路（スイッチトキャパシタ増幅器）１は、信号入力端子としての差動入力端子Ｔ１ｐ・Ｔ１ｍに入力された差動入力信号Ｖ１（＝Ｖ１ｐ−Ｖ１ｍ）を予め設定されたゲインＧで増幅し、増幅結果を、差動出力端子Ｔｏｐ・Ｔｏｍから、差動出力信号Ｖｏ（＝Ｖｏｐ−Ｖｏｍ）として出力する回路であって、例えば、ＣＣＤイメージセンサのアナログインターフェースなど、プロセスバラツキの影響を抑えたまま、高速に動作することが求められる用途に好適に使用されている。
【００４５】
上記スイッチトキャパシタ増幅回路１は、差動入出力の演算増幅器２を備えている。当該演算増幅器２の反転出力端子および非反転出力端子は、上記差動出力端子ＴｏｐおよびＴｏｍに、それぞれ接続されており、両者間には、出力リセットスイッチ３が設けられている。さらに、演算増幅器２の反転入力端子および非反転入力端子には、入力リセットスイッチ４ｐ・４ｍを、それぞれ介して、予め定める基準電位を印加することができる。なお、図１は、基準電位が接地レベルの場合を例示しており、両入力リセットスイッチ４ｐ・４ｍの一端は、それぞれ接地されている。
【００４６】
また、演算増幅器２の非反転出力端子は、負帰還路を形成するための負帰還用スイッチ５ｐおよび負帰還用キャパシタ６ｐを介して、演算増幅器２の反転入力端子に接続されている。当該負帰還用スイッチ５ｐは、２入力１出力のスイッチであって、上記差動入力端子（第１入力端子）Ｔ１ｐおよび演算増幅器２の非反転出力端子の一方を選択して、負帰還用キャパシタ６ｐの負帰還用スイッチ５ｐ側の端子に接続できる。同様に、演算増幅器２の反転出力端子は、負帰還用スイッチ５ｍおよび負帰還用キャパシタ６ｍを介して、演算増幅器２の非反転入力端子に接続されている。当該負帰還用スイッチ５ｍは、差動入力端子（第２入力端子）Ｔ１ｍおよび演算増幅器２の反転出力端子の一方を選択して、負帰還用キャパシタ６ｍに接続できる。
【００４７】
さらに、本実施形態に係るスイッチトキャパシタ増幅回路１には、正帰還路を形成するために、正帰還用スイッチ１１ｐ・１１ｍ、並びに、正帰還用キャパシタ１２ｐ・１２ｍが設けられている。
【００４８】
具体的には、演算増幅器２の反転出力端子は、正帰還用スイッチ１１ｐおよび正帰還用キャパシタ１２ｐを介して、演算増幅器２の反転入力端子に接続されている。上記正帰還用スイッチ１１ｐも２入力１出力のスイッチであって、差動入力端子Ｔ１ｐと反転出力端子との一方を選択して、正帰還用キャパシタ１２ｐの正帰還用スイッチ１１ｐ側端子に接続できる。同様に、演算増幅器２の非反転出力端子は、正帰還用スイッチ１１ｍおよび正帰還用キャパシタ１２ｍを介して、演算増幅器２の非反転入力端子に接続されている。また、正帰還用スイッチ１１ｍは、差動入力端子Ｔ１ｍと非反転出力端子との一方を選択して、正帰還用キャパシタ１２ｍに接続できる。
【００４９】
なお、本実施形態では、負帰還用スイッチ５ｐ・５ｍが特許請求の範囲に記載の第１スイッチに対応し、負帰還用キャパシタ６ｐ・６ｍが第１キャパシタに対応している。同様に、正帰還用スイッチ１１ｐ・１１ｍが第２スイッチに対応し、正帰還用キャパシタ１２ｐ・１２ｍが第２キャパシタに対応している。また、演算増幅器２および上記各スイッチが制御手段に対応する。
【００５０】
上記構成において、差動入力信号Ｖ１のサンプリングを行うサンプリングフェーズでは、入力リセットスイッチ４ｐ・４ｍが導通する。これにより、演算増幅器２の反転および非反転入力端子のノードに蓄積された電荷が放出され、反転および非反転入力端子は、予め定める基準電圧（図１の例では、接地レベル）にリセットされる。また、サンプリングフェーズでは、出力リセットスイッチ３の導通によって、演算増幅器２の非反転出力端子および反転出力端子が短絡され、差動出力電圧Ｖｏ（＝Ｖｏｐ−Ｖｏｍ）がリセットされる。
【００５１】
さらに、上記サンプリングフェーズでは、反転入力側の部材、すなわち、負帰還用および正帰還用スイッチ５ｐ・１１ｐが、差動入力端子Ｔ１ｐを選択し、非反転入力側の部材、すなわち、負帰還および正帰還用スイッチ５ｍ・１１ｍが、差動入力端子Ｔ１ｍを選択する。ここで、サンプリングフェーズでは、両キャパシタ６ｐ・１２ｐの一端は、入力リセットスイッチ４ｐの導通によって上記基準電圧に保たれている。したがって、各キャパシタ６ｐ・１２ｐには、差動入力電圧Ｖ１ｐに応じた電荷が蓄積される。同様に、両キャパシタ６ｍ・１２ｍの一端が基準電圧に保たれているので、各キャパシタ６ｍ・１２ｍには、差動入力電圧Ｖ１ｍに応じた電荷が蓄積される。なお、図１では、サンプリングフェーズにおける各スイッチの状態を描画している。
【００５２】
一方、入力信号の増幅を行うホールドフェーズになると、入力リセットスイッチ４ｐ・４ｍが遮断される。これにより、演算増幅器２の反転入力端子のノードの電荷、並びに、非反転入力端子のノードの電荷が、それぞれ保存される。この状態では、入力リセットスイッチ４ｐが遮断されているので、負帰還用キャパシタ６ｐと正帰還用キャパシタ１２ｐとの間では、電荷の合計が保存される。また、入力リセットスイッチ４ｍが遮断されているので、負帰還用キャパシタ６ｍと正帰還用キャパシタ１２ｍとの間でも、電荷の合計が保存される。
【００５３】
さらに、ホールドフェーズでは、入力リセットスイッチ４ｐ・４ｍが遮断された状態で、出力リセットスイッチ３が遮断されると共に、負帰還用スイッチ５ｐ・５ｍ、並びに、正帰還用スイッチ１１ｐ・１１ｍが切り換えられる。
【００５４】
具体的には、負帰還用スイッチ５ｐが演算増幅器２の非反転出力端子に接続され、負帰還用スイッチ５ｍが演算増幅器２の反転出力端子に接続される。これにより、負帰還用キャパシタ６ｐおよび６ｍは、演算増幅器２へ負帰還を与えることができる。
【００５５】
一方、上記切り換えによって、正帰還用スイッチ１１ｐは、演算増幅器２の反転出力端子に接続され、正帰還用スイッチ１１ｍが演算増幅器２の非反転出力端子に接続される。これにより、正帰還用キャパシタ１２ｐ・１２ｍは、演算増幅器２に正帰還を与えることができる。
【００５６】
ここで、入力リセットスイッチ４ｐの遮断によって、負帰還用および正帰還用スイッチ５ｐ・１１ｐの切り換えの前後で、演算増幅器２の反転入力端子のノードの電荷が保存されている。同様に、入力リセットスイッチ４ｍの遮断によって、負帰還用および正帰還用スイッチ５ｍ・１１ｍの切り換えの前後で、演算増幅器２の非反転入力端子のノードの電荷も保存されている。
【００５７】
したがって、負帰還用キャパシタ６ｐ・６ｍの静電容量を、それぞれ、Ｃａ〔Ｆ〕、正帰還用キャパシタ１２ｐ・１２ｍの静電容量を、それぞれ、Ｃｘ＝Ｃａ・ｘ〔Ｆ〕とすると、以下の式（５）に示すように、
となる。
【００５８】
したがって、スイッチトキャパシタ増幅回路１のゲインＧは、以下の式（６）に示すように、
となる。
【００５９】
ここで、本実施形態に係るスイッチトキャパシタ増幅回路１では、Ｃａ＞Ｃｘに設定されているので、スイッチトキャパシタ増幅回路１における静電容量比Ｃｍａｘ／Ｃｍｉｎ（最大静電容量／最小静電容量）は、以下の式（７）に示すように、
となる。
【００６０】
したがって、図５に示す従来のスイッチトキャパシタ増幅回路１０１の構成、すなわち、静電容量比Ｃｍａｘ／Ｃｍｉｎ＝Ｃｓ／Ｃｆ＝Ｇになる構成とは異なり、ゲインＧが大きくなっても、静電容量比Ｃｍａｘ／Ｃｍｉｎが大きくならない。
【００６１】
この結果、大きなゲインＧを必要とする場合であっても、プロセスバラツキに起因するゲインＧのバラツキが発生せず、スイッチトキャパシタ増幅回路１の演算精度を高いレベルに保つことができる。
【００６２】
加えて、大きなゲインＧを必要とする場合であっても、静電容量比Ｃｍａｘ／Ｃｍｉｎが大きくならないので、コンパクトなレイアウトが可能になる。さらに、上記従来のスイッチトキャパシタ増幅回路１０１では、各キャパシタの静電容量値の合計が、２・（Ｃｓ＋Ｃｆ）であり、ゲインが同じになるように、Ｃｓ＝Ｃａ＋Ｃｘ、Ｃｆ＝Ｃａ−Ｃｘとしたとき、４・Ｃａとなるのに対して、本実施形態に係るスイッチトキャパシタ増幅回路１では、各キャパシタの静電容量値の合計が、２・（Ｃａ＋Ｃｘ）である。したがって、本実施形態のように、０≦ｘ＜１に設定されている場合、スイッチトキャパシタ増幅回路１の方が、スイッチトキャパシタ増幅回路１０１に比べて、回路に必要な静電容量値の合計を小さくすることができる。この結果、集積した場合に、より回路面積の小さなスイッチトキャパシタ増幅回路１を実現できる。
【００６３】
また、スイッチトキャパシタ増幅回路１のフィードバックファクタβは、以下の式（８）に示すように、
β＝（１−ｘ）／（１＋ｘ） …（８）
となる。ここで、本実施形態に係るスイッチトキャパシタ増幅回路１では、Ｃａ＞Ｃｘ、すなわち、０≦ｘ＜１に設定されている。
【００６４】
したがって、従来のスイッチトキャパシタ増幅回路１０１の構成、すなわち、Ｃｓ／Ｃｆでゲインが決定され、フィードバックファクタが、Ｃｓ＝Ｃａ＋Ｃｘ、Ｃｆ＝Ｃａ−Ｃｘとしたとき、１／２×（１−Ｃｘ／Ｃａ）となる構成と比較して、本実施形態に係るスイッチトキャパシタ増幅回路１は、ゲインが互いに同じ場合、より大きなフィードバックファクタβを確保でき、より高速に動作できる。
【００６５】
一方、上記従来のスイッチトキャパシタ増幅回路１０１では、入力リセットスイッチ１０４ｐ・１０４ｍによって出力電圧（Ｖｏｐ−Ｖｏｍ）に現れるノイズ（ｋＴＣノイズ）Ｖαは、本実施形態の構成とゲインが同じになるように、Ｃｓ＝Ｃａ＋Ｃｘ、Ｃｆ＝Ｃａ−Ｃｘとしたとき、以下の式（９）に示すように、
Ｖα２ ＝２×（２・Ｃａ・ｋ・Ｔ）／（Ｃａ−Ｃｘ）２ …（９）
となるのに対して、本実施形態に係るスイッチトキャパシタ増幅回路１では、入力リセットスイッチ４ｐ・４ｍによって出力電圧（Ｖｏｐ−Ｖｏｍ）に現れるノイズ（ｋＴＣノイズ）Ｖαは、以下の式（１０）に示すように、
Ｖα２ ＝２・（Ｃａ＋Ｃｘ）・ｋ・Ｔ／（Ｃａ−Ｃｘ）２ …（１０）
となる。なお、上記式（９）および式（１０）において、ｋは、ボルツマン定数、Ｔは、絶対温度である。また、各式の右辺冒頭の２・は、それぞれ２つのスイッチ（１０４ｐ・１０４ｍ、あるいは、４ｐ・４ｍ）からの影響を示している。
【００６６】
この結果、ゲインが同程度の従来のスイッチトキャパシタ増幅回路１０１よりも、スイッチトキャパシタ増幅回路１のｋＴＣノイズは、小さくなる。したがって、従来のスイッチトキャパシタ増幅回路１０１と比較して、より小さな静電容量のキャパシタを使って、同程度のｋＴＣノイズのスイッチトキャパシタ増幅回路１を実現できる。
【００６７】
〔第２の実施形態〕
上記第１の実施形態では、１組の差動入力信号Ｖ１（＝Ｖ１ｐ−Ｖ１ｍ）を増幅するスイッチトキャパシタ増幅回路１について説明したが、本実施形態では、複数組（例えば、３組）の差動入力信号Ｖ１〜Ｖ３を積和演算する構成について、図２を参照しながら説明する。
【００６８】
すなわち、本実施形態に係るスイッチトキャパシタ増幅回路１ａでは、図１に示すスイッチトキャパシタ増幅回路１の構成に加えて、差動入力端子Ｔ２ｐ・Ｔ２ｍに入力された差動入力信号Ｖ２（＝Ｖ２ｐ−Ｖ２ｍ）を加算かつ増幅するために、図１に示す各部材５ｐ・６ｐ・１１ｐ・１２ｐ・５ｍ・６ｍ・１１ｍ・１２ｍと同様に接続された部材２１ｐ・２２ｐ・２３ｐ・２４ｐ・２１ｍ・２２ｍ・２３ｍ・２４ｍを備えている。ただし、これらの部材は、差動入力信号Ｖ２を加算かつ増幅するので、負帰還用および正帰還用スイッチ２１ｐ・２３ｐは、差動入力端子Ｔ１ｐではなく、差動入力端子Ｔ２ｐに接続されており、負帰還用および正帰還用スイッチ２１ｍ・２３ｍは、差動入力端子Ｔ１ｍではなく、差動入力端子Ｔ２ｍに接続されている。
【００６９】
さらに、上記スイッチトキャパシタ増幅回路１ａには、差動入力端子Ｔ３ｐ・Ｔ３ｍに入力された差動入力信号Ｖ３（＝Ｖ３ｐ−Ｖ３ｍ）を加算かつ増幅するために、入力キャパシタ（第３キャパシタ）３１ｐ・３１ｍ、および、入力スイッチ（第３スイッチ）３２ｐ・３２ｍを備えている。
【００７０】
上記入力スイッチ３２ｐは、２入力１出力のスイッチであって、差動入力端子Ｔ３ｐからの差動入力電圧Ｖ３ｐと、予め定められた基準電圧（図２の例では、接地レベル）との一方を選択して、入力キャパシタ３１ｐの一端に入力できる。また、入力キャパシタ３１ｐの他端は、演算増幅器２の反転入力端子に接続されている。同様に、入力スイッチ３２ｍは、差動入力電圧Ｖ３ｍと基準電圧との一方を選択して、入力キャパシタ３１ｍの一端に入力できると共に、入力キャパシタ３１ｍの他端は、演算増幅器２の反転入力端子に接続されている。なお、図２でも、図１と同様にサンプリングフェーズにおけるスイッチの状態が図示されている。
【００７１】
上記構成では、サンプリングフェーズにおいて、図１に示すスイッチトキャパシタ増幅回路１と同様に、出力リセットスイッチ３および入力リセットスイッチ４ｐ・４ｍが導通して、差動出力電圧Ｖｏ（＝Ｖｏｐ−Ｖｏｍ）がリセットされると共に、演算増幅器２の反転入力端子および非反転入力端子が所望の電圧（図２の例では、接地レベル）にリセットされる。
【００７２】
また、スイッチトキャパシタ増幅回路１と略同様に、各スイッチ５ｐ・５ｍ・１１ｐ・１１ｍ・２１ｐ・２１ｍ・２３ｐ・２３ｍは、それぞれに対応する入力端子Ｔ１ｐ、Ｔ１ｍ、Ｔ２ｐまたはＴ２ｍ側を選択している。これにより、負帰還用および正帰還用キャパシタ６ｐ・１２ｐには、差動入力電圧Ｖ１ｐに応じた電荷が蓄積され、負帰還用および正帰還用キャパシタ６ｍ・１２ｍには、差動入力電圧Ｖ１ｍに応じた電荷が蓄積される。また、負帰還用および正帰還用キャパシタ２２ｐ・２４ｐには、差動入力電圧Ｖ２ｐに応じた電荷が蓄積され、負帰還用および正帰還用キャパシタ２２ｍ・２４ｍには、差動入力電圧Ｖ２ｍに応じた電荷が蓄積される。
【００７３】
さらに、サンプリングフェーズでは、入力スイッチ３２ｐ・３２ｍが、それぞれに対応する入力端子Ｔ３ｐまたはＴ３ｍを選択している。これにより、入力キャパシタ３１ｐには、差動入力電圧Ｖ３ｐに応じた電荷が蓄積され、入力キャパシタ３１ｍには、差動入力電圧Ｖ３ｍに応じた電荷が蓄積される。
【００７４】
上記サンプリングフェーズが終了して、ホールドフェーズになると、入力リセットスイッチ４ｐ・４ｍが遮断され、演算増幅器２の反転および非反転入力端子の電荷が保存される。この状態では、キャパシタ６ｐ・１２ｐ・２２ｐ・２４ｐ・３１ｐの間で電荷の合計が保存されると共に、キャパシタ６ｍ・１２ｍ・２２ｍ・２４ｍ・３１ｍの間で電荷の合計が保存される。
【００７５】
さらに、入力リセットスイッチ４ｐ・４ｍが遮断された状態で、出力リセットスイッチ３が遮断されると共に、各スイッチ５ｐ・１１ｐ・２１ｐ・２３ｐ・３２ｐ・５ｍ・１１ｍ・２１ｍ・２３ｍ・３２ｍが切り換えられる。ここで、当該各スイッチの切り換え時において、演算増幅器２の反転および非反転入力端子の電荷は、それぞれ保存されているので、切り換え後の差動出力信号Ｖｏ（Ｖｏｐ−Ｖｏｍ）は、以下の式（１１）に示すように、
となる。なお、上式（１１）において、Ｃａ１〔Ｆ〕は、負帰還用キャパシタ６ｐ・６ｍの静電容量であり、Ｃｘ１〔Ｆ〕は、正帰還用キャパシタ１２ｐ・１２ｍの静電容量である。また、Ｃａ２〔Ｆ〕は、負帰還用キャパシタ２２ｐ・２２ｍの静電容量、Ｃｘ２〔Ｆ〕は、正帰還用キャパシタ２４ｐ・２４ｍの静電容量であり、Ｃｓ〔Ｆ〕は、入力キャパシタ３１ｐ・３１ｍの静電容量である。
【００７６】
この結果、複数組（例えば、３組）の差動入力信号Ｖ１〜Ｖ３を加算かつ増幅可能なスイッチトキャパシタ増幅回路１ａを実現できる。
【００７７】
この場合であっても、負帰還用キャパシタ６ｐ・６ｍ・２２ｐ・２２ｍだけではなく、正帰還用キャパシタ１２ｐ・１２ｍ・２４ｐ・２４ｍが設けられているので、上記式（１１）において、ゲインＧ１〜Ｇ３の分母は、（Ｃａ１＋Ｃａ２−Ｃｘ１−Ｃｘ２）となる。したがって、従来のスイッチトキャパシタ増幅回路１０１において、入力キャパシタ１０７ｐ・１０７ｍを、差動入力信号Ｖ１〜Ｖ３に対応して複数組設けた場合と比較すると、スイッチトキャパシタ増幅回路１ａは、スイッチトキャパシタ増幅回路１０１と同じゲインＧ１〜Ｇ３であるにも拘わらず、静電容量比Ｃｍａｘ／Ｃｍｉｎを抑えることができる。
【００７８】
したがって、大きなゲインＧを必要とする場合であっても、回路に必要な静電容量値の合計を低減できると共に、プロセスバラツキに起因するゲインＧのバラツキを抑えることができる。この結果、スイッチトキャパシタ増幅回路１ａの演算精度を高いレベルに保つことができる。
【００７９】
また、第１の実施形態と同様に、ゲインが同程度の従来のスイッチトキャパシタ増幅回路１０１よりも、スイッチトキャパシタ増幅回路１ａのフィードバックファクタβを増大させることができると共に、ｋＴＣノイズを削減できる。
【００８０】
なお、上記では、差動入力信号が３組の場合を例にして説明したが、当然ながら、差動入力信号の数は、任意に設定できる。この場合、差動入力信号の増減に伴なって、部材２１ｐ〜２４ｐ・２１ｍ〜２４ｍと、部材３１ｐ・３２ｐ・３１ｍ・３２ｍとのうち、いずれか一方を増減すれば、同様の効果が得られる。
【００８１】
〔第３の実施形態〕
ところで、上記では、各キャパシタ６ｐ・６ｍ・１２ｐ・１２ｍ・２２ｐ・２２ｍ・２４ｐ・２４ｍ・３１ｐ・３１ｍが単一のキャパシタの場合を例にして説明したが、これに限るものではない。互いに並列または直列に接続された複数のキャパシタで実現したり、当該複数のキャパシタを、さらに、並列あるいは直列に接続するなど、複数のキャパシタで実現してもよい。また、上記では、各キャパシタ６ｐ…の静電容量値が固定の場合を例にして説明したが、それぞれを、可変容量キャパシタで実現したり、それぞれを複数のキャパシタで実現して、当該複数のキャパシタ間の接続をスイッチで切り換えるなどして、各キャパシタ６ｐ…の静電容量値を変更可能に構成してもよい。
【００８２】
以下では、静電容量値を変更可能な構成の好適な例として、演算増幅器２の入出力端子から見たときの静電容量値に拘わらず、差動入力端子Ｔ１ｐ・Ｔ１ｍ…から見たときの静電容量値を一定に保つことができるスイッチトキャパシタラダーについて説明する。なお、当該キャパシタアレイは、スイッチトキャパシタ増幅回路１・１ａのキャパシタ６ｐ…のいずれにも適用できるが、以下では、スイッチトキャパシタ増幅回路１の正帰還用キャパシタ１２ｐ・１２ｍとして用いる場合について説明する。
【００８３】
すなわち、本実施形態に係る正帰還用キャパシタ１２ｐは、図３に示すように、正帰還用スイッチ１１ｐ側の端子Ｔ１１に、それぞれの一端（第１端子）が接続された複数（図の例では、７個）のキャパシタＣ１１〜Ｃ１７を備えている。各キャパシタＣ１１〜Ｃ１７の他端（第２端子）は、それぞれに対応するスイッチＳＷ１１〜ＳＷ１７を介して、入力リセットスイッチ４ｐ側の端子Ｔ１２に接続されている。上記スイッチＳＷ１１〜ＳＷ１７は、それぞれ１入力２出力のスイッチであって、それぞれに対応するキャパシタＣ１１〜Ｃ１７の第２端子へ、上記端子Ｔ１２を接続するか、当該第２端子へ所定の基準電圧（図の例では、接地レベル）を印加するかを選択できる。なお、当該基準電圧は、入力リセットスイッチ４ｐに印加される基準電圧と同一である。
【００８４】
さらに、上記正帰還用キャパシタ１２ｐには、キャパシタＣ２０およびスイッチＳＷ２０が設けられている。当該キャパシタＣ２０の一端は、上記端子Ｔ１１に接続されていると共に、他端には、上記スイッチＳＷ２０を介して、所定の基準電圧（図の例では、接地レベル）を印加できる。
【００８５】
また、上記キャパシタＣ２０のスイッチＳＷ２０側の端部には、上記キャパシタＣ１１〜Ｃ１７およびスイッチＳＷ１１〜ＳＷ１７と同様に接続されたキャパシタＣ３１〜Ｃ３７およびスイッチＳＷ３１〜ＳＷ３７が設けられている。ただし、キャパシタＣ３１〜Ｃ３７の第１端子は、端子Ｔ１１ではなく、キャパシタＣ２０のスイッチＳＷ２０側端部に接続されている。
【００８６】
さらに、本実施形態では、正帰還用キャパシタ１２ｍも正帰還用キャパシタ１２ｐと同様に、キャパシタＣ１１〜Ｃ３７およびスイッチＳＷ１１〜ＳＷ３７を有するスイッチトキャパシタラダーによって実現されている。
【００８７】
また、図３では、図１および図２と同様に、スイッチＳＷ２０・４ｐ・１１ｐは、サンプリングフェーズの状態を示している。なお、スイッチＳＷ１１〜ＳＷ３７は、正帰還用キャパシタ１２ｐ（１２ｍ）に設定すべき静電容量値に応じて切り換えられる。同図は、静電容量値を最大に設定する場合、すなわち、各スイッチＳＷ１１〜ＳＷ３７が全て端子Ｔ１２を選択する場合を例示している。
【００８８】
上記構成において、スイッチＳＷ２０は、サンプリングフェーズには導通し、キャパシタＣ２０のスイッチＳＷ２０側のノードはリセットされる。また、スイッチＳＷ２０は、ホールドフェーズには遮断され、キャパシタＣ２０のスイッチＳＷ２０側のノードの電荷が保存される。
【００８９】
ここで、サンプリングフェーズでは、入力リセットスイッチ４ｐ（４ｍ）が導通しており、正帰還用スイッチ１１ｐ（１１ｍ）が差動入力端子Ｔ１ｐ（Ｔ１ｍ）を選択している。したがって、スイッチＳＷ１１〜ＳＷ３７がいずれを選択する場合であっても、それぞれに対応するキャパシタＣ１１〜Ｃ３７の第２端部（スイッチ側の端部）は、互いに同じ基準電圧に保たれる。この結果、正帰還用スイッチ１１ｐ（１１ｍ）の静電容量値をいずれに設定する場合であっても、差動入力端子Ｔ１ｐ（Ｔ１ｍ）から見た静電容量値が変化しない。したがって、ドライバ回路、すなわち、スイッチトキャパシタ増幅回路１の前段に設けられ、差動入力信号Ｖ１を駆動するドライバ回路に必要な駆動能力は、静電容量値をいずれに設定する場合でも略同一になり、ドライバ回路を最適化しやすくなる。
【００９０】
一方、サンプリングフェーズが終了して、ホールドフェーズになると、上述したように、入力リセットスイッチ４ｐ・４ｍは、遮断され、正帰還用キャパシタ１２ｐと負帰還用キャパシタ６ｐとの間では、両者の電荷の合計が変化しないように電荷が移動すると共に、正帰還用キャパシタ１２ｍと負帰還用キャパシタ６ｍとの間では、両者の電荷の合計が変化しないように電荷が移動する。
【００９１】
ところが、上記構成の正帰還用キャパシタ１２ｐ（１２ｍ）では、キャパシタＣ１１〜Ｃ１７、および、キャパシタＣ３１〜Ｃ３７のうち、基準電圧側を選択しているスイッチに対応するキャパシタは、端子Ｔ１２に接続されていないため、電荷が移動しない。
【００９２】
この結果、ホールドフェーズにおいて、端子Ｔ１１およびＴ１２間の静電容量値Ｃは、各キャパシタＣ１１〜Ｃ１７、Ｃ２０およびＣ３１〜Ｃ３７の静電容量値をＣ１〔Ｆ〕とすると、上記各スイッチＳＷ１１〜ＳＷ１７およびスイッチＳＷ３１〜ＳＷ３７の切り換えによって変化し、０から６３／８×Ｃ１〔Ｆ〕までの範囲で、Ｃ１／８〔Ｆ〕ステップで変化する。より詳細には、本実施形態の場合、上記静電容量値Ｃは、スイッチＳＷ１１〜ＳＷ１７が端子Ｔ１２側に切り換えられる毎に、Ｃ１〔Ｆ〕ずつ増加し、スイッチＳＷ３１〜ＳＷ１７が端子Ｔ１２側に切り換えられる毎に、Ｃ１／８〔Ｆ〕ずつ増加する。
【００９３】
このように、上記構成では、各スイッチＳＷ１１〜ＳＷ１７、ＳＷ３１〜ＳＷ３７の切り換えによって、正帰還用キャパシタ１２ｐ・１２ｍの静電容量値Ｃを線形に変更できる。
【００９４】
ここで、上述の式（５）に示すように、スイッチトキャパシタ増幅回路１のゲインＧは、（１＋ｘ）／（１−ｘ）なので、以下の式（１２）に示すように、
Ｇ＝（１＋ｘ）／（１−ｘ）≒ｅｘｐ（２・ｘ） …（１２）
である。
【００９５】
したがって、正帰還用キャパシタ１２ｐ・１２ｍの静電容量値Ｃを線形に変更して、ｘ（＝Ｃｘ／Ｃａ）を線形に変更することによって、ゲインＧを指数関数的に変化させることができる。これにより、デシベルゲインを線形に変更可能なスイッチトキャパシタ増幅回路１を実現できる。
【００９６】
例えば、上記構成において、負帰還用キャパシタ６ｐ（６ｍ）の静電容量Ｃａを２４×Ｃ１に設定した場合、比率ｘ（＝Ｃｘ／Ｃａ）は、０〜６３／（２４・８）の範囲で変化する。したがって、ゲインＧは、０〜６ｄＢまで、近似的に６／６４ｄＢステップ、かつ、６ビットのゲイン設定が可能となる。
【００９７】
〔第４の実施形態〕
本実施形態では、第３の実施形態のスイッチトキャパシタ増幅回路１（１ａ）をＣＣＤイメージセンサのアナログインターフェース（電荷結合素子用アナログインターフェース回路）５１に適用した場合について、図４を参照しながら説明する。
【００９８】
すなわち、本実施形態に係るアナログインターフェース５１は、入力端子ＣＣＤＩＮへ入力される、アナログのＣＣＤ画像信号に対して、低周波ノイズの除去や黒レベルの補正などの処理を行うと共に、処理後のデジタル信号を出力端子ＣＣＤＯＵＴから出力できる。なお、上記入力端子ＣＣＤＩＮには、図示しないＣＣＤセンサが接続され、出力端子ＣＣＤＯＵＴには、図示しないデジタル回路が接続される。
【００９９】
上記アナログインターフェース５１には、キャパシタＣｉｎを介して上記入力端子ＣＣＤＩＮに接続され、キャパシタＣｒｅｆを介して基準電圧（この例では、接地レベル）が印加される相関ダブルサンプリング回路（ＣＤＳ回路）５２と、当該ＣＤＳ回路５２の出力から、後述のデジタル−アナログ変換器（ＤＡＣ）５７の出力を減算する減算器５３と、予め設定された増幅率で、減算器５３の出力を増幅するＰＧＡ（Ｐｒｏｇｒａｍａｂｌｅ Ｇａｉｎ Ａｍｐ）回路５４と、ＰＧＡ回路５４の出力信号をデジタル値に変換して上記出力端子ＣＣＤＯＵＴから出力するアナログ−デジタル変換器（ＡＤＣ）５５と、端子ＢＬＡＣＫ＿ＬＥＶＥＬを介して入力される黒レベル入力信号をＡＤＣ５５の出力値から減算する減算器５６と、減算器５６の出力信号をアナログ値に変換して上記減算器５３へ入力するＤＡＣ５７と、上記デジタル回路から出力されるデジタル制御信号ＣＯＮＴＲＯＬ＿ＧＡＩＮに基づいて、ＰＧＡ回路５４のゲインを制御するロジック回路５８とが設けられている。
【０１００】
また、入力端子ＣＣＤＩＮとＣＤＳ回路５２との間に設けられたキャパシタＣｉｎは、ＣＣＤ画像信号のレベルを変換している。さらに、予め定められた基準電圧が一端に印加され、他端がＣＤＳ回路５２に接続されたキャパシタＣｒｅｆは、上記キャパシタＣｉｎと静電容量が同じであり、ＣＣＤ画像信号のサンプリング時に混入するコモンモードノイズを低減するために用いられている。さらに、本実施形態では、ＣＤＳ回路５２のゲインを、０、６または１２ｄＢのいずれかに設定できる。また、本実施形態では、上記各部材５２〜５８を含むブロック５９は、上記デジタル回路と共に１チップに集積されている。
【０１０１】
ここで、ＣＣＤ画像信号では、フィードスルーに含まれるノイズと、信号期間中のＣＣＤ画像信号に含まれるノイズとは、互いに相関を持っている。したがって、上記ＣＤＳ回路５２が、ＣＣＤ画像信号のフィードスルーレベルをクランプした上で、ＣＣＤ画像信号が画素の信号レベルを示している信号期間におけるＣＣＤ画像信号をサンプルホールドすることによって、ＣＣＤ画像信号から低周波ノイズを除去できる。
【０１０２】
一方、上記ＰＧＡ回路５４は、第３の実施形態に係るスイッチトキャパシタ増幅回路１（１ａ）である。本実施形態に係るＰＧＡ回路５４は、図３に示すキャパシタＣ１１〜Ｃ３７やスイッチＳＷ１１〜ＳＷ３７の数や静電容量値の設定などによって、０から２４ｄＢまでの範囲で、０．０９４ｄＢステップでゲインを設定可能に構成されている。さらに、上記ロジック回路５８は、例えば、デジタル制御信号ＣＯＮＴＲＯＬ＿ＧＡＩＮに基づいて、図３に示すスイッチＳＷ１１〜ＳＷ１７、ＳＷ３１〜ＳＷ３７を制御するなどして、ＰＧＡ回路５４のゲインを、デジタル制御信号ＣＯＮＴＲＯＬ＿ＧＡＩＮが示す値に制御する。
【０１０３】
このように、本実施形態に係るアナログインターフェース５１では、ＰＧＡ回路５４として、高精度かつ高速動作可能な上述のスイッチトキャパシタ増幅回路１（１ａ）が使用されている。したがって、高速動作可能で、高精度なデジタル信号を出力可能なアナログインターフェース５１を実現できる
なお、上述の説明では、スイッチトキャパシタ増幅回路１（１ａ）をＣＣＤイメージセンサのアナログインターフェース５１に適用した場合について説明したが、これに限るものではない。上記構成のスイッチトキャパシタ増幅回路１（１ａ）は、静電容量比Ｃｍａｘ／Ｃｍｉｎを余り大きくすることなく、ゲインおよびフィードバックファクタを増大し、ｋＴＣノイズを削減できる。したがって、高いゲインおよび高速動作が要求され、しかも、精度向上および占有面積の低減が求められる用途に、特に好適に使用できる。
【０１０４】
【発明の効果】
本発明に係るスイッチトキャパシタ増幅器は、以上のように、第１の接続点に、それぞれの第１端子が接続された第１および第２キャパシタと、サンプリングフェーズには、上記各キャパシタへ入力信号に応じた電荷を蓄積させると共に、ホールドフェーズには、上記第１の接続点の電荷を維持したまま、上記第１および第２キャパシタの各第２端子の電位を、差動出力として、互いに反対方向に変化させる制御手段とを備えている構成である。
【０１０５】
それゆえ、スイッチトキャパシタ増幅器のゲインは、第１および第２キャパシタの静電容量値（ＣａおよびＣｘ）を（Ｃａ−Ｃｘ）で割った値の関数になり、スイッチトキャパシタ増幅器のゲインを大きな値に設定する必要がある場合であっても、両キャパシタの静電容量の比を大きく設定する必要がない。したがって、製造時にプロセスバラツキが発生したとしても、ゲインのバラツキを抑制可能なスイッチトキャパシタ増幅器を実現できるという効果を奏する。
【０１０６】
本発明に係るスイッチトキャパシタ増幅器は、以上のように、上記構成に加えて、上記制御手段は、サンプリングフェーズに、上記第１および第２キャパシタの各第２端子へ互いに同一の電圧を印加する構成である。それゆえ、スイッチトキャパシタ増幅器のゲインは、（Ｃａ＋Ｃｘ）／（Ｃａ−Ｃｘ）に設定できるという効果を奏する。
【０１０７】
本発明に係るスイッチトキャパシタ増幅器は、以上のように、上記構成に加えて、上記入力信号は、複数であり、上記第１および第２キャパシタの組は、上記入力信号のそれぞれに対応して設けられている構成である。それゆえ、スイッチトキャパシタ増幅器は、上記差動出力として、各入力信号を積和演算した結果を出力できるという効果を奏する。
【０１０８】
本発明に係るスイッチトキャパシタ増幅器は、以上のように、上記構成に加えて、上記第１の接続点に一端が接続された第３キャパシタを備え、上記制御手段は、上記ホールドフェーズには、上記第１の接続点の電荷を維持したまま、当該第３キャパシタの電位を、上記第１および第２キャパシタへ入力される入力信号とは別の入力信号に応じて変更する構成である。
【０１０９】
それゆえ、製造時にプロセスバラツキが発生したとしても、ゲインのバラツキを抑制可能で、複数の入力信号を積和演算した結果を出力可能なスイッチトキャパシタ増幅器を実現できるという効果を奏する。
【０１１０】
本発明に係るスイッチトキャパシタ増幅器は、以上のように、演算増幅器の入力端子に、それぞれの第１端子が接続された第１および第２キャパシタと、上記入力端子とは逆極性の上記演算増幅器の出力端子、および、入力信号が入力される信号入力端子の一方を選択して、第１キャパシタの第２端子に接続する第１スイッチと、上記入力端子と同極性の上記演算増幅器の出力端子、および、上記信号入力端子の一方を選択して、第２キャパシタの第２端子に接続する第２スイッチとを備えている構成である。
【０１１１】
それゆえ、第１および第２キャパシタの静電容量をＣａ、Ｃｘ、第１信号入力端子の電圧をＶｉ、演算増幅器の両出力端子の電圧を、それぞれ、Ｖｃ−Ｖｏ、Ｖｃ＋Ｖｏとすると、スイッチトキャパシタ増幅器のゲインは、（Ｃａ＋Ｃｘ）／（Ｃａ−Ｃｘ）となる。この結果、製造時にプロセスバラツキが発生したとしても、ゲインのバラツキを抑制可能なスイッチトキャパシタ増幅器を実現できるという効果を奏する。
【０１１２】
本発明に係るスイッチトキャパシタ増幅器は、以上のように、上記構成に加えて、上記信号入力端子として、差動の入力信号の一方が入力される第１入力端子と、他方が入力される第２入力端子とが設けられており、上記両スイッチおよび上記両キャパシタの組は、上記信号入力端子としての第１入力端子および上記演算増幅器の入力端子としての反転入力端子の組み合わせと、上記信号入力端子としての第２入力端子および上記演算増幅器の入力端子としての非反転入力端子との組み合わせとに対応して、それぞれ設けられている構成である。
【０１１３】
当該構成では、演算増幅器の反転出力端子からは、第１キャパシタを介して非反転入力端子への負帰還路と、第１キャパシタを介して反転入力端子への正帰還路との双方が形成される。同様に、演算増幅器の非反転出力端子からは、第２キャパシタを介して反転入力端子への負帰還路と、第２キャパシタを介して非反転入力端子への正帰還路との双方が形成される。
【０１１４】
したがって、演算増幅器のフィードバックファクタは、（Ｃａ−Ｃｘ）／（Ｃａ＋Ｃｘ）となる。この結果、Ｃｓ／Ｃｆでゲインが決定され、フィードバックファクタが、Ｃｓ＝Ｃａ＋Ｃｘ、Ｃｆ＝Ｃａ−Ｃｘとしたとき、１／２×（１−Ｃｘ／Ｃａ）となる従来技術の構成に比べて、ゲインが互いに同じ場合、フィードバックファクタを増大させることができる。これにより、高速動作可能なスイッチトキャパシタ増幅器を実現できるという効果を奏する。
【０１１５】
本発明に係るスイッチトキャパシタ増幅器は、以上のように、上記構成に加えて、上記信号入力端子は、複数の入力信号のそれぞれに対応して、複数設けられており、当該各信号入力端子のそれぞれに対応して、上記両スイッチおよび上記両キャパシタの組が設けられている構成である。それゆえ、スイッチトキャパシタ増幅器は、上記差動出力として、各入力信号を積和演算した結果を出力できるという効果を奏する。
【０１１６】
本発明に係るスイッチトキャパシタ増幅器は、以上のように、上記構成に加え、上記演算増幅器の入力端子に第１端子が接続された第３キャパシタと、当該第３キャパシタの第２端子に、上記第１および第２キャパシタへ入力される入力信号とは別の入力信号が入力される信号入力端子を接続するか、あるいは、予め定められた基準電位を印加するかを選択する第３スイッチとを備えている構成である。
【０１１７】
それゆえ、製造時にプロセスバラツキが発生したとしても、ゲインのバラツキを抑制可能で、複数の入力信号を積和演算した結果を出力可能なスイッチトキャパシタ増幅器を実現できるという効果を奏する。
【０１１８】
本発明に係るスイッチトキャパシタ増幅器は、以上のように、上記第１および第２キャパシタの少なくなくとも一方は、可変容量キャパシタである。また、本発明に係るスイッチトキャパシタ増幅器は、以上のように、上記第１キャパシタおよび第２キャパシタの少なくとも一方は、キャパシタアレイであって、当該キャパシタアレイは、複数のキャパシタと、当該各キャパシタの接続を切り換えて、当該キャパシタアレイの静電容量値を変更するスイッチとを備えている構成である。
【０１１９】
これらの構成によれば、第１および第２キャパシタの少なくとも一方の静電容量値を変更できる。これにより、ゲインを調整可能なスイッチトキャパシタ増幅器を実現できるという効果を奏する。
【０１２０】
本発明に係るスイッチトキャパシタ増幅器は、以上のように、上記サンプリングフェーズに上記第１および第２キャパシタの各第２端子へ互いに同一の電圧を印加する構成、または、第１および第２スイッチを有する構成に加えて、上記第１および第２キャパシタの少なくとも一方は、制御信号に対して、静電容量値を線形に変更可能なキャパシタである。
【０１２１】
上記構成では、ゲインが（Ｃａ＋Ｃｘ）／（Ｃａ−Ｃｘ）となり、両者の少なくとも一方が静電容量値を線形に変更可能なので、デシベル−リニア可変ゲインのスイッチトキャパシタ増幅器を実現できるという効果を奏する。
【０１２２】
本発明に係る電荷結合素子用アナログインターフェース回路は、以上のように、電荷結合素子から入力されるアナログ信号を相関ダブルサンプリングする相関ダブルサンプリング回路と、当該相関ダブルサンプリング回路の出力信号を増幅する増幅回路と、当該増幅回路の出力をデジタル値に変換して出力するアナログ−デジタル変換器と、当該アナログ−デジタル変換器の出力信号を、黒レベル補正信号で補正すると共にアナログ信号に変換して、上記増幅回路の入力にフィードバックするデジタル−アナログ変換器とを有する電荷結合素子用アナログインターフェース回路であって、上記増幅回路は、上述のいずれかの構成のスイッチトキャパシタ増幅器である。それゆえ、高精度なデジタル信号を出力可能な電荷結合素子用アナログインターフェース回路を実現できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施形態を示すものであり、スイッチトキャパシタ増幅器の要部構成を示す回路図である。
【図２】本発明の他の実施形態を示すものであり、スイッチトキャパシタ増幅器の要部構成を示す回路図である。
【図３】本発明のさらに他の実施形態を示すものであり、スイッチトキャパシタ増幅器の正帰還用キャパシタを示す回路図である。
【図４】本発明の他の実施形態を示すものであり、ＣＣＤイメージセンサのアナログインターフェースの要部構成を示すブロック図である。
【図５】従来技術を示すものであり、スイッチトキャパシタ増幅器の要部構成を示す回路図である。
【符号の説明】
１・１ａ スイッチトキャパシタ増幅回路（スイッチトキャパシタ増幅器）
２ 演算増幅器（制御手段）
５ｐ・５ｍ・２１ｐ・２１ｍ 負帰還用スイッチ（第１スイッチ、制御手段）
６ｐ・６ｍ・２２ｐ・２２ｍ 負帰還用キャパシタ（第１キャパシタ）
１１ｐ・１１ｍ・２３ｐ・２３ｍ 正帰還用スイッチ（第２スイッチ、制御手段）
１２ｐ・１２ｍ・２４ｐ・２４ｍ 正帰還用キャパシタ（第２キャパシタ）
３１ｐ・３１ｍ 入力キャパシタ（第３キャパシタ）
３２ｐ・３２ｍ 入力スイッチ（第３スイッチ）
Ｔ１ｐ〜Ｔ３ｐ 端子（信号入力端子、第１入力端子）
Ｔ１ｍ〜Ｔ３ｍ 端子（信号入力端子、第２入力端子）
Ｃ１１〜Ｃ３７ キャパシタ
ＳＷ１１〜ＳＷ３７ スイッチ
５１ アナログインターフェース（電荷結合素子用アナログインターフェース回路）
５２ 相関ダブルサンプリング回路
５４ ＰＧＡ回路（プログラマブル増幅器）
５５ アナログ−デジタル変換器
５７ デジタル−アナログ変換器
【発明の属する技術分野】
本発明は、スイッチトキャパシタ増幅器に関するものであり、特に、キャパシタの静電容量比を余り増加させることなく、ゲインを増大可能なスイッチトキャパシタ増幅器に関するものである。
【０００２】
【従来の技術】
例えば、 ２０００ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ， Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ， ｐｐ１９０−１９１ などに示すように、例えば、ＣＣＤ（ Ｃｈａｒｇｅ−Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）からＣＤＳ（ Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ ）回路を介して入力されたアナログ信号を増幅するＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｉｎ Ａｍｐｌｉｆｉｅｒ ）としてなど、従来から、スイッチトキャパシタ増幅器は、種々の用途に広く使用されている。
【０００３】
例えば、図５に示すスイッチトキャパシタ増幅回路１０１は、従来の一般的な差動入力・差動出力の回路であって、差動の入力信号Ｖｉとして入力される信号ＶｉｐおよびＶｉｍは、サンプリングフェーズにおいて、スイッチ１０８ｐおよび１０８ｍをそれぞれ介して、入力キャパシタ１０７ｐおよび１０７ｍへそれぞれ入力される。一方、サンプリングフェーズでは、入力リセットスイッチ１０４ｐおよび１０４ｍが導通しており、各入力キャパシタ１０７ｐ・１０７ｍの出力側の端部は接地されている。これにより、上記各入力キャパシタ１０７ｐ・１０７ｍには、信号ＶｉｐおよびＶｉｍのそれぞれに応じた電荷が蓄積されると共に、演算増幅器１０２の反転入力端子および非反転入力端子は、接地レベルにリセットされる。
【０００４】
なお、サンプリングフェーズでは、演算増幅器１０２の非反転出力端子および反転出力端子は、両端子間に設けられた出力リセットスイッチ１０３の導通によってリセットされている。また、一端が演算増幅器１０２の反転入力端子に接続された負帰還用キャパシタ１０６ｐの他端には、スイッチ１０５ｐを介して、基準電圧Ｖｒｅｆが印加されている。同様に、一端が非反転入力端子に接続された負帰還用キャパシタ１０６ｍの他端には、スイッチ１０５ｍを介して、基準電圧Ｖｒｅｆが印加されている。
【０００５】
サンプリングフェーズが終了して、ホールドフェーズになると、出力リセットスイッチ１０３、並びに、入力リセットスイッチ１０４ｐ・１０４ｍが遮断される。さらに、スイッチ１０８ｐ・１０８ｍが遮断されると共に、スイッチ１０９が入力キャパシタ１０７ｐ・１０７ｍのスイッチ１０８ｐ・１０８ｍ側端部を短絡する。また、スイッチ１０５ｐは、基準電圧Ｖｒｅｆを印加する代わりに、負帰還用キャパシタ１０６ｐを、演算増幅器１０２の非反転出力端子に接続する。同様に、スイッチ１０５ｍは、基準電圧Ｖｒｅｆを印加する代わりに、負帰還用キャパシタ１０６ｍを、演算増幅器１０２の反転出力端子に接続する。
【０００６】
ここで、スイッチ１０５ｐ・１０５ｍ、１０８ｐ、１０８ｍおよび１０９は、入力リセットスイッチ１０４ｐ・１０４ｍの遮断後に切り換えられるので、キャパシタ１０６ｐとキャパシタ１０７ｐとの間では、電荷の合計が保存されると共に、キャパシタ１０６ｍとキャパシタ１０７ｍとの間でも、電荷の合計が保存される。
【０００７】
これにより、スイッチトキャパシタ増幅回路１０１の出力電圧Ｖｏ（＝Ｖｏｐ−Ｖｏｍ）は、ホールドフェーズにおいて、以下の式（１）に示すように、
Ｖｏｐ−Ｖｏｍ＝Ｃｓ／Ｃｆ×（Ｖｉｐ−Ｖｉｍ） …（１）
になる。なお、上式（１）において、Ｃｓは、入力キャパシタ１０７ｐ・１０７ｍの静電容量〔Ｆ〕であり、Ｃｆは、負帰還用キャパシタ１０６ｐ・１０６ｍの静電容量〔Ｆ〕である。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、ゲインを大きく設定すると、プロセスバラツキに起因する増幅率のバラツキが大きくなるという問題を生ずる。
【０００９】
具体的には、上記従来のスイッチトキャパシタ増幅回路１０１のゲインＧは、式（１）から明らかなように、Ｃｓ／Ｃｆである。このように、上記スイッチトキャパシタ増幅回路１０１では、ゲインＧが、キャパシタ１０６ｐおよび１０６ｍとキャパシタ１０７ｐおよび１０７ｍとの静電容量比Ｃｍａｘ／Ｃｍｉｎ（＝Ｃｓ／Ｃｆ）と同一になるので、ゲインを大きくすると、静電容量比Ｃｍａｘ／Ｃｍｉｎが大きくなってしまう。この結果、ゲインを大きく設定しようとすると、一方のキャパシタに対して、他方のキャパシタの占有面積が大きくなり、プロセスバラツキの影響を受けやすくなってしまう。
【００１０】
さらに、上記構成では、Ｃｓ＝Ｃａ＋Ｃｘ、Ｃｆ＝Ｃａ−Ｃｘとすると、フィードバックファクタβが、以下の式（２）に示すように、
【００１１】
したがって、ゲインを大きく設定しようとして、静電容量比Ｃｍａｘ／Ｃｍｉｎを大きく設定すると、フィードバックファクタが小さくなり、スイッチトキャパシタ増幅回路１０１の動作速度が低下してしまう。
【００１２】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、ゲインを大きく設定する場合でも、容量比を低減可能なスイッチトキャパシタ増幅器を実現することにある。
【００１３】
【課題を解決するための手段】
本発明に係るスイッチトキャパシタ増幅器は、上記課題を解決するために、第１の接続点に、それぞれの第１端子が接続された第１および第２キャパシタと、サンプリングフェーズには、上記各キャパシタへ入力信号に応じた電荷を蓄積させると共に、ホールドフェーズには、上記第１の接続点の電荷を維持したまま、上記第１および第２キャパシタの各第２端子の電位を、差動出力として、互いに反対方向に変化させる制御手段とを備えていることを特徴としている。
【００１４】
上記構成の第１および第２キャパシタには、サンプリングフェーズに入力信号に応じた電荷が蓄積される。さらに、ホールドフェーズになると、制御手段は、第１の接続点の電荷を維持したまま、第１および第２キャパシタの端子のうち、第１の接続点とは反対側の第２端子の電位は、それぞれ反対方向に変化させる。
【００１５】
ここで、第１および第２キャパシタの各第２端子の電位が互いに反対方向に変化するとき、第１の接続点の電荷は維持されている。したがって、第１および第２キャパシタの静電容量を、それぞれＣａ〔Ｆ〕、Ｃｘ〔Ｆ〕、変化前の第１および第２キャパシタの第２端子の電位を、それぞれＶｉａ、Ｖｉｘ、変化後の第１および第２キャパシタの第２端子の電位を、それぞれＶｏａ、Ｖｏｘとすると、電荷保存側によって、以下の式（３）に示すように、
Ｖｏａ・Ｃａ＋Ｖｏｘ・Ｃｘ＝Ｖｉａ・Ｃａ＋Ｖｉｘ・Ｃｘ …（３）
となる。
【００１６】
ここで、ＶｏａとＶｏｘとは、差動出力なので、Ｖｏａ＝Ｖｃ＋Ｖｏ、Ｖｏｘ＝Ｖｃ−Ｖｏとすると、上記の式（３）は、以下の式（４）に示すように、
【００１７】
ここで、例えば、Ｖｃ＝０、Ｖｉａ＝Ｖｉｘ＝Ｖｉとすると、Ｖｏ＝（Ｃａ＋Ｃｘ）／（Ｃａ−Ｃｘ）・Ｖｉとなり、ゲインは、（Ｃａ＋Ｃｘ）／（Ｃａ−Ｃｘ）となる。また、ＶｉｘおよびＶｉａが異なる場合であっても、ゲインは、ＣａやＣｘを（Ｃａ−Ｃｘ）で割った値の関数になる。したがって、両キャパシタの静電容量の差を小さくすることで、スイッチトキャパシタ増幅器のゲインを増大させることができる。
【００１８】
この結果、従来技術のように、ゲインがＣｓ／Ｃｆで決定される構成とは異なり、スイッチトキャパシタ増幅器のゲインを大きな値に設定する必要がある場合であっても、両キャパシタの静電容量の比を大きく設定する必要がない。したがって、製造時にプロセスバラツキが発生したとしても、ゲインのバラツキを抑制可能なスイッチトキャパシタ増幅器を実現できる。
【００１９】
さらに、制御手段は、第１および第２キャパシタの各第２端子の電位を、反対方向に変化させるので、一方から吸収する電流を他方へ供給すれば、従来技術の構成、すなわち、演算増幅器の入出力間に、正帰還路を形成するキャパシタがなく、負帰還路を形成するキャパシタのみが設けられている構成よりも、少ない駆動電流で、各端子の電位を制御できる。この結果、消費電力が同じ場合、より高速に動作可能なスイッチトキャパシタ増幅器を実現できる。
【００２０】
また、上記制御手段は、サンプリングフェーズに、上記第１および第２キャパシタの各第２端子へ互いに同一の電圧を印加してもよい。この場合は、Ｖｉａ＝Ｖｉｘとなるので、スイッチトキャパシタ増幅器のゲインを、（Ｃａ＋Ｃｘ）／（Ｃａ−Ｃｘ）に設定できる。
【００２１】
上記構成に加えて、上記入力信号は、複数であり、上記第１および第２キャパシタの組は、上記入力信号のそれぞれに対応して設けられていてもよい。この場合、スイッチトキャパシタ増幅器は、上記差動出力として、各入力信号を積和演算した結果を出力できる。
【００２２】
さらに、上記構成に加えて、上記第１の接続点に一端が接続された第３キャパシタを備え、上記制御手段は、上記ホールドフェーズには、上記第１の接続点の電荷を維持したまま、当該第３キャパシタの電位を、上記第１および第２キャパシタへ入力される入力信号とは別の入力信号に応じて変更してもよい。
【００２３】
当該構成であっても、第１および第２キャパシタの各第２端子の電位変化の前後、並びに、第３キャパシタの電位変化の前後で、第１の接続点の電荷が保存されているので、スイッチトキャパシタ増幅器は、上記差動出力として、各入力信号を積和演算した結果を出力できる。
【００２４】
さらに、この場合でも、ゲインは、第１ないし第３キャパシタの各静電容量値を、第１および第２キャパシタの差で割った値の関数になり、静電容量比を増大させることなく、ゲインを増大させることができる。この結果、製造時にプロセスバラツキが発生したとしても、ゲインのバラツキを抑制可能なスイッチトキャパシタ増幅器を実現できる。
【００２５】
また、本発明に係るスイッチトキャパシタ増幅器は、上記課題を解決するために、演算増幅器の入力端子に、それぞれの第１端子が接続された第１および第２キャパシタと、上記入力端子とは逆極性の上記演算増幅器の出力端子、および、入力信号が入力される信号入力端子の一方を選択して、第１キャパシタの第２端子に接続する第１スイッチと、上記入力端子と同極性の上記演算増幅器の出力端子、および、上記信号入力端子の一方を選択して、第２キャパシタの第２端子に接続する第２スイッチとを備えていることを特徴としている。
【００２６】
上記構成において、第１および第２スイッチが信号入力端子を選択している間、第１および第２キャパシタには、信号入力端子の電圧（入力信号）と演算増幅器の入力端子の電圧との差に応じた電荷が蓄積されている。
【００２７】
この状態で、第１および第２スイッチが切り換えられると、演算増幅器の出力端子から第１キャパシタを介して演算増幅器の入力端子への負帰還路と、上記出力端子とは逆極性の出力端子から第２キャパシタを介して演算増幅器の入力端子への正帰還路とが形成される。
【００２８】
ここで、上記第１および第２スイッチが信号入力端子を選択している状態から、上記両帰還路が形成された状態へ変化する際、第１および第２キャパシタの第１または第２スイッチ側の端子（第２端子）の電位は、互いに反対方向に変化する。
【００２９】
したがって、第１および第２キャパシタの静電容量をＣａ、Ｃｘ、信号入力端子の電圧をＶｉ、演算増幅器の両出力端子の電圧を、それぞれＶｃ−Ｖｏ、Ｖｃ＋Ｖｏとすると、スイッチトキャパシタ増幅器のゲインは、（Ｃａ＋Ｃｘ）／（Ｃａ−Ｃｘ）となる。
【００３０】
この結果、従来技術のように、ゲインがＣｓ／Ｃｆで決定される構成とは異なり、スイッチトキャパシタ増幅器のゲインを大きな値に設定する必要がある場合であっても、両キャパシタの静電容量の比を大きく設定する必要がない。したがって、製造時にプロセスバラツキが発生したとしても、ゲインのバラツキを抑制可能なスイッチトキャパシタ増幅器を実現できる。
【００３１】
また、上記入力信号は、差動信号でなく１つの電圧レベルによって伝えられていてもよいが、入力信号が差動信号の場合は、上記信号入力端子として、差動入力信号の一方が入力される第１入力端子と、他方が入力される第２入力端子とが設けられており、上記両スイッチおよび上記両キャパシタの組は、上記信号入力端子としての第１入力端子および上記演算増幅器の入力端子としての反転入力端子の組み合わせと、上記信号入力端子としての第２入力端子および上記演算増幅器の入力端子としての非反転入力端子との組み合わせとに対応して、それぞれ設けられていることが望ましい。
【００３２】
当該構成では、上記第１および第２スイッチ、並びに、第１および第２キャパシタが２組設けられている。この場合、演算増幅器の反転出力端子からは、第１キャパシタを介して非反転入力端子への負帰還路と、第２キャパシタを介して反転入力端子への正帰還路との双方が形成される。同様に、演算増幅器の非反転出力端子からは、第１キャパシタを介して反転入力端子への負帰還路と、第２キャパシタを介して非反転入力端子への正帰還路との双方が形成される。
【００３３】
したがって、演算増幅器のフィードバックファクタは、（Ｃａ−Ｃｘ）／（Ｃａ＋Ｃｘ）となる。この結果、Ｃｓ／Ｃｆでゲインが決定され、フィードバックファクタが、Ｃｓ＝Ｃａ＋Ｃｘ、Ｃｆ＝Ｃａ−Ｃｘとしたとき、１／２×（１−Ｃｘ／Ｃａ）となる従来技術の構成に比べて、ゲインが互いに同じ場合、フィードバックファクタを増大させることができる。これにより、高速動作可能なスイッチトキャパシタ増幅器を実現できる。
【００３４】
また、上記構成に加えて、上記信号入力端子は、複数の入力信号のそれぞれに対応して、複数設けられており、当該各信号入力端子のそれぞれに対応して、上記両スイッチおよび上記両キャパシタの組が設けられていてもよい。これにより、スイッチトキャパシタ増幅器は、上記差動出力として、各入力信号を積和演算した結果を出力できる。
【００３５】
さらに、上記構成に加えて、上記演算増幅器の入力端子に第１端子が接続された第３キャパシタと、当該第３キャパシタの第２端子に、上記第１および第２キャパシタへ入力される入力信号とは別の入力信号が入力される信号入力端子を接続するか、あるいは、予め定められた基準電位を印加するかを選択する第３スイッチとを備えていてもよい。
【００３６】
当該構成であっても、第１ないし第３スイッチの切り換え前後で、第１の接続点の電荷が保存されているので、スイッチトキャパシタ増幅器は、上記差動出力として、各入力信号を積和演算した結果を出力できる。
【００３７】
また、この場合でも、ゲインは、第１ないし第３キャパシタの各静電容量値を、第１および第２キャパシタの差で割った値の合計になり、静電容量比を増大させることなく、ゲインを増大させることができる。この結果、製造時にプロセスバラツキが発生したとしても、ゲインのバラツキを抑制可能なスイッチトキャパシタ増幅器を実現できる。
【００３８】
さらに、上記構成に加えて、上記第１および第２キャパシタの少なくなくとも一方は、可変容量キャパシタであってもよい。また、上記第１キャパシタおよび第２キャパシタの少なくとも一方は、キャパシタアレイであって、当該キャパシタアレイは、複数のキャパシタと、当該各キャパシタの接続を切り換えて、当該キャパシタアレイの静電容量値を変更するスイッチとを備えていてもよい。
【００３９】
これらの構成によれば、第１および第２キャパシタの少なくとも一方の静電容量値を変更できる。これにより、ゲインを調整可能なスイッチトキャパシタ増幅器を実現できる。
【００４０】
また、上記サンプリングフェーズに上記第１および第２キャパシタの各第２端子へ互いに同一の電圧を印加する構成、または、第１および第２スイッチを有する構成に加えて、上記第１および第２キャパシタの少なくとも一方は、制御信号に対して、静電容量値を線形に変更可能なキャパシタであってもよい。
【００４１】
上記構成では、ゲインが（Ｃａ＋Ｃｘ）／（Ｃａ−Ｃｘ）となり、両者の少なくとも一方が静電容量値を線形に変更可能なので、デシベル−リニア可変ゲインのスイッチトキャパシタ増幅器を実現できる。
【００４２】
一方、本発明に係る電荷結合素子用アナログインターフェース回路は、電荷結合素子から入力されるアナログ信号を相関ダブルサンプリングする相関ダブルサンプリング回路と、当該相関ダブルサンプリング回路の出力信号を増幅する増幅回路と、当該増幅回路の出力をデジタル値に変換して出力するアナログ−デジタル変換器と、当該アナログ−デジタル変換器の出力信号を、黒レベル補正信号で補正すると共にアナログ信号に変換して、上記増幅回路の入力にフィードバックするデジタル−アナログ変換器とを有する電荷結合素子用アナログインターフェース回路であって、上記課題を解決するために、上記増幅回路は、上述のいずれかの構成のスイッチトキャパシタ増幅器であることを特徴としている。
【００４３】
上記構成では、相関ダブルサンプリング回路によって、電荷結合素子から入力されるアナログ信号の低周波ノイズが除去される。さらに、相関ダブルサンプリング回路の出力は、上記増幅回路で増幅された後、デジタル値に変換して出力される。当該デジタル信号は、黒レベル補正信号で補正されると共に、アナログ信号に変換されて、増幅回路の入力にフィードバックされる。ここで、上記増幅回路は、静電容量比を余り増大させずにゲインを向上できるので、プロセスバラツキに起因するゲインのバラツキを抑制できる。この結果、ゲインを大きく設定する場合であっても、静電容量比を増大させることなく、高精度なデジタル信号を出力可能な電荷結合素子用アナログインターフェース回路を実現できる。
【００４４】
【発明の実施の形態】
〔第１の実施形態〕
本発明の一実施形態について図１に基づいて説明すると以下の通りである。すなわち、本実施形態に係るスイッチトキャパシタ増幅回路（スイッチトキャパシタ増幅器）１は、信号入力端子としての差動入力端子Ｔ１ｐ・Ｔ１ｍに入力された差動入力信号Ｖ１（＝Ｖ１ｐ−Ｖ１ｍ）を予め設定されたゲインＧで増幅し、増幅結果を、差動出力端子Ｔｏｐ・Ｔｏｍから、差動出力信号Ｖｏ（＝Ｖｏｐ−Ｖｏｍ）として出力する回路であって、例えば、ＣＣＤイメージセンサのアナログインターフェースなど、プロセスバラツキの影響を抑えたまま、高速に動作することが求められる用途に好適に使用されている。
【００４５】
上記スイッチトキャパシタ増幅回路１は、差動入出力の演算増幅器２を備えている。当該演算増幅器２の反転出力端子および非反転出力端子は、上記差動出力端子ＴｏｐおよびＴｏｍに、それぞれ接続されており、両者間には、出力リセットスイッチ３が設けられている。さらに、演算増幅器２の反転入力端子および非反転入力端子には、入力リセットスイッチ４ｐ・４ｍを、それぞれ介して、予め定める基準電位を印加することができる。なお、図１は、基準電位が接地レベルの場合を例示しており、両入力リセットスイッチ４ｐ・４ｍの一端は、それぞれ接地されている。
【００４６】
また、演算増幅器２の非反転出力端子は、負帰還路を形成するための負帰還用スイッチ５ｐおよび負帰還用キャパシタ６ｐを介して、演算増幅器２の反転入力端子に接続されている。当該負帰還用スイッチ５ｐは、２入力１出力のスイッチであって、上記差動入力端子（第１入力端子）Ｔ１ｐおよび演算増幅器２の非反転出力端子の一方を選択して、負帰還用キャパシタ６ｐの負帰還用スイッチ５ｐ側の端子に接続できる。同様に、演算増幅器２の反転出力端子は、負帰還用スイッチ５ｍおよび負帰還用キャパシタ６ｍを介して、演算増幅器２の非反転入力端子に接続されている。当該負帰還用スイッチ５ｍは、差動入力端子（第２入力端子）Ｔ１ｍおよび演算増幅器２の反転出力端子の一方を選択して、負帰還用キャパシタ６ｍに接続できる。
【００４７】
さらに、本実施形態に係るスイッチトキャパシタ増幅回路１には、正帰還路を形成するために、正帰還用スイッチ１１ｐ・１１ｍ、並びに、正帰還用キャパシタ１２ｐ・１２ｍが設けられている。
【００４８】
具体的には、演算増幅器２の反転出力端子は、正帰還用スイッチ１１ｐおよび正帰還用キャパシタ１２ｐを介して、演算増幅器２の反転入力端子に接続されている。上記正帰還用スイッチ１１ｐも２入力１出力のスイッチであって、差動入力端子Ｔ１ｐと反転出力端子との一方を選択して、正帰還用キャパシタ１２ｐの正帰還用スイッチ１１ｐ側端子に接続できる。同様に、演算増幅器２の非反転出力端子は、正帰還用スイッチ１１ｍおよび正帰還用キャパシタ１２ｍを介して、演算増幅器２の非反転入力端子に接続されている。また、正帰還用スイッチ１１ｍは、差動入力端子Ｔ１ｍと非反転出力端子との一方を選択して、正帰還用キャパシタ１２ｍに接続できる。
【００４９】
なお、本実施形態では、負帰還用スイッチ５ｐ・５ｍが特許請求の範囲に記載の第１スイッチに対応し、負帰還用キャパシタ６ｐ・６ｍが第１キャパシタに対応している。同様に、正帰還用スイッチ１１ｐ・１１ｍが第２スイッチに対応し、正帰還用キャパシタ１２ｐ・１２ｍが第２キャパシタに対応している。また、演算増幅器２および上記各スイッチが制御手段に対応する。
【００５０】
上記構成において、差動入力信号Ｖ１のサンプリングを行うサンプリングフェーズでは、入力リセットスイッチ４ｐ・４ｍが導通する。これにより、演算増幅器２の反転および非反転入力端子のノードに蓄積された電荷が放出され、反転および非反転入力端子は、予め定める基準電圧（図１の例では、接地レベル）にリセットされる。また、サンプリングフェーズでは、出力リセットスイッチ３の導通によって、演算増幅器２の非反転出力端子および反転出力端子が短絡され、差動出力電圧Ｖｏ（＝Ｖｏｐ−Ｖｏｍ）がリセットされる。
【００５１】
さらに、上記サンプリングフェーズでは、反転入力側の部材、すなわち、負帰還用および正帰還用スイッチ５ｐ・１１ｐが、差動入力端子Ｔ１ｐを選択し、非反転入力側の部材、すなわち、負帰還および正帰還用スイッチ５ｍ・１１ｍが、差動入力端子Ｔ１ｍを選択する。ここで、サンプリングフェーズでは、両キャパシタ６ｐ・１２ｐの一端は、入力リセットスイッチ４ｐの導通によって上記基準電圧に保たれている。したがって、各キャパシタ６ｐ・１２ｐには、差動入力電圧Ｖ１ｐに応じた電荷が蓄積される。同様に、両キャパシタ６ｍ・１２ｍの一端が基準電圧に保たれているので、各キャパシタ６ｍ・１２ｍには、差動入力電圧Ｖ１ｍに応じた電荷が蓄積される。なお、図１では、サンプリングフェーズにおける各スイッチの状態を描画している。
【００５２】
一方、入力信号の増幅を行うホールドフェーズになると、入力リセットスイッチ４ｐ・４ｍが遮断される。これにより、演算増幅器２の反転入力端子のノードの電荷、並びに、非反転入力端子のノードの電荷が、それぞれ保存される。この状態では、入力リセットスイッチ４ｐが遮断されているので、負帰還用キャパシタ６ｐと正帰還用キャパシタ１２ｐとの間では、電荷の合計が保存される。また、入力リセットスイッチ４ｍが遮断されているので、負帰還用キャパシタ６ｍと正帰還用キャパシタ１２ｍとの間でも、電荷の合計が保存される。
【００５３】
さらに、ホールドフェーズでは、入力リセットスイッチ４ｐ・４ｍが遮断された状態で、出力リセットスイッチ３が遮断されると共に、負帰還用スイッチ５ｐ・５ｍ、並びに、正帰還用スイッチ１１ｐ・１１ｍが切り換えられる。
【００５４】
具体的には、負帰還用スイッチ５ｐが演算増幅器２の非反転出力端子に接続され、負帰還用スイッチ５ｍが演算増幅器２の反転出力端子に接続される。これにより、負帰還用キャパシタ６ｐおよび６ｍは、演算増幅器２へ負帰還を与えることができる。
【００５５】
一方、上記切り換えによって、正帰還用スイッチ１１ｐは、演算増幅器２の反転出力端子に接続され、正帰還用スイッチ１１ｍが演算増幅器２の非反転出力端子に接続される。これにより、正帰還用キャパシタ１２ｐ・１２ｍは、演算増幅器２に正帰還を与えることができる。
【００５６】
ここで、入力リセットスイッチ４ｐの遮断によって、負帰還用および正帰還用スイッチ５ｐ・１１ｐの切り換えの前後で、演算増幅器２の反転入力端子のノードの電荷が保存されている。同様に、入力リセットスイッチ４ｍの遮断によって、負帰還用および正帰還用スイッチ５ｍ・１１ｍの切り換えの前後で、演算増幅器２の非反転入力端子のノードの電荷も保存されている。
【００５７】
したがって、負帰還用キャパシタ６ｐ・６ｍの静電容量を、それぞれ、Ｃａ〔Ｆ〕、正帰還用キャパシタ１２ｐ・１２ｍの静電容量を、それぞれ、Ｃｘ＝Ｃａ・ｘ〔Ｆ〕とすると、以下の式（５）に示すように、
【００５８】
したがって、スイッチトキャパシタ増幅回路１のゲインＧは、以下の式（６）に示すように、
【００５９】
ここで、本実施形態に係るスイッチトキャパシタ増幅回路１では、Ｃａ＞Ｃｘに設定されているので、スイッチトキャパシタ増幅回路１における静電容量比Ｃｍａｘ／Ｃｍｉｎ（最大静電容量／最小静電容量）は、以下の式（７）に示すように、
【００６０】
したがって、図５に示す従来のスイッチトキャパシタ増幅回路１０１の構成、すなわち、静電容量比Ｃｍａｘ／Ｃｍｉｎ＝Ｃｓ／Ｃｆ＝Ｇになる構成とは異なり、ゲインＧが大きくなっても、静電容量比Ｃｍａｘ／Ｃｍｉｎが大きくならない。
【００６１】
この結果、大きなゲインＧを必要とする場合であっても、プロセスバラツキに起因するゲインＧのバラツキが発生せず、スイッチトキャパシタ増幅回路１の演算精度を高いレベルに保つことができる。
【００６２】
加えて、大きなゲインＧを必要とする場合であっても、静電容量比Ｃｍａｘ／Ｃｍｉｎが大きくならないので、コンパクトなレイアウトが可能になる。さらに、上記従来のスイッチトキャパシタ増幅回路１０１では、各キャパシタの静電容量値の合計が、２・（Ｃｓ＋Ｃｆ）であり、ゲインが同じになるように、Ｃｓ＝Ｃａ＋Ｃｘ、Ｃｆ＝Ｃａ−Ｃｘとしたとき、４・Ｃａとなるのに対して、本実施形態に係るスイッチトキャパシタ増幅回路１では、各キャパシタの静電容量値の合計が、２・（Ｃａ＋Ｃｘ）である。したがって、本実施形態のように、０≦ｘ＜１に設定されている場合、スイッチトキャパシタ増幅回路１の方が、スイッチトキャパシタ増幅回路１０１に比べて、回路に必要な静電容量値の合計を小さくすることができる。この結果、集積した場合に、より回路面積の小さなスイッチトキャパシタ増幅回路１を実現できる。
【００６３】
また、スイッチトキャパシタ増幅回路１のフィードバックファクタβは、以下の式（８）に示すように、
β＝（１−ｘ）／（１＋ｘ） …（８）
となる。ここで、本実施形態に係るスイッチトキャパシタ増幅回路１では、Ｃａ＞Ｃｘ、すなわち、０≦ｘ＜１に設定されている。
【００６４】
したがって、従来のスイッチトキャパシタ増幅回路１０１の構成、すなわち、Ｃｓ／Ｃｆでゲインが決定され、フィードバックファクタが、Ｃｓ＝Ｃａ＋Ｃｘ、Ｃｆ＝Ｃａ−Ｃｘとしたとき、１／２×（１−Ｃｘ／Ｃａ）となる構成と比較して、本実施形態に係るスイッチトキャパシタ増幅回路１は、ゲインが互いに同じ場合、より大きなフィードバックファクタβを確保でき、より高速に動作できる。
【００６５】
一方、上記従来のスイッチトキャパシタ増幅回路１０１では、入力リセットスイッチ１０４ｐ・１０４ｍによって出力電圧（Ｖｏｐ−Ｖｏｍ）に現れるノイズ（ｋＴＣノイズ）Ｖαは、本実施形態の構成とゲインが同じになるように、Ｃｓ＝Ｃａ＋Ｃｘ、Ｃｆ＝Ｃａ−Ｃｘとしたとき、以下の式（９）に示すように、
Ｖα２ ＝２×（２・Ｃａ・ｋ・Ｔ）／（Ｃａ−Ｃｘ）２ …（９）
となるのに対して、本実施形態に係るスイッチトキャパシタ増幅回路１では、入力リセットスイッチ４ｐ・４ｍによって出力電圧（Ｖｏｐ−Ｖｏｍ）に現れるノイズ（ｋＴＣノイズ）Ｖαは、以下の式（１０）に示すように、
Ｖα２ ＝２・（Ｃａ＋Ｃｘ）・ｋ・Ｔ／（Ｃａ−Ｃｘ）２ …（１０）
となる。なお、上記式（９）および式（１０）において、ｋは、ボルツマン定数、Ｔは、絶対温度である。また、各式の右辺冒頭の２・は、それぞれ２つのスイッチ（１０４ｐ・１０４ｍ、あるいは、４ｐ・４ｍ）からの影響を示している。
【００６６】
この結果、ゲインが同程度の従来のスイッチトキャパシタ増幅回路１０１よりも、スイッチトキャパシタ増幅回路１のｋＴＣノイズは、小さくなる。したがって、従来のスイッチトキャパシタ増幅回路１０１と比較して、より小さな静電容量のキャパシタを使って、同程度のｋＴＣノイズのスイッチトキャパシタ増幅回路１を実現できる。
【００６７】
〔第２の実施形態〕
上記第１の実施形態では、１組の差動入力信号Ｖ１（＝Ｖ１ｐ−Ｖ１ｍ）を増幅するスイッチトキャパシタ増幅回路１について説明したが、本実施形態では、複数組（例えば、３組）の差動入力信号Ｖ１〜Ｖ３を積和演算する構成について、図２を参照しながら説明する。
【００６８】
すなわち、本実施形態に係るスイッチトキャパシタ増幅回路１ａでは、図１に示すスイッチトキャパシタ増幅回路１の構成に加えて、差動入力端子Ｔ２ｐ・Ｔ２ｍに入力された差動入力信号Ｖ２（＝Ｖ２ｐ−Ｖ２ｍ）を加算かつ増幅するために、図１に示す各部材５ｐ・６ｐ・１１ｐ・１２ｐ・５ｍ・６ｍ・１１ｍ・１２ｍと同様に接続された部材２１ｐ・２２ｐ・２３ｐ・２４ｐ・２１ｍ・２２ｍ・２３ｍ・２４ｍを備えている。ただし、これらの部材は、差動入力信号Ｖ２を加算かつ増幅するので、負帰還用および正帰還用スイッチ２１ｐ・２３ｐは、差動入力端子Ｔ１ｐではなく、差動入力端子Ｔ２ｐに接続されており、負帰還用および正帰還用スイッチ２１ｍ・２３ｍは、差動入力端子Ｔ１ｍではなく、差動入力端子Ｔ２ｍに接続されている。
【００６９】
さらに、上記スイッチトキャパシタ増幅回路１ａには、差動入力端子Ｔ３ｐ・Ｔ３ｍに入力された差動入力信号Ｖ３（＝Ｖ３ｐ−Ｖ３ｍ）を加算かつ増幅するために、入力キャパシタ（第３キャパシタ）３１ｐ・３１ｍ、および、入力スイッチ（第３スイッチ）３２ｐ・３２ｍを備えている。
【００７０】
上記入力スイッチ３２ｐは、２入力１出力のスイッチであって、差動入力端子Ｔ３ｐからの差動入力電圧Ｖ３ｐと、予め定められた基準電圧（図２の例では、接地レベル）との一方を選択して、入力キャパシタ３１ｐの一端に入力できる。また、入力キャパシタ３１ｐの他端は、演算増幅器２の反転入力端子に接続されている。同様に、入力スイッチ３２ｍは、差動入力電圧Ｖ３ｍと基準電圧との一方を選択して、入力キャパシタ３１ｍの一端に入力できると共に、入力キャパシタ３１ｍの他端は、演算増幅器２の反転入力端子に接続されている。なお、図２でも、図１と同様にサンプリングフェーズにおけるスイッチの状態が図示されている。
【００７１】
上記構成では、サンプリングフェーズにおいて、図１に示すスイッチトキャパシタ増幅回路１と同様に、出力リセットスイッチ３および入力リセットスイッチ４ｐ・４ｍが導通して、差動出力電圧Ｖｏ（＝Ｖｏｐ−Ｖｏｍ）がリセットされると共に、演算増幅器２の反転入力端子および非反転入力端子が所望の電圧（図２の例では、接地レベル）にリセットされる。
【００７２】
また、スイッチトキャパシタ増幅回路１と略同様に、各スイッチ５ｐ・５ｍ・１１ｐ・１１ｍ・２１ｐ・２１ｍ・２３ｐ・２３ｍは、それぞれに対応する入力端子Ｔ１ｐ、Ｔ１ｍ、Ｔ２ｐまたはＴ２ｍ側を選択している。これにより、負帰還用および正帰還用キャパシタ６ｐ・１２ｐには、差動入力電圧Ｖ１ｐに応じた電荷が蓄積され、負帰還用および正帰還用キャパシタ６ｍ・１２ｍには、差動入力電圧Ｖ１ｍに応じた電荷が蓄積される。また、負帰還用および正帰還用キャパシタ２２ｐ・２４ｐには、差動入力電圧Ｖ２ｐに応じた電荷が蓄積され、負帰還用および正帰還用キャパシタ２２ｍ・２４ｍには、差動入力電圧Ｖ２ｍに応じた電荷が蓄積される。
【００７３】
さらに、サンプリングフェーズでは、入力スイッチ３２ｐ・３２ｍが、それぞれに対応する入力端子Ｔ３ｐまたはＴ３ｍを選択している。これにより、入力キャパシタ３１ｐには、差動入力電圧Ｖ３ｐに応じた電荷が蓄積され、入力キャパシタ３１ｍには、差動入力電圧Ｖ３ｍに応じた電荷が蓄積される。
【００７４】
上記サンプリングフェーズが終了して、ホールドフェーズになると、入力リセットスイッチ４ｐ・４ｍが遮断され、演算増幅器２の反転および非反転入力端子の電荷が保存される。この状態では、キャパシタ６ｐ・１２ｐ・２２ｐ・２４ｐ・３１ｐの間で電荷の合計が保存されると共に、キャパシタ６ｍ・１２ｍ・２２ｍ・２４ｍ・３１ｍの間で電荷の合計が保存される。
【００７５】
さらに、入力リセットスイッチ４ｐ・４ｍが遮断された状態で、出力リセットスイッチ３が遮断されると共に、各スイッチ５ｐ・１１ｐ・２１ｐ・２３ｐ・３２ｐ・５ｍ・１１ｍ・２１ｍ・２３ｍ・３２ｍが切り換えられる。ここで、当該各スイッチの切り換え時において、演算増幅器２の反転および非反転入力端子の電荷は、それぞれ保存されているので、切り換え後の差動出力信号Ｖｏ（Ｖｏｐ−Ｖｏｍ）は、以下の式（１１）に示すように、
【００７６】
この結果、複数組（例えば、３組）の差動入力信号Ｖ１〜Ｖ３を加算かつ増幅可能なスイッチトキャパシタ増幅回路１ａを実現できる。
【００７７】
この場合であっても、負帰還用キャパシタ６ｐ・６ｍ・２２ｐ・２２ｍだけではなく、正帰還用キャパシタ１２ｐ・１２ｍ・２４ｐ・２４ｍが設けられているので、上記式（１１）において、ゲインＧ１〜Ｇ３の分母は、（Ｃａ１＋Ｃａ２−Ｃｘ１−Ｃｘ２）となる。したがって、従来のスイッチトキャパシタ増幅回路１０１において、入力キャパシタ１０７ｐ・１０７ｍを、差動入力信号Ｖ１〜Ｖ３に対応して複数組設けた場合と比較すると、スイッチトキャパシタ増幅回路１ａは、スイッチトキャパシタ増幅回路１０１と同じゲインＧ１〜Ｇ３であるにも拘わらず、静電容量比Ｃｍａｘ／Ｃｍｉｎを抑えることができる。
【００７８】
したがって、大きなゲインＧを必要とする場合であっても、回路に必要な静電容量値の合計を低減できると共に、プロセスバラツキに起因するゲインＧのバラツキを抑えることができる。この結果、スイッチトキャパシタ増幅回路１ａの演算精度を高いレベルに保つことができる。
【００７９】
また、第１の実施形態と同様に、ゲインが同程度の従来のスイッチトキャパシタ増幅回路１０１よりも、スイッチトキャパシタ増幅回路１ａのフィードバックファクタβを増大させることができると共に、ｋＴＣノイズを削減できる。
【００８０】
なお、上記では、差動入力信号が３組の場合を例にして説明したが、当然ながら、差動入力信号の数は、任意に設定できる。この場合、差動入力信号の増減に伴なって、部材２１ｐ〜２４ｐ・２１ｍ〜２４ｍと、部材３１ｐ・３２ｐ・３１ｍ・３２ｍとのうち、いずれか一方を増減すれば、同様の効果が得られる。
【００８１】
〔第３の実施形態〕
ところで、上記では、各キャパシタ６ｐ・６ｍ・１２ｐ・１２ｍ・２２ｐ・２２ｍ・２４ｐ・２４ｍ・３１ｐ・３１ｍが単一のキャパシタの場合を例にして説明したが、これに限るものではない。互いに並列または直列に接続された複数のキャパシタで実現したり、当該複数のキャパシタを、さらに、並列あるいは直列に接続するなど、複数のキャパシタで実現してもよい。また、上記では、各キャパシタ６ｐ…の静電容量値が固定の場合を例にして説明したが、それぞれを、可変容量キャパシタで実現したり、それぞれを複数のキャパシタで実現して、当該複数のキャパシタ間の接続をスイッチで切り換えるなどして、各キャパシタ６ｐ…の静電容量値を変更可能に構成してもよい。
【００８２】
以下では、静電容量値を変更可能な構成の好適な例として、演算増幅器２の入出力端子から見たときの静電容量値に拘わらず、差動入力端子Ｔ１ｐ・Ｔ１ｍ…から見たときの静電容量値を一定に保つことができるスイッチトキャパシタラダーについて説明する。なお、当該キャパシタアレイは、スイッチトキャパシタ増幅回路１・１ａのキャパシタ６ｐ…のいずれにも適用できるが、以下では、スイッチトキャパシタ増幅回路１の正帰還用キャパシタ１２ｐ・１２ｍとして用いる場合について説明する。
【００８３】
すなわち、本実施形態に係る正帰還用キャパシタ１２ｐは、図３に示すように、正帰還用スイッチ１１ｐ側の端子Ｔ１１に、それぞれの一端（第１端子）が接続された複数（図の例では、７個）のキャパシタＣ１１〜Ｃ１７を備えている。各キャパシタＣ１１〜Ｃ１７の他端（第２端子）は、それぞれに対応するスイッチＳＷ１１〜ＳＷ１７を介して、入力リセットスイッチ４ｐ側の端子Ｔ１２に接続されている。上記スイッチＳＷ１１〜ＳＷ１７は、それぞれ１入力２出力のスイッチであって、それぞれに対応するキャパシタＣ１１〜Ｃ１７の第２端子へ、上記端子Ｔ１２を接続するか、当該第２端子へ所定の基準電圧（図の例では、接地レベル）を印加するかを選択できる。なお、当該基準電圧は、入力リセットスイッチ４ｐに印加される基準電圧と同一である。
【００８４】
さらに、上記正帰還用キャパシタ１２ｐには、キャパシタＣ２０およびスイッチＳＷ２０が設けられている。当該キャパシタＣ２０の一端は、上記端子Ｔ１１に接続されていると共に、他端には、上記スイッチＳＷ２０を介して、所定の基準電圧（図の例では、接地レベル）を印加できる。
【００８５】
また、上記キャパシタＣ２０のスイッチＳＷ２０側の端部には、上記キャパシタＣ１１〜Ｃ１７およびスイッチＳＷ１１〜ＳＷ１７と同様に接続されたキャパシタＣ３１〜Ｃ３７およびスイッチＳＷ３１〜ＳＷ３７が設けられている。ただし、キャパシタＣ３１〜Ｃ３７の第１端子は、端子Ｔ１１ではなく、キャパシタＣ２０のスイッチＳＷ２０側端部に接続されている。
【００８６】
さらに、本実施形態では、正帰還用キャパシタ１２ｍも正帰還用キャパシタ１２ｐと同様に、キャパシタＣ１１〜Ｃ３７およびスイッチＳＷ１１〜ＳＷ３７を有するスイッチトキャパシタラダーによって実現されている。
【００８７】
また、図３では、図１および図２と同様に、スイッチＳＷ２０・４ｐ・１１ｐは、サンプリングフェーズの状態を示している。なお、スイッチＳＷ１１〜ＳＷ３７は、正帰還用キャパシタ１２ｐ（１２ｍ）に設定すべき静電容量値に応じて切り換えられる。同図は、静電容量値を最大に設定する場合、すなわち、各スイッチＳＷ１１〜ＳＷ３７が全て端子Ｔ１２を選択する場合を例示している。
【００８８】
上記構成において、スイッチＳＷ２０は、サンプリングフェーズには導通し、キャパシタＣ２０のスイッチＳＷ２０側のノードはリセットされる。また、スイッチＳＷ２０は、ホールドフェーズには遮断され、キャパシタＣ２０のスイッチＳＷ２０側のノードの電荷が保存される。
【００８９】
ここで、サンプリングフェーズでは、入力リセットスイッチ４ｐ（４ｍ）が導通しており、正帰還用スイッチ１１ｐ（１１ｍ）が差動入力端子Ｔ１ｐ（Ｔ１ｍ）を選択している。したがって、スイッチＳＷ１１〜ＳＷ３７がいずれを選択する場合であっても、それぞれに対応するキャパシタＣ１１〜Ｃ３７の第２端部（スイッチ側の端部）は、互いに同じ基準電圧に保たれる。この結果、正帰還用スイッチ１１ｐ（１１ｍ）の静電容量値をいずれに設定する場合であっても、差動入力端子Ｔ１ｐ（Ｔ１ｍ）から見た静電容量値が変化しない。したがって、ドライバ回路、すなわち、スイッチトキャパシタ増幅回路１の前段に設けられ、差動入力信号Ｖ１を駆動するドライバ回路に必要な駆動能力は、静電容量値をいずれに設定する場合でも略同一になり、ドライバ回路を最適化しやすくなる。
【００９０】
一方、サンプリングフェーズが終了して、ホールドフェーズになると、上述したように、入力リセットスイッチ４ｐ・４ｍは、遮断され、正帰還用キャパシタ１２ｐと負帰還用キャパシタ６ｐとの間では、両者の電荷の合計が変化しないように電荷が移動すると共に、正帰還用キャパシタ１２ｍと負帰還用キャパシタ６ｍとの間では、両者の電荷の合計が変化しないように電荷が移動する。
【００９１】
ところが、上記構成の正帰還用キャパシタ１２ｐ（１２ｍ）では、キャパシタＣ１１〜Ｃ１７、および、キャパシタＣ３１〜Ｃ３７のうち、基準電圧側を選択しているスイッチに対応するキャパシタは、端子Ｔ１２に接続されていないため、電荷が移動しない。
【００９２】
この結果、ホールドフェーズにおいて、端子Ｔ１１およびＴ１２間の静電容量値Ｃは、各キャパシタＣ１１〜Ｃ１７、Ｃ２０およびＣ３１〜Ｃ３７の静電容量値をＣ１〔Ｆ〕とすると、上記各スイッチＳＷ１１〜ＳＷ１７およびスイッチＳＷ３１〜ＳＷ３７の切り換えによって変化し、０から６３／８×Ｃ１〔Ｆ〕までの範囲で、Ｃ１／８〔Ｆ〕ステップで変化する。より詳細には、本実施形態の場合、上記静電容量値Ｃは、スイッチＳＷ１１〜ＳＷ１７が端子Ｔ１２側に切り換えられる毎に、Ｃ１〔Ｆ〕ずつ増加し、スイッチＳＷ３１〜ＳＷ１７が端子Ｔ１２側に切り換えられる毎に、Ｃ１／８〔Ｆ〕ずつ増加する。
【００９３】
このように、上記構成では、各スイッチＳＷ１１〜ＳＷ１７、ＳＷ３１〜ＳＷ３７の切り換えによって、正帰還用キャパシタ１２ｐ・１２ｍの静電容量値Ｃを線形に変更できる。
【００９４】
ここで、上述の式（５）に示すように、スイッチトキャパシタ増幅回路１のゲインＧは、（１＋ｘ）／（１−ｘ）なので、以下の式（１２）に示すように、
Ｇ＝（１＋ｘ）／（１−ｘ）≒ｅｘｐ（２・ｘ） …（１２）
である。
【００９５】
したがって、正帰還用キャパシタ１２ｐ・１２ｍの静電容量値Ｃを線形に変更して、ｘ（＝Ｃｘ／Ｃａ）を線形に変更することによって、ゲインＧを指数関数的に変化させることができる。これにより、デシベルゲインを線形に変更可能なスイッチトキャパシタ増幅回路１を実現できる。
【００９６】
例えば、上記構成において、負帰還用キャパシタ６ｐ（６ｍ）の静電容量Ｃａを２４×Ｃ１に設定した場合、比率ｘ（＝Ｃｘ／Ｃａ）は、０〜６３／（２４・８）の範囲で変化する。したがって、ゲインＧは、０〜６ｄＢまで、近似的に６／６４ｄＢステップ、かつ、６ビットのゲイン設定が可能となる。
【００９７】
〔第４の実施形態〕
本実施形態では、第３の実施形態のスイッチトキャパシタ増幅回路１（１ａ）をＣＣＤイメージセンサのアナログインターフェース（電荷結合素子用アナログインターフェース回路）５１に適用した場合について、図４を参照しながら説明する。
【００９８】
すなわち、本実施形態に係るアナログインターフェース５１は、入力端子ＣＣＤＩＮへ入力される、アナログのＣＣＤ画像信号に対して、低周波ノイズの除去や黒レベルの補正などの処理を行うと共に、処理後のデジタル信号を出力端子ＣＣＤＯＵＴから出力できる。なお、上記入力端子ＣＣＤＩＮには、図示しないＣＣＤセンサが接続され、出力端子ＣＣＤＯＵＴには、図示しないデジタル回路が接続される。
【００９９】
上記アナログインターフェース５１には、キャパシタＣｉｎを介して上記入力端子ＣＣＤＩＮに接続され、キャパシタＣｒｅｆを介して基準電圧（この例では、接地レベル）が印加される相関ダブルサンプリング回路（ＣＤＳ回路）５２と、当該ＣＤＳ回路５２の出力から、後述のデジタル−アナログ変換器（ＤＡＣ）５７の出力を減算する減算器５３と、予め設定された増幅率で、減算器５３の出力を増幅するＰＧＡ（Ｐｒｏｇｒａｍａｂｌｅ Ｇａｉｎ Ａｍｐ）回路５４と、ＰＧＡ回路５４の出力信号をデジタル値に変換して上記出力端子ＣＣＤＯＵＴから出力するアナログ−デジタル変換器（ＡＤＣ）５５と、端子ＢＬＡＣＫ＿ＬＥＶＥＬを介して入力される黒レベル入力信号をＡＤＣ５５の出力値から減算する減算器５６と、減算器５６の出力信号をアナログ値に変換して上記減算器５３へ入力するＤＡＣ５７と、上記デジタル回路から出力されるデジタル制御信号ＣＯＮＴＲＯＬ＿ＧＡＩＮに基づいて、ＰＧＡ回路５４のゲインを制御するロジック回路５８とが設けられている。
【０１００】
また、入力端子ＣＣＤＩＮとＣＤＳ回路５２との間に設けられたキャパシタＣｉｎは、ＣＣＤ画像信号のレベルを変換している。さらに、予め定められた基準電圧が一端に印加され、他端がＣＤＳ回路５２に接続されたキャパシタＣｒｅｆは、上記キャパシタＣｉｎと静電容量が同じであり、ＣＣＤ画像信号のサンプリング時に混入するコモンモードノイズを低減するために用いられている。さらに、本実施形態では、ＣＤＳ回路５２のゲインを、０、６または１２ｄＢのいずれかに設定できる。また、本実施形態では、上記各部材５２〜５８を含むブロック５９は、上記デジタル回路と共に１チップに集積されている。
【０１０１】
ここで、ＣＣＤ画像信号では、フィードスルーに含まれるノイズと、信号期間中のＣＣＤ画像信号に含まれるノイズとは、互いに相関を持っている。したがって、上記ＣＤＳ回路５２が、ＣＣＤ画像信号のフィードスルーレベルをクランプした上で、ＣＣＤ画像信号が画素の信号レベルを示している信号期間におけるＣＣＤ画像信号をサンプルホールドすることによって、ＣＣＤ画像信号から低周波ノイズを除去できる。
【０１０２】
一方、上記ＰＧＡ回路５４は、第３の実施形態に係るスイッチトキャパシタ増幅回路１（１ａ）である。本実施形態に係るＰＧＡ回路５４は、図３に示すキャパシタＣ１１〜Ｃ３７やスイッチＳＷ１１〜ＳＷ３７の数や静電容量値の設定などによって、０から２４ｄＢまでの範囲で、０．０９４ｄＢステップでゲインを設定可能に構成されている。さらに、上記ロジック回路５８は、例えば、デジタル制御信号ＣＯＮＴＲＯＬ＿ＧＡＩＮに基づいて、図３に示すスイッチＳＷ１１〜ＳＷ１７、ＳＷ３１〜ＳＷ３７を制御するなどして、ＰＧＡ回路５４のゲインを、デジタル制御信号ＣＯＮＴＲＯＬ＿ＧＡＩＮが示す値に制御する。
【０１０３】
このように、本実施形態に係るアナログインターフェース５１では、ＰＧＡ回路５４として、高精度かつ高速動作可能な上述のスイッチトキャパシタ増幅回路１（１ａ）が使用されている。したがって、高速動作可能で、高精度なデジタル信号を出力可能なアナログインターフェース５１を実現できる
なお、上述の説明では、スイッチトキャパシタ増幅回路１（１ａ）をＣＣＤイメージセンサのアナログインターフェース５１に適用した場合について説明したが、これに限るものではない。上記構成のスイッチトキャパシタ増幅回路１（１ａ）は、静電容量比Ｃｍａｘ／Ｃｍｉｎを余り大きくすることなく、ゲインおよびフィードバックファクタを増大し、ｋＴＣノイズを削減できる。したがって、高いゲインおよび高速動作が要求され、しかも、精度向上および占有面積の低減が求められる用途に、特に好適に使用できる。
【０１０４】
【発明の効果】
本発明に係るスイッチトキャパシタ増幅器は、以上のように、第１の接続点に、それぞれの第１端子が接続された第１および第２キャパシタと、サンプリングフェーズには、上記各キャパシタへ入力信号に応じた電荷を蓄積させると共に、ホールドフェーズには、上記第１の接続点の電荷を維持したまま、上記第１および第２キャパシタの各第２端子の電位を、差動出力として、互いに反対方向に変化させる制御手段とを備えている構成である。
【０１０５】
それゆえ、スイッチトキャパシタ増幅器のゲインは、第１および第２キャパシタの静電容量値（ＣａおよびＣｘ）を（Ｃａ−Ｃｘ）で割った値の関数になり、スイッチトキャパシタ増幅器のゲインを大きな値に設定する必要がある場合であっても、両キャパシタの静電容量の比を大きく設定する必要がない。したがって、製造時にプロセスバラツキが発生したとしても、ゲインのバラツキを抑制可能なスイッチトキャパシタ増幅器を実現できるという効果を奏する。
【０１０６】
本発明に係るスイッチトキャパシタ増幅器は、以上のように、上記構成に加えて、上記制御手段は、サンプリングフェーズに、上記第１および第２キャパシタの各第２端子へ互いに同一の電圧を印加する構成である。それゆえ、スイッチトキャパシタ増幅器のゲインは、（Ｃａ＋Ｃｘ）／（Ｃａ−Ｃｘ）に設定できるという効果を奏する。
【０１０７】
本発明に係るスイッチトキャパシタ増幅器は、以上のように、上記構成に加えて、上記入力信号は、複数であり、上記第１および第２キャパシタの組は、上記入力信号のそれぞれに対応して設けられている構成である。それゆえ、スイッチトキャパシタ増幅器は、上記差動出力として、各入力信号を積和演算した結果を出力できるという効果を奏する。
【０１０８】
本発明に係るスイッチトキャパシタ増幅器は、以上のように、上記構成に加えて、上記第１の接続点に一端が接続された第３キャパシタを備え、上記制御手段は、上記ホールドフェーズには、上記第１の接続点の電荷を維持したまま、当該第３キャパシタの電位を、上記第１および第２キャパシタへ入力される入力信号とは別の入力信号に応じて変更する構成である。
【０１０９】
それゆえ、製造時にプロセスバラツキが発生したとしても、ゲインのバラツキを抑制可能で、複数の入力信号を積和演算した結果を出力可能なスイッチトキャパシタ増幅器を実現できるという効果を奏する。
【０１１０】
本発明に係るスイッチトキャパシタ増幅器は、以上のように、演算増幅器の入力端子に、それぞれの第１端子が接続された第１および第２キャパシタと、上記入力端子とは逆極性の上記演算増幅器の出力端子、および、入力信号が入力される信号入力端子の一方を選択して、第１キャパシタの第２端子に接続する第１スイッチと、上記入力端子と同極性の上記演算増幅器の出力端子、および、上記信号入力端子の一方を選択して、第２キャパシタの第２端子に接続する第２スイッチとを備えている構成である。
【０１１１】
それゆえ、第１および第２キャパシタの静電容量をＣａ、Ｃｘ、第１信号入力端子の電圧をＶｉ、演算増幅器の両出力端子の電圧を、それぞれ、Ｖｃ−Ｖｏ、Ｖｃ＋Ｖｏとすると、スイッチトキャパシタ増幅器のゲインは、（Ｃａ＋Ｃｘ）／（Ｃａ−Ｃｘ）となる。この結果、製造時にプロセスバラツキが発生したとしても、ゲインのバラツキを抑制可能なスイッチトキャパシタ増幅器を実現できるという効果を奏する。
【０１１２】
本発明に係るスイッチトキャパシタ増幅器は、以上のように、上記構成に加えて、上記信号入力端子として、差動の入力信号の一方が入力される第１入力端子と、他方が入力される第２入力端子とが設けられており、上記両スイッチおよび上記両キャパシタの組は、上記信号入力端子としての第１入力端子および上記演算増幅器の入力端子としての反転入力端子の組み合わせと、上記信号入力端子としての第２入力端子および上記演算増幅器の入力端子としての非反転入力端子との組み合わせとに対応して、それぞれ設けられている構成である。
【０１１３】
当該構成では、演算増幅器の反転出力端子からは、第１キャパシタを介して非反転入力端子への負帰還路と、第１キャパシタを介して反転入力端子への正帰還路との双方が形成される。同様に、演算増幅器の非反転出力端子からは、第２キャパシタを介して反転入力端子への負帰還路と、第２キャパシタを介して非反転入力端子への正帰還路との双方が形成される。
【０１１４】
したがって、演算増幅器のフィードバックファクタは、（Ｃａ−Ｃｘ）／（Ｃａ＋Ｃｘ）となる。この結果、Ｃｓ／Ｃｆでゲインが決定され、フィードバックファクタが、Ｃｓ＝Ｃａ＋Ｃｘ、Ｃｆ＝Ｃａ−Ｃｘとしたとき、１／２×（１−Ｃｘ／Ｃａ）となる従来技術の構成に比べて、ゲインが互いに同じ場合、フィードバックファクタを増大させることができる。これにより、高速動作可能なスイッチトキャパシタ増幅器を実現できるという効果を奏する。
【０１１５】
本発明に係るスイッチトキャパシタ増幅器は、以上のように、上記構成に加えて、上記信号入力端子は、複数の入力信号のそれぞれに対応して、複数設けられており、当該各信号入力端子のそれぞれに対応して、上記両スイッチおよび上記両キャパシタの組が設けられている構成である。それゆえ、スイッチトキャパシタ増幅器は、上記差動出力として、各入力信号を積和演算した結果を出力できるという効果を奏する。
【０１１６】
本発明に係るスイッチトキャパシタ増幅器は、以上のように、上記構成に加え、上記演算増幅器の入力端子に第１端子が接続された第３キャパシタと、当該第３キャパシタの第２端子に、上記第１および第２キャパシタへ入力される入力信号とは別の入力信号が入力される信号入力端子を接続するか、あるいは、予め定められた基準電位を印加するかを選択する第３スイッチとを備えている構成である。
【０１１７】
それゆえ、製造時にプロセスバラツキが発生したとしても、ゲインのバラツキを抑制可能で、複数の入力信号を積和演算した結果を出力可能なスイッチトキャパシタ増幅器を実現できるという効果を奏する。
【０１１８】
本発明に係るスイッチトキャパシタ増幅器は、以上のように、上記第１および第２キャパシタの少なくなくとも一方は、可変容量キャパシタである。また、本発明に係るスイッチトキャパシタ増幅器は、以上のように、上記第１キャパシタおよび第２キャパシタの少なくとも一方は、キャパシタアレイであって、当該キャパシタアレイは、複数のキャパシタと、当該各キャパシタの接続を切り換えて、当該キャパシタアレイの静電容量値を変更するスイッチとを備えている構成である。
【０１１９】
これらの構成によれば、第１および第２キャパシタの少なくとも一方の静電容量値を変更できる。これにより、ゲインを調整可能なスイッチトキャパシタ増幅器を実現できるという効果を奏する。
【０１２０】
本発明に係るスイッチトキャパシタ増幅器は、以上のように、上記サンプリングフェーズに上記第１および第２キャパシタの各第２端子へ互いに同一の電圧を印加する構成、または、第１および第２スイッチを有する構成に加えて、上記第１および第２キャパシタの少なくとも一方は、制御信号に対して、静電容量値を線形に変更可能なキャパシタである。
【０１２１】
上記構成では、ゲインが（Ｃａ＋Ｃｘ）／（Ｃａ−Ｃｘ）となり、両者の少なくとも一方が静電容量値を線形に変更可能なので、デシベル−リニア可変ゲインのスイッチトキャパシタ増幅器を実現できるという効果を奏する。
【０１２２】
本発明に係る電荷結合素子用アナログインターフェース回路は、以上のように、電荷結合素子から入力されるアナログ信号を相関ダブルサンプリングする相関ダブルサンプリング回路と、当該相関ダブルサンプリング回路の出力信号を増幅する増幅回路と、当該増幅回路の出力をデジタル値に変換して出力するアナログ−デジタル変換器と、当該アナログ−デジタル変換器の出力信号を、黒レベル補正信号で補正すると共にアナログ信号に変換して、上記増幅回路の入力にフィードバックするデジタル−アナログ変換器とを有する電荷結合素子用アナログインターフェース回路であって、上記増幅回路は、上述のいずれかの構成のスイッチトキャパシタ増幅器である。それゆえ、高精度なデジタル信号を出力可能な電荷結合素子用アナログインターフェース回路を実現できるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の実施形態を示すものであり、スイッチトキャパシタ増幅器の要部構成を示す回路図である。
【図２】本発明の他の実施形態を示すものであり、スイッチトキャパシタ増幅器の要部構成を示す回路図である。
【図３】本発明のさらに他の実施形態を示すものであり、スイッチトキャパシタ増幅器の正帰還用キャパシタを示す回路図である。
【図４】本発明の他の実施形態を示すものであり、ＣＣＤイメージセンサのアナログインターフェースの要部構成を示すブロック図である。
【図５】従来技術を示すものであり、スイッチトキャパシタ増幅器の要部構成を示す回路図である。
【符号の説明】
１・１ａ スイッチトキャパシタ増幅回路（スイッチトキャパシタ増幅器）
２ 演算増幅器（制御手段）
５ｐ・５ｍ・２１ｐ・２１ｍ 負帰還用スイッチ（第１スイッチ、制御手段）
６ｐ・６ｍ・２２ｐ・２２ｍ 負帰還用キャパシタ（第１キャパシタ）
１１ｐ・１１ｍ・２３ｐ・２３ｍ 正帰還用スイッチ（第２スイッチ、制御手段）
１２ｐ・１２ｍ・２４ｐ・２４ｍ 正帰還用キャパシタ（第２キャパシタ）
３１ｐ・３１ｍ 入力キャパシタ（第３キャパシタ）
３２ｐ・３２ｍ 入力スイッチ（第３スイッチ）
Ｔ１ｐ〜Ｔ３ｐ 端子（信号入力端子、第１入力端子）
Ｔ１ｍ〜Ｔ３ｍ 端子（信号入力端子、第２入力端子）
Ｃ１１〜Ｃ３７ キャパシタ
ＳＷ１１〜ＳＷ３７ スイッチ
５１ アナログインターフェース（電荷結合素子用アナログインターフェース回路）
５２ 相関ダブルサンプリング回路
５４ ＰＧＡ回路（プログラマブル増幅器）
５５ アナログ−デジタル変換器
５７ デジタル−アナログ変換器
Claims (12)
- 第１の接続点に、それぞれの第１端子が接続された第１および第２キャパシタと、
サンプリングフェーズには、上記各キャパシタへ入力信号に応じた電荷を蓄積させると共に、ホールドフェーズには、上記第１の接続点の電荷を維持したまま、上記第１および第２キャパシタの各第２端子の電位を、差動出力として、互いに反対方向に変化させる制御手段とを備えていることを特徴とするスイッチトキャパシタ増幅器。 - 上記制御手段は、サンプリングフェーズに、上記第１および第２キャパシタの各第２端子へ互いに同一の電圧を印加することを特徴とする請求項１記載のスイッチトキャパシタ増幅器。
- 上記入力信号は、複数であり、
上記第１および第２キャパシタの組は、上記入力信号のそれぞれに対応して設けられていることを特徴とする請求項１または２記載のスイッチトキャパシタ増幅器。 - さらに、上記第１の接続点に一端が接続された第３キャパシタを備え、
上記制御手段は、上記ホールドフェーズには、上記第１の接続点の電荷を維持したまま、当該第３キャパシタの電位を、上記第１および第２キャパシタへ入力される入力信号とは別の入力信号に応じて変更することを特徴とする請求項１、２または３記載のスイッチトキャパシタ増幅器。 - 演算増幅器の入力端子に、それぞれの第１端子が接続された第１および第２キャパシタと、
上記入力端子とは逆極性の上記演算増幅器の出力端子、および、入力信号が入力される信号入力端子の一方を選択して、第１キャパシタの第２端子に接続する第１スイッチと、
上記入力端子と同極性の上記演算増幅器の出力端子、および、上記信号入力端子の一方を選択して、第２キャパシタの第２端子に接続する第２スイッチとを備えていることを特徴とするスイッチトキャパシタ増幅器。 - 上記信号入力端子として、差動の入力信号の一方が入力される第１入力端子と、他方が入力される第２入力端子とが設けられており、
上記両スイッチおよび上記両キャパシタの組は、上記信号入力端子としての第１入力端子および上記演算増幅器の入力端子としての反転入力端子の組み合わせと、上記信号入力端子としての第２入力端子および上記演算増幅器の入力端子としての非反転入力端子との組み合わせとに対応して、それぞれ設けられていることを特徴とする請求項５記載のスイッチトキャパシタ増幅器。 - 上記信号入力端子は、複数の入力信号のそれぞれに対応して、複数設けられており、
当該各信号入力端子のそれぞれに対応して、上記両スイッチおよび上記両キャパシタの組が設けられていることを特徴とする請求項５または６記載のスイッチトキャパシタ増幅器。 - 上記演算増幅器の入力端子に第１端子が接続された第３キャパシタと、
当該第３キャパシタの第２端子に、上記第１および第２キャパシタへ入力される入力信号とは別の入力信号が入力される信号入力端子を接続するか、あるいは、予め定められた基準電位を印加するかを選択する第３スイッチとを備えていることを特徴とする請求項５、６または７記載のスイッチトキャパシタ増幅器。 - 上記第１および第２キャパシタの少なくなくとも一方は、可変容量キャパシタであることを特徴とする請求項１、２、３、４、５、６、７または８記載のスイッチトキャパシタ増幅器。
- 上記第１キャパシタおよび第２キャパシタの少なくとも一方は、キャパシタアレイであって、
当該キャパシタアレイは、複数のキャパシタと、当該各キャパシタの接続を切り換えて、当該キャパシタアレイの静電容量値を変更するスイッチとを備えていることを特徴とする請求項１、２、３、４、５、６、７または８記載のスイッチトキャパシタ増幅器。 - 上記第１および第２キャパシタの少なくとも一方は、制御信号に対して、静電容量値を線形に変更可能なキャパシタであることを特徴とする請求項２、５、６、７または８記載のスイッチトキャパシタ増幅器。
- 電荷結合素子から入力されるアナログ信号を相関ダブルサンプリングする相関ダブルサンプリング回路と、当該相関ダブルサンプリング回路の出力信号を増幅する増幅回路と、当該増幅回路の出力をデジタル値に変換して出力するアナログ−デジタル変換器と、当該アナログ−デジタル変換器の出力信号を、黒レベル補正信号で補正すると共にアナログ信号に変換して、上記増幅回路の入力にフィードバックするデジタル−アナログ変換器とを有する電荷結合素子用アナログインターフェース回路であって、
上記増幅回路は、請求項１ないし１１のいずれか１項に記載のスイッチトキャパシタ増幅器であることを特徴とする電荷結合素子用アナログインターフェース回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002043783A JP3621385B2 (ja) | 2002-02-20 | 2002-02-20 | スイッチトキャパシタ増幅器、および、それを用いた電荷結合素子用アナログインターフェース回路 |
| US10/353,968 US6853241B2 (en) | 2002-02-20 | 2003-01-30 | Switched-capacitor amplifier and analog interface circuit for charge coupled element adopting the same |
| US10/956,045 US6897720B2 (en) | 2002-02-20 | 2004-10-04 | Switched-capacitor amplifier and analog interface circuit for charge coupled element adopting the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002043783A JP3621385B2 (ja) | 2002-02-20 | 2002-02-20 | スイッチトキャパシタ増幅器、および、それを用いた電荷結合素子用アナログインターフェース回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2003243949A JP2003243949A (ja) | 2003-08-29 |
| JP3621385B2 true JP3621385B2 (ja) | 2005-02-16 |
| JP2003243949A5 JP2003243949A5 (ja) | 2005-05-19 |
Family
ID=27678429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002043783A Expired - Fee Related JP3621385B2 (ja) | 2002-02-20 | 2002-02-20 | スイッチトキャパシタ増幅器、および、それを用いた電荷結合素子用アナログインターフェース回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6853241B2 (ja) |
| JP (1) | JP3621385B2 (ja) |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1213243B (it) * | 1984-11-12 | 1989-12-14 | Ates Componenti Elettron | Circuito buffer a struttura differenziale per la misurazione di cariche capacitive. |
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-
2002
- 2002-02-20 JP JP2002043783A patent/JP3621385B2/ja not_active Expired - Fee Related
-
2003
- 2003-01-30 US US10/353,968 patent/US6853241B2/en not_active Expired - Fee Related
-
2004
- 2004-10-04 US US10/956,045 patent/US6897720B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200095271A (ko) * | 2019-01-31 | 2020-08-10 | 한국전자통신연구원 | 대역폭 조절이 가능한 생체전기신호 증폭기 |
| KR102685321B1 (ko) * | 2019-01-31 | 2024-07-17 | 한국전자통신연구원 | 대역폭 조절이 가능한 생체전기신호 증폭기 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20030155967A1 (en) | 2003-08-21 |
| US20050040886A1 (en) | 2005-02-24 |
| JP2003243949A (ja) | 2003-08-29 |
| US6897720B2 (en) | 2005-05-24 |
| US6853241B2 (en) | 2005-02-08 |
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| Date | Code | Title | Description |
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|
| A621 | Written request for application examination |
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| A871 | Explanation of circumstances concerning accelerated examination |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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