JP5228961B2 - 増幅回路及び撮像装置 - Google Patents

Description

本発明は、２つの信号の差を増幅する増幅回路に係り、特に、イメージセンサから出力される信号のノイズキャンセルと増幅を行う増幅回路に関するものである。

一般的なＣＭＯＳ（complementary metal-oxide
semiconductor）イメージセンサには、画素アレイと読み出し部が設けられている。画素アレイの各画素回路にフォトダイオードとアンプ回路が含まれており、フォトダイオードに発生する電圧がアンプ回路により増幅されて列信号線に出力される。読み出し部では、ＣＤＳ（correlated
double sampling：相関二重サンプリング）と呼ばれるノイズキャンセル処理のため、１つの画素について２回の読み出しが行われる。暗レベル（Ｎ）と信号レベル（ＮＳ）の画素信号がそれぞれ読み出され、これらの信号の差（Ｎ−ＮＳ）に応じて新たな画素信号（Ｓ）が得られる。通常、画像処理を容易にするため、ＣＤＳ後の画素信号（Ｓ）にアナログ−デジタル変換（ＡＤ変換）が実行される。

各画素は、並列方式とシーケンシャル方式を合わせた方法で読み出される。画素アレイの各行が順次に選択され、選択された行の複数の列から並列に画素信号が読み出される。それぞれの列で行われる読み出し処理の程度に応じて、並列性の度合が変化する。表１は、各列で行われる読み出し処理の内容と並列性の度合を示す。

並列性の向上は、消費電力を低く抑えながら性能を向上させることを助ける。このことは、イメージセンサの解像度を増やす場合に列レベルでの要素の集積化が強力に推し進める理由となっている。近年では、各列に増幅回路を備えるＣＭＯＳイメージセンサが見られるようになっている。

特開平１０−１６４４４２号公報

図２６は、イメージセンサにおいて画素信号の増幅とＣＤＳを行う一般的なスイッチト・キャパシタ増幅器の一例を示す図である。

図２６に示す増幅器は、キャパシタＣａ，Ｃｂと、演算増幅器１０１と、スイッチ回路１０２を有する。キャパシタＣａの一方の端子がイメージセンサの列信号線に接続され、他方の端子が演算増幅器１０１の負入力端子に接続される。演算増幅器１０１の負入力端子と出力端子の間にキャパシタＣｂとスイッチ回路１０２が並列接続され、演算増幅器１０１の正入力端子に基準電圧ＧＮＤが入力される。

イメージセンサから暗レベルの電圧Ｖｎが出力されるとき、スイッチ回路１０２がオン状態となる。このとき、演算増幅器１０１の負入力端子はほぼ基準電圧ＧＮＤに保たれているため、キャパシタＣａには電圧Ｖｎが印加される。キャパシタＣｂの電荷は、オン状態のスイッチ回路１０２によってクリアされる。
次いで、イメージセンサから信号レベルの電圧Ｖｎｓが出力されるとき、スイッチ回路１０２がオフ状態となる。このときも、演算増幅器１０１の負入力端子はほぼ基準電圧ＧＮＤに保たれているため、キャパシタＣａには電圧Ｖｎｓが印加される。キャパシタＣａの電圧が「Ｖｎ」から「Ｖｎｓ」へ変化すると、この電圧の変化分に相当する電荷がキャパシタＣｂに蓄積される。演算増幅器１０１の出力電圧Ｖｏｕｔは、概ね次の式で表される。

［数１］
Ｖｏｕｔ＝（Ｃａ／Ｃｂ）×（Ｖｎｓ−Ｖｎ） … （１）

式（１）に示すように、図２６に示す増幅器は、暗レベルと信号レベルとの差（Ｖｎｓ−Ｖｎ）をキャパシタＣａ，Ｃｂの容量比に応じたゲインで増幅する。

この増幅器をイメージセンサの各列に設けた場合、静電容量のミスマッチによるゲインのばらつきが問題となる。
静電容量のマッチングの精度は、マスキング処理などによって制限されており、近年のプロセスで比較的大きなキャパシタを形成する場合でも０．１％程度に留まる。この精度は、１０ビットの分解能と等価である。暗いシーンを撮影し、カメラシステムの外部で追加的な信号増幅を行う場合、０．１％のエラーはたちまち視認可能なノイズを生じる。増幅器のゲインのばらつきに伴うノイズは、スクリーンにおいて上から下へ走る線のように現れる。各列のゲインを適応的に変化させる広ダイナミックレンジ手法を用いる場合、上述したノイズの問題は更に深刻となる。

また、キャパシタＣｂの最小のサイズは、静電容量のマッチング精度や熱雑音との兼ね合いによって制限される。そのため、高いゲインが要求される場合、図２６に示す増幅器ではキャパシタＣａのサイズを大きくしなければならず、面積が大きくなるという問題が生じる。その上、ゲインをプログラマブルにする場合、キャパシタＣ１を複数の単位キャパシタに分割して、それらの接続を切り替えるスイッチ回路を設ける必要があるため、面積が更に大きくなる。そのため、図２６に示す増幅器は、イメージセンサの各列で増幅を行う並列度の高い方式には不向きである。

更に、図２６に示す増幅器では、ゲインを高めると演算増幅器１０１のフィードバック量が減少するため、動特性が劣化するという問題が生じる。また、フィードバック量が減少すると駆動能力が低下するため、演算増幅器１０１が後段の回路を駆動できなくなるという問題も生じる。一方、このような問題を回避するため演算増幅器１０１の直流ゲインを高くしてゲイン帯域幅を広くすると、消費電力と回路面積が増大するという問題を生じる。従って、図２６に示す増幅器において達成できるゲインは、実際上８倍〜１６倍に留まる。もっと高いゲインが必要な場合は別の増幅段を設けることになるため、消費電力と回路面積の増大が避けられない。

本発明はかかる事情に鑑みてなされたものであり、その目的は、消費電力と回路面積の増大を抑制できる増幅回路と、そのような増幅回路を備えた撮像装置を提供することにある。

本発明の第１の観点に係る増幅回路は、第１信号と第２信号との差を増幅する増幅回路であって、第１ノードと第２ノードの間に設けられた第１キャパシタと、第３ノードと第４ノードの間に設けられた第２キャパシタと、上記第１信号又は上記第２信号を上記第１ノードに入力する入力回路と、上記第２ノードを基準電圧に接続する第１スイッチ回路と、上記第２ノードを上記第３ノードに接続する第２スイッチ回路と、上記第３ノードの電圧が上記基準電圧に近づくように上記第４ノードへ電流を供給する電流供給回路と、上記第２キャパシタの電荷を放電する第２キャパシタ放電回路とを有する。上記増幅回路は、初期フェーズにおいて、上記第２キャパシタ放電回路が上記第２キャパシタの電荷を放電する。また、上記増幅回路は、積分フェーズにおいて、上記第１スイッチ回路がオンし、上記第２スイッチ回路がオフし、上記入力回路が上記第１信号を上記第１ノードに入力する第１信号蓄積動作と、上記第１信号蓄積動作に続いて、上記第１スイッチ回路がオフし、上記第２スイッチ回路がオンし、上記入力回路が上記第２信号を上記第１ノードに入力する第２信号蓄積動作とを増幅率に応じた回数だけ反復する。

上記増幅回路によれば、上記初期フェーズにおいて、上記第２キャパシタの電荷が上記第２キャパシタ放電回路により放電される。
上記積分フェーズの上記第１信号蓄積動作では、上記第１スイッチ回路を介して上記第２ノードが上記基準電圧に接続され、上記入力回路によって上記第１信号が上記第１ノードに入力されるため、上記第１キャパシタには上記第１信号に応じた電荷が蓄積される。
上記第１信号蓄積動作に続く上記第２信号蓄積動作では、上記第１スイッチ回路がオフし、上記第２スイッチ回路がオンするため、上記第１キャパシタから上記第２キャパシタへの電荷の移動が可能になる。このとき、上記入力回路によって上記第２信号が上記第１ノードに入力されるとともに、上記第３ノードの電圧が上記基準電圧に近づくように上記第４ノードへ電流が供給されるため、上記第１キャパシタには上記第２信号に応じた電荷が蓄積される。また、上記第１信号と上記第２信号との差分に応じた電荷が上記第１キャパシタから上記第２キャパシタへ転送される。
この第１信号蓄積動作と第２信号蓄積動作が反復されることにより、上記第１信号と上記第２信号との差分に応じた電荷が上記第２キャパシタにおいて蓄積される。当該蓄積される電荷の量は、上記反復の回数を増やすことによって増大する。

好適に、上記増幅回路は、上記第４ノードを上記電流供給回路の電流出力端子に接続する第３スイッチ回路と、上記第４ノードを上記基準電圧に接続する第４スイッチ回路と、上記第１ノードを上記電流供給回路の電流出力端子に接続する第５スイッチ回路と、上記第１キャパシタの電荷を放電する第１キャパシタ放電回路とを有してよい。そして、上記増幅回路は、上記積分フェーズにおいて、上記第４スイッチ回路及び上記第５スイッチ回路がオフし、上記積分フェーズの少なくとも上記第２信号蓄積動作において、上記第３スイッチ回路がオンし、上記積分フェーズの後の放電フェーズにおいて、上記第１キャパシタ放電回路が上記第１キャパシタの電荷を放電し、上記放電フェーズの後の電荷転送フェーズにおいて、上記第１スイッチ回路及び上記第３スイッチ回路がオフし、上記第２スイッチ回路、上記第４スイッチ回路及び上記第５スイッチ回路がオンし、上記第３ノードの電圧が上記基準電圧に近づくように上記電流供給回路が上記第１ノードへ電流を供給してよい。

上記増幅回路によれば、上記積分フェーズの後の上記放電フェーズにおいて、上記第１キャパシタの電荷が上記第１キャパシタ放電回路により放電される。そして、上記放電フェーズの後の上記電荷転送フェーズでは、上記第１スイッチ回路がオフし、上記第２スイッチ回路がオンするため、上記第２キャパシタから上記第１キャパシタへの電荷の移動が可能になる。このとき、上記第３スイッチ回路がオフし、上記第５スイッチ回路がオンし、上記第３ノードの電圧が上記基準電圧に近づくように上記第１ノードへ電流が供給されると、上記第３ノードの電圧が上記基準電圧に近づくように上記第２キャパシタから上記第１キャパシタへ電荷が転送される。上記第４スイッチ回路がオンしているため、上記第２キャパシタに蓄積されるほぼ全ての電荷が上記第１キャパシタへ転送される。

好適に、上記増幅回路は、第５ノードと上記第２ノードとの間に設けられた第３キャパシタと、上記第５ノードを上記電流出力端子に接続する第６スイッチ回路とを有してよく、上記電流供給回路は、上記第５ノードの電圧と上記基準電圧との電圧差に応じた電流を出力してよい。この場合、上記初期フェーズにおいて、上記第２スイッチ回路及び上記第５スイッチ回路がオフし、上記第１スイッチ回路及び上記第６スイッチ回路がオンし、上記積分フェーズの上記第２信号蓄積動作並びに上記電荷転送フェーズにおいて、上記第６スイッチ回路がオフしてよい。

好適に、上記増幅回路は、上記第５ノードを上記第３ノードに接続する第７スイッチ回路を有してよい。この場合、上記積分フェーズの上記第１信号蓄積動作において、上記第３スイッチ回路及び上記第７スイッチ回路がオンし、上記第６スイッチ回路がオフし、上記積分フェーズの上記第２信号蓄積動作において、上記第３スイッチ回路がオンし、上記第６スイッチ回路及び上記第７スイッチ回路がオフし、上記放電フェーズにおいて、上記第３スイッチ回路及び上記第７スイッチ回路がオンし、上記第６スイッチ回路がオフし、上記電荷転送フェーズにおいて、上記第３スイッチ回路、上記第６スイッチ回路及び上記第７スイッチ回路がオフしてよい。

好適に、上記増幅回路は、上記初期フェーズにおいて、上記第３スイッチ回路がオフし、上記第４スイッチ回路及び上記第７スイッチ回路がオンしてよい。この場合、上記初期フェーズにおいて導通経路を形成する上記第４スイッチ回路、上記第７スイッチ回路及び上記第６スイッチ回路と、当該導通経路に放電電流を供給する上記電流供給回路とが上記第２キャパシタ放電回路として動作してよい。

好適に、上記増幅回路は、上記第１スイッチ回路と上記第３キャパシタが共有する第６ノードを上記第２ノードに接続する第８スイッチ回路と、上記第５ノードを上記第２ノードに接続する第９スイッチ回路とを有してよい。この場合、上記増幅回路は、上記初期フェーズ、上記積分フェース、上記放電フェーズ及び上記電荷転送フェーズにおいて、上記第８スイッチ回路がオンし、上記第９スイッチ回路がオフし、上記電荷転送フェーズの後の補正フェーズにおいて、上記第１スイッチ回路、上記第５スイッチ回路及び上記第９スイッチ回路がオンし、上記第２スイッチ回路、上記第３スイッチ回路、上記第６スイッチ回路、上記第７スイッチ回路及び第８スイッチ回路がオフしてよい。

好適に、上記第１キャパシタは、並列に接続された複数の単位キャパシタを含んでよい。この場合、上記増幅回路は、上記電荷転送フェーズにおいて、上記複数の単位キャパシタの少なくとも一部をゲイン設定信号に応じて選択し、当該選択した単位キャパシタを上記第１ノードと上記第２ノードとの間に接続する選択回路を有してよい。

好適に、上記入力回路は、上記第１信号、上記第２信号、第１基準信号又は第２基準信号を上記第１ノードへ入力してよい。この場合、上記増幅回路は、上記積分フェーズにおいて、上記第１スイッチ回路がオンし、上記第２スイッチ回路がオフし、上記入力回路が上記第１基準信号を上記第１ノードに入力する第１基準信号蓄積動作と、上記第１基準信号蓄積動作に続けて、上記第１スイッチ回路がオフし、上記第２スイッチ回路がオンし、上記入力回路が上記第２基準信号を上記第１ノードに入力する第２基準信号蓄積動作とを上記増幅率に応じた回数だけ反復してよい。

好適に、上記増幅回路は、上記第１ノードを上記基準電圧に接続する第１０スイッチ回路を有してよく、上記放電フェーズにおいて、上記第１スイッチ回路及び上記第１０スイッチ回路がオンしてよい。この場合、上記放電フェーズにおいて導通経路を形成する上記第１スイッチ回路及び上記第１０スイッチ回路が上記第１キャパシタ放電回路として動作してよい。

好適に、上記増幅回路は、それぞれ所定のタイミングで発生する上記第１信号及び上記第２信号を保持する信号保持回路を有してよい。

本発明の第２の観点に係る撮像装置は、行列状に配列された複数の画素回路を含む画素アレイと、上記画素アレイの各行を順次に選択し、選択した行に属するＮ個の画素回路からそれぞれノイズレベルに応じた第１信号及び撮像レベルに応じた第２信号を出力させる画素走査回路と、上記Ｎ個の画素回路から出力される上記第１信号及び上記第２信号の差をそれぞれ増幅するＮ個の上記増幅回路とを備える。

本発明によれば、入力される２つの信号の差に応じた電荷をキャパシタへ繰り返し蓄積させることにより増幅を行うため、消費電力と回路面積の増大を抑制できる。

第１の実施形態に係る撮像装置の構成の一例を示す図である。 画素回路の構成の一例を示す図である。 垂直走査回路の構成の一例を示す図である。 信号保持回路の構成の一例を示す図である。 読み出し回路の構成の一例を示す図である。 シリアル変換回路の構成の一例を示す図である。 初期フェーズにおける読み出し回路（図５）の接続状態の一例を示す図である。 第２信号蓄積動作における読み出し回路（図５）の接続状態の一例を示す図である。 第１信号蓄積動作における読み出し回路（図５）の接続状態の一例を示す図である。 放電フェーズにおける読み出し回路（図５）の接続状態の一例を示す図である。 電荷転送フェーズにおける読み出し回路（図５）の接続状態の一例を示す図である。 補正フェーズにおける読み出し回路（図５）の接続状態の一例を示す図である。 第２の実施形態における読み出し回路の構成の一例を示す図である。 電荷転送フェーズにおける読み出し回路（図１３）の接続状態の一例を示す図である。 第３の実施形態における読み出し回路の構成の一例を示す図である。 第１基準信号蓄積動作における読み出し回路（図１５）の接続状態の一例を示す図である。 第２基準信号蓄積動作における読み出し回路（図１５）の接続状態の一例を示す図である。 第４の実施形態における読み出し回路の構成の一例を示す図である。 初期フェーズにおける読み出し回路（図１８）の接続状態の一例を示す図である。 第２信号蓄積動作における読み出し回路（図１８）の接続状態の一例を示す図である。 第１信号蓄積動作における読み出し回路（図１８）の接続状態の一例を示す図である。 放電フェーズにおける読み出し回路（図１８）の接続状態の一例を示す図である。 電荷転送フェーズにおける読み出し回路（図１８）の接続状態の一例を示す図である。 第５の実施形態における読み出し回路の構成の一例を示す図である。 第６の実施形態におけるシリアル変換回路の構成の一例を示す図である。 イメージセンサにおいて画素信号の増幅とＣＤＳを行う一般的なスイッチト・キャパシタ増幅器の一例を示す図である。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る撮像装置の構成の一例を示す図である。本実施形態に係る撮像装置は、画素アレイ１と、垂直走査回路２と、読み出し処理回路３と、制御回路４を有する。
画素アレイ１は、本発明における画素アレイの一実施形態である。
垂直走査回路２は、本発明における画素走査回路の一実施形態である。

［画素アレイ１］
画素アレイ１は、それぞれ撮像対象からの光を電気信号に変換する複数の画素回路１０を有する。画素回路１０は行列状に配列されており、行ごとに共通の行信号線ＬＲ１，ＬＲ２，…に接続され、列ごとに共通の列信号線ＬＣ１，ＬＣ２，…に接続される。

図２は、画素回路１０の構成の一例を示す図である。画素回路１０は、撮像対象の光を受けて光電荷を生成するフォトダイオードＰＤと、ｎ型のＭＯＳトランジスタＱ１〜Ｑ４を有する。
フォトダイオードＰＤのアノードが基準電圧ＧＮＤに接続され、そのカソードがＭＯＳトランジスタ（転送トランジスタ）Ｑ１を介してフローティング領域ＦＤに接続される。電源ラインＶＤＤとフローティング領域ＦＤの間にＭＯＳトランジスタ（リセットトランジスタ）Ｑ２が設けられる。ＭＯＳトランジスタ（増幅トランジスタ）Ｑ３のゲートがフローティング領域ＦＤに接続され、そのドレインが電源ラインＶＤＤに接続され、そのソースがＭＯＳトランジスタ（選択トランジスタ）Ｑ４を介して出力Ｐｏｕｔに接続される。ＭＯＳトランジスタＱ１，Ｑ２，Ｑ４のゲートには、行信号線（ＬＲ１，ＬＲ２，…）を介して制御信号φｔ，φｒ，φｘが入力される。画素回路１０において発生した画素信号は、出力Ｐｏｕｔから列信号線（ＬＣ１，ＬＣ２，…）へ出力される。

図２に示す画素回路１０は以下のように動作する。
新たなフィールドに入ると、転送トランジスタＱ１及びリセットトランジスタＱ２がオフに設定されて蓄積期間が開始される。蓄積期間では、撮像対象からの光に応じて発生した光電荷がフォトダイオードＰＤにおいて蓄積される。

蓄積期間が終了するとき、転送トランジスタＱ１がオフに設定された状態でリセットトランジスタＱ２がオンに設定される。これにより、フローティング領域ＦＤの電荷がリセットされる。このリセット状態において、増幅トランジスタＱ３の出力信号がリセットレベル信号Ｎとして読み出される。

フローティング領域ＦＤの電荷がリセットされた後、転送トランジスタＱ１がオン、リセットトランジスタＱ２がオフに設定される。これにより、フォトダイオードＰＤに蓄積された光電荷がリセット状態のフローティング領域ＦＤに転送される。光電荷の転送後、転送トランジスタＱ１が再びオフに設定される。フローティング領域ＦＤに光電荷が転送された状態において、増幅トランジスタＱ３の出力信号が画素信号ＮＳとして読み出される。画素信号ＮＳは、フォトダイオードＰＤの容量に蓄積された光電荷の成分と、リセットレベル信号Ｎの成分を含む。画素信号ＮＳからリセットレベル信号Ｎを減算することにより、リセットレベルのノイズ分をキャンセルした画素信号Ｓが得られる。

このようにして１つのフィールドが終了すると、次のフィールドにおいて同様な動作が繰り返される。読み出し処理回路３において信号（Ｎ，ＮＳ）が読み出されるとき、制御信号φｘがハイレベルに設定され、選択トランジスタＱ４がオン状態となる。

［垂直走査回路２］
垂直走査回路２は、画素アレイ１の画素行列を１行ずつ順次に選択し、選択した行に属する画素回路１０の画素信号を各々の列信号線ＬＣ１，ＬＣ２，…へ出力させる。

図３は、垂直走査回路２の構成の一例を示す図である。図３に示す垂直走査回路２は、パルスシフト回路２１とスイッチ回路２２を有する。
パルスシフト回路２１は、制御回路４において生成される制御信号（スタート信号、垂直走査クロック信号等）に応じて順次にシフトするパルス信号を発生する。パルスシフト回路２１は、例えばシフトレジスタによって構成される。
スイッチ回路２２は、パルスシフト回路２１のパルス信号に応じて、画素回路１０の制御信号線（φｒ，φｔ，φｘ）を行信号線ＬＲ１〜ＬＲｉの何れか１つに接続する。スイッチ回路２２は、例えば図３に示すように、パルスシフト回路２１のパルス信号に応じてオンオフするトランジスタによって構成される。

［読み出し処理回路３］
読み出し処理回路３は、垂直走査回路２よって順次に選択される画素アレイ１の１行分の画素回路１０から画素信号を読み出し、読み出した画素信号にＣＤＳ、増幅、ＡＤ変換等の処理を施して画素データＰｄａｔを生成する。

読み出し処理回路３は、例えば図１に示すように、信号保持回路３１−１〜３１−ｊと、読み出し回路３２−１〜３２−ｊと、シリアル変換回路３３と、アナログ−デジタル変換回路３４を有する。

信号保持回路３１−ｋ（ｋは１からｊまでの任意の整数を示す）は、列信号線ＬＣｋを介して画素回路１０から読み出されるリセットレベル信号Ｎと画素信号ＮＳを保持する。

図４は、信号保持回路３１−ｋの構成の一例を示す図である。図４に示す信号保持回路３１−ｋは、キャパシタＣｎ，Ｃｎｓと、バッファ回路３０１，３０２と、スイッチ回路３０３と、電流源３０４を有する。
電流源３０４は、列信号線ＬＣｋを介して画素回路１０の出力に接続されており、増幅トランジスタＱ３（図２）のソースに一定の電流を流す。
キャパシタＣｎ，Ｃｎｓは、その一方の端子が基準電圧ＧＮＤに接続され、他方の端子がスイッチ回路３０３を介して列信号線ＬＣｋに接続される。スイッチ回路３０５は、制御回路４の制御に応じてキャパシタＣｎ，Ｃｎｓと列信号線ＬＣｋとを選択的に接続する。

画素回路１０からリセットレベル信号Ｎが出力される期間ではキャパシタＣｎと列信号線ＬＣｋが接続され、画素信号ＮＳが出力される期間ではキャパシタＣｎｓと列信号線ＬＣｋが接続される。これにより、キャパシタＣｎにはリセットレベル信号Ｎが保持され、これに応じた電圧Ｖｎがバッファ回路３０１から出力される。また、キャパシタＣｎｓには画素信号ＮＳが保持され、これに応じた電圧Ｖｎｓがバッファ回路３０２から出力される。

読み出し回路３２−ｋは、信号保持回路３１−ｋにおいて保持されたリセットレベル信号Ｎと画素信号ＮＳを入力し、その差を増幅して出力する。

図５は、読み出し回路３２−ｋの構成の一例を示す図である。なお、読み出し回路３２−ｋは、符号「３２」で表される場合がある。
図５の例において、読み出し回路３２は、スイッチ回路ＳＷ１〜ＳＷ１２と、キャパシタＣ１〜Ｃ３と、演算増幅器３０５を有する。
キャパシタＣ１は、本発明における第１キャパシタの一実施形態である。
キャパシタＣ２は、本発明における第２キャパシタの一実施形態である。
スイッチ回路１１及び１２を含む回路は、本発明における入力回路の一実施形態である。
スイッチ回路ＳＷ１〜ＳＷ１０は、本発明における第１〜第１０スイッチ回路の一実施形態である。
演算増幅器３０５は、本発明における電流供給回路の一実施形態である。

スイッチ回路ＳＷ１１は、信号保持回路３１−ｋにおいて保持されたリセットレベル信号Ｎ（電圧Ｖｎ）をノードＮ１に入力する。
スイッチ回路ＳＷ１２は、信号保持回路３１−ｋにおいて保持された画素信号ＮＳ（電圧Ｖｎｓ）をノードＮ１に入力する。
スイッチ回路ＳＷ１０は、ノードＮ１を基準電圧ＧＮＤに接続する。

キャパシタＣ１は、ノードＮ１（第１ノード）とノードＮ２（第２ノード）の間に設けられる。
キャパシタＣ２は、ノードＮ３（第３ノード）とノードＮ４（第４ノード）の間に設けられる。

スイッチ回路ＳＷ８は、ノードＮ６（第６ノード）をノードＮ２に接続する。
スイッチ回路ＳＷ１は、ノードＮ６を基準電圧ＧＮＤに接続する。スイッチ回路ＳＷ８がオンのとき、スイッチ回路ＳＷ１がノードＮ２を基準電圧ＧＮＤに接続する。
スイッチ回路ＳＷ２は、ノードＮ６をノードＮ３に接続する。スイッチ回路ＳＷ８がオンのとき、スイッチ回路ＳＷ２がノードＮ２をノードＮ３に接続する。

演算増幅器３０５は、基準電圧ＧＮＤに接続される正入力端子とノードＮ５（第５ノード）に接続される負入力端子との電圧差に応じた電流を生成してノードＮ４に出力する。演算増幅器３０５は、例えばＯＴＡ（operational transconductance amplifier）であり、そのゲイン（トランスコンダクタンス）が非常に大きい。そのため、演算増幅器３０５からノードＮ４へ供給される電流の負帰還の働きにより、ノードＮ５の電圧が基準電圧ＧＮＤとほぼ等しくなる。

キャパシタＣ３は、ノードＮ５とノードＮ６の間に設けられる。
スイッチ回路ＳＷ６は、ノードＮ５を演算増幅器３０５の電流出力端子に接続する。
スイッチ回路ＳＷ７は、ノードＮ５をノードＮ３に接続する。
スイッチ回路ＳＷ９は、ノードＮ５をノードＮ２に接続する。
スイッチ回路ＳＷ４は、ノードＮ４を基準電圧ＧＮＤに接続する。
スイッチ回路ＳＷ３は、ノードＮ４を演算増幅器３０５の電流出力端子に接続する。
スイッチ回路ＳＷ５は、演算増幅器３０５の電流出力端子をノードＮ１に接続する。

図５に示す読み出し回路３２では、リセットレベル信号Ｎ（電圧Ｖｎ）と画素信号ＮＳ（電圧Ｖｎｓ）との差（Ｖｎ−Ｖｎｓ）に応じた電荷をキャパシタＣ１からキャパシタＣ２へ繰り返し転送することにより、その繰り返しの回数に応じて積分された信号電荷がキャパシタＣ２に蓄積される。また、キャパシタＣ２に蓄積された信号電荷をキャパシタＣ１へ戻すことにより、キャパシタＣ１，Ｃ２の容量に依存しない正確なゲインが得られる。
読み出し回路３２の詳しい動作については、後に図７〜図１２を参照して説明する。

シリアル変換回路３３は、各読み出し回路（３２−１〜３２−ｊ）からパラレルに出力される画素信号をシリアルの信号列に変換する。

図６は、シリアル変換回路３３の構成の一例を示す図である。
図６に示すシリアル変換回路３３は、読み出し回路３２−１〜３２−ｊの出力に設けられたキャパシタＣＭ１〜ＣＭｊと、スイッチ回路ＳＡ１〜ＳＡｊ，ＳＢ１〜ＳＢｊ，ＳＣ１〜ＳＣｊ，ＳＤ１〜ＳＤｊと、ＯＴＡなどの演算増幅器３０６とを有する。
キャパシタＣＭｋ（ｋ＝１〜ｊ）は、読み出し回路３２−ｋから出力される画素信号Ｐｓを保持する。キャパシタＣＭｋの一方の端子は、スイッチ回路ＳＡｋを介して読み出し回路３２−ｋの出力に接続されるとともにスイッチ回路ＳＣｋを介して演算増幅器３０６の出力に接続される。キャパシタＣＭｋの他方の端子は、スイッチ回路ＳＢｋを介して基準電圧ＧＮＤに接続されるとともにスイッチ回路ＳＤｋを介して演算増幅器３０６の負入力端子に接続される。演算増幅器３０６の正入力端子は基準電圧ＧＮＤに接続される。

読み出し回路３２−１〜３２−ｊから増幅された画素信号Ｐｓが出力される期間において、スイッチ回路ＳＡ１〜ＳＡｊ及びＳＢ１〜ＳＢｊが全てオンし、スイッチ回路ＳＣ１〜ＳＣｊ及びＳＤ１〜ＳＤｊが全てオフする。これにより、読み出し回路３２−１〜３２−ｊから出力される画素信号ＰｓがそれぞれキャパシタＣＭ１〜ＣＭｊによって保持される。
画素信号Ｐｓの出力期間が終了すると、スイッチ回路ＳＡ１〜ＳＡｊ及びＳＢ１〜ＳＢｊが全てオフし、スイッチ回路ＳＣ１〜ＳＣｊ及びＳＤ１〜ＳＤｊが順次にオンする。すなわち、スイッチ回路ＳＣ１及びＳＤ１，ＳＣ２及びＳＤ２，ＳＣ３及びＳＤ３，…という具合にスイッチ回路のペアが順次オンする。１つのペアがオンするとき、他のペアはオフする。スイッチ回路のペアが順次にオンすると、キャパシタＣＭ１〜ＣＭｊが１つずつ順に演算増幅器３０６の負入力端子と出力端子の間に接続される。負帰還の働きによって演算増幅器３０６の負入力端子はほぼ基準電圧ＧＮＤと等しくなるため、演算増幅器３０６の出力にはそのとき接続されるキャパシタ（ＣＭ１〜ＣＭｊ）の電圧とほぼ等しい電圧が発生する。このようにして、キャパシタＣＭ１〜ＣＭｊに保持された画素信号Ｐｓが演算増幅器３０６からシリアルに出力される。

アナログ−デジタル変換回路３４は、シリアル変換回路３３からシリアルに出力される画素信号Ｓｏｕｔを所定ビット長のデジタル信号に変換し、画素データＰｄａｔとして出力する。

［制御回路４］
制御回路４は、撮像装置の各構成要素を制御するための制御信号を生成する。
例えば、制御回路４は、画素回路１０において画素信号を生成するための制御信号（φｔ，φｒ，φｘ）や、垂直走査回路２において画素アレイ１の各行を順次に選択するための制御信号、信号保持回路３１−１〜３１−ｊにおいて画素回路１０からの信号（Ｎ，ＮＳ）を保持するための制御信号、読み出し回路３２−１〜３２−ｊにおいてスイッチ回路（ＳＷ１〜ＳＷ１２）に供給する制御信号、シリアル変換回路３３においてシリアルの信号列を得るための制御信号などを生成する。

ここで、上述した構成を有する撮像装置の動作について、読み出し回路３２を中心に詳しく説明する。

垂直走査回路２の走査によって、行信号線（ＬＲ１，…ＬＲｊ）が順次に活性化される。行信号線が活性化されると、これに接続される１行（１ライン）の画素回路１０からそれぞれ画素信号（Ｎ，ＮＳ）が出力される。画素信号は、列信号線（ＬＣ１〜ＬＣｊ）を介して読み出し処理回路３に入力され、信号保持回路３１−１〜３１−ｊに保持される。信号保持回路３１−１〜３１−ｊに１ライン分の画素信号Ｎ，ＮＳが保持されると、読み出し回路３２−１〜３２−ｊにおいて画素信号の差（ＮＳ−Ｎ）を増幅する動作が開始される。

読み出し回路３２では、増幅動作が複数のフェーズ（初期フェーズ，積分フェーズ，放電フェーズ，電荷転送フェーズ，補正フェーズ）によって段階的に進行する。

１．初期フェーズ（図７）
初期フェーズにおいては、キャパシタＣ２の電荷が初期化される。

図７は、初期フェーズにおける読み出し回路３２の接続状態の一例を示す図である。
初期フェーズにおける各スイッチ回路のオンとオフの状態は次の通りである。
オン状態：ＳＷ１，ＳＷ４，ＳＷ６，ＳＷ７，ＳＷ８，ＳＷ１１
オフ状態：ＳＷ２，ＳＷ３，ＳＷ５，ＳＷ９，ＳＷ１０，ＳＷ１２

初期フェーズにおいて、演算増幅器３０５の出力端子がスイッチ回路ＳＷ６を介して負入力端子に接続され、負入力端子と正入力端子の間にキャパシタＣ２，Ｃ３が接続される。負帰還の働きによって負入力端子と正入力端子の電圧はほぼ等しくなるが、演算増幅器３０５が有限の直流ゲインを有しているため、キャパシタＣ２，Ｃ３には微小なオフセット電圧Ｖｏｆｓが保持される。

また、図７に例示する接続状態では、ノードＮ１にリセットレベル信号Ｎ（電圧Ｖｎ）が入力され、ノードＮ２に基準電圧ＧＮＤが入力されるため、キャパシタＣ１にはリセットレベル信号Ｎ（電圧Ｖｎ）が保持される。

２．積分フェーズ（図７，図８，図９）
積分フェーズにおいては、リセットレベル信号Ｎと画素信号ＮＳとの差分（Ｖｎ−Ｖｎｓ）に応じた電荷（以下、「信号電荷」と呼ぶ）がキャパシタＣ１からキャパシタＣ２へ繰り返し転送されることにより、この繰り返し回数に応じて積分された信号電荷がキャパシタＣ２に蓄積される。

具体的には、次に述べる第１信号蓄積動作と第２信号蓄積動作のセットが増幅率（ゲイン）に応じた回数だけ反復される。
すなわち、第１信号蓄積動作では、リセットレベル信号Ｎ（電圧Ｖｎ）に応じた電荷がキャパシタＣ１に蓄積される。
第１信号蓄積動作に続く第２信号蓄積動作では、画素信号ＮＳ（電圧Ｖｎｓ）に応じた電荷がキャパシタＣ１に蓄積されるとともに、差分（Ｖｎ−Ｖｎｓ）に応じた信号電荷がキャパシタＣ１からキャパシタＣ２へ転送される。

まず、積分フェーズの最初の第１信号蓄積動作は、上述した図７に示す接続状態において初期フェーズと同時に行われる。このときキャパシタＣ１には、リセットレベル信号Ｎに応じた電荷「Ｃ１×Ｖｎ」が蓄積される（「Ｃ１」はキャパシタＣ１の静電容量も示す。キャパシタＣ２，Ｃ３についても同じ。）。

初期フェーズと同時に行われる最初の第１信号蓄積動作に続けて、第２信号蓄積動作が行われる。
図８は、第２信号蓄積動作における読み出し回路３２の接続状態の一例を示す図である。
第２信号蓄積動作における各スイッチ回路のオンとオフの状態は次の通りである。
オン状態：ＳＷ２，ＳＷ３，ＳＷ８，ＳＷ１２
オフ状態：ＳＷ１，ＳＷ４，ＳＷ５，ＳＷ６，ＳＷ７，ＳＷ９，ＳＷ１０，ＳＷ１１

第２信号蓄積動作では、ノードＮ１に画素信号ＮＳ（電圧Ｖｎｓ）が入力され、演算増幅器３０５の出力端子がキャパシタＣ２を介してノードＮ２に接続され、ノードＮ５がキャパシタＣ３を介してノードＮ２に接続される。
このとき、演算増幅器３０５の負入力端子（ノードＮ５）に生じるオフセット電圧Ｖｏｆｓと、第１信号蓄積動作においてキャパシタＣ３に保持される電圧とがほぼ等しいため、両者の電圧が相殺し、ノードＮ２の電圧がほぼ基準電圧ＧＮＤと等しくなる。
ノードＮ２の電圧がほぼ基準電圧ＧＮＤと等しいため、キャパシタＣ１には電荷「Ｃ１×Ｖｎｓ」が蓄積される。直前の第１信号蓄積動作においてキャパシタＣ１に電荷「Ｃ１×Ｖｎ」が蓄積されているため、差分の信号電荷「Ｃ１×（Ｖｎ−Ｖｎｓ）」がキャパシタＣ１からキャパシタＣ２へ転送される。

キャパシタＣ３に保持される電圧によって演算増幅器３０５のオフセット電圧Ｖｏｆｓが相殺されるため、キャパシタＣ１からキャパシタＣ２へ電荷を転送する際のオフセット電圧Ｖｏｆｓによる誤差がほぼ除去される。

なお、演算増幅器３０５の有限な直流ゲインの影響に関しては、信号電荷の積分に伴って演算増幅器３０５の出力電圧が変化することによる誤差が存在する。しかし、演算増幅器３０５の直流ゲインが信号レンジにおいてほぼ一定である場合、この誤差は積分結果に比例するため、一定のゲイン誤差になる。そのため、イメージセンサにおいてはあまり問題にはならない。

上述した第２信号蓄積動作に続けて、２回目以降の第１信号蓄積動作が図９に示す接続状態により行われる。
２回目以降の第１信号蓄積動作における各スイッチ回路のオンとオフの状態は次の通りである。
オン状態：ＳＷ１，ＳＷ３，ＳＷ７，ＳＷ８，ＳＷ１１
オフ状態：ＳＷ２，ＳＷ４，ＳＷ５，ＳＷ６，ＳＷ９，ＳＷ１０，ＳＷ１２

図９に示す第１信号蓄積動作においても、ノードＮ１にリセットレベル信号Ｎ（電圧Ｖｎ）が入力され、ノードＮ２が基準電圧ＧＮＤに接続されるため、キャパシタＣ１にはリセットレベル信号Ｎ（電圧Ｖｎ）が保持される。

また、図９に示す第１信号蓄積動作では、演算増幅器３０５の出力端子がキャパシタＣ２を介してノードＮ５に接続され、ノードＮ５がキャパシタＣ３を介して基準電圧ＧＮＤに接続される。このとき、キャパシタＣ３に保持される電圧とノードＮ５に生じるオフセット電圧Ｖｏｆｓがほぼ等しいため、キャパシタＣ３の電荷量は直前の第２信号蓄積動作における値から変化しない。従って、このキャパシタＣ３と直列に接続されたキャパシタＣ２の電荷量もほぼ同一に保持される。
なお、第２信号蓄積動作においてはノードＮ３の接続点が基準電圧ＧＮＤからノードＮ５に変更されるため、演算増幅器３０５の出力電圧（Ｐｓ）はオフセット電圧Ｖｏｆｓ分だけシフトする。

３．放電フェーズ（図１０）
放電フェーズでは、積分フェーズの最後の第２信号蓄積動作においてキャパシタＣ１に蓄積された電荷が放電される。

図１０は、放電フェーズにおける読み出し回路３２の接続状態の一例を示す図である。
放電フェーズにおける各スイッチ回路のオンとオフの状態は次の通りである。
オン状態：ＳＷ１，ＳＷ３，ＳＷ７，ＳＷ８，ＳＷ１０
オフ状態：ＳＷ２，ＳＷ４，ＳＷ５，ＳＷ６，ＳＷ９，ＳＷ１１，ＳＷ１２

放電フェーズにおいては、ノードＮ１とノードＮ２が基準電圧ＧＮＤに接続されるため、積分フェーズでキャパシタＣ１に蓄積された電荷が放電される。

また、放電フェーズにおいては、図９に示す第１蓄積動作と同様に、演算増幅器３０５の出力端子がキャパシタＣ２を介してノードＮ５に接続され、ノードＮ５がキャパシタＣ３を介して基準電圧ＧＮＤに接続されるため、キャパシタＣ２の電荷が一定に保持される。

４．電荷転送フェーズ（図１１）
電荷転送フェーズでは、キャパシタＣ２に積分された電荷がキャパシタＣ１へ転送される。

図１１は、電荷転送フェーズにおける読み出し回路３２の接続状態の一例を示す図である。
電荷転送フェーズにおける各スイッチ回路のオンとオフの状態は次の通りである。
オン状態：ＳＷ２，ＳＷ４，ＳＷ５，ＳＷ８
オフ状態：ＳＷ１，ＳＷ３，ＳＷ６，ＳＷ７，ＳＷ９，ＳＷ１０，ＳＷ１１，ＳＷ１２

電荷転送フェーズにおいては、演算増幅器３０５の出力端子がキャパシタＣ１を介してノードＮ２に接続され、ノードＮ５がキャパシタＣ３を介してノードＮ２に接続され、ノードＮ２がキャパシタＣ２を介して基準電圧ＧＮＤに接続される。この場合、ノードＮ２の電圧が基準電圧ＧＮＤとほぼ等しくなるように負帰還が働くため、キャパシタＣ２の電圧はゼロになり、キャパシタＣ２に蓄積された電荷が全てキャパシタＣ１に転送される。

第１信号蓄積動作及び第２信号蓄積動作を１セット行った場合、キャパシタＣ２には電荷「Ｃ１×（Ｖｎ−Ｖｎｓ）」が蓄積される。従って、この動作をＫセット繰り返した場合、キャパシタＣ２には次式で表される電荷Ｑｓが蓄積される。

［数２］
Ｑｓ＝Ｋ・Ｃ１×（Ｖｎ−Ｖｎｓ） … （２）

この電荷Ｑｓが再びキャパシタＣ１に戻されると、キャパシタＣ１に発生する電圧Ｖｃ１は次式で表される。

［数３］
Ｖｃ１＝Ｑｓ／Ｃ１＝Ｋ×（Ｖｎ−Ｖｎｓ） … （３）

式（３）に示すように、キャパシタＣ１の電圧Ｖｃ１は蓄積動作の繰り返し回数Ｋに比例し、キャパシタＣ１，Ｃ２の静電容量には依存しない。

５．補正フェーズ（図１２）
補正フェーズでは、キャパシタＣ１の電圧Ｖｃ１に含まれるオフセット電圧Ｖｏｆｓの成分が補正される。

図１２は、補正フェーズにおける読み出し回路３２の接続状態の一例を示す図である。
補正フェーズにおける各スイッチ回路のオンとオフの状態は次の通りである。
オン状態：ＳＷ１，ＳＷ５，ＳＷ９
オフ状態：ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ６，ＳＷ７，ＳＷ８，ＳＷ１０，ＳＷ１１，ＳＷ１２

補正フェーズにおいては、演算増幅器３０５の出力端子がキャパシタＣ１を介してノードＮ５に接続され、ノードＮ５がキャパシタＣ３を介して基準電圧ＧＮＤに接続される。
この場合、キャパシタＣ３に保持される電圧とノードＮ５に生じるオフセット電圧Ｖｏｆｓがほぼ等しいため、キャパシタＣ３の電荷量は直前の電荷転送フェーズにおける値から変化しない。従って、このキャパシタＣ３と直列に接続されたキャパシタＣ１の電荷量もほぼ同一に保持される。
一方、電荷転送フェーズにおいてノードＮ２の電圧は基準電圧ＧＮＤとほぼ等しいが、補正フェーズでは基準電位ＧＮＤからオフセット電圧Ｖｏｆｓ分だけシフトする。すなわち、キャパシタＣ１の電荷量を保持しつつ、ノードＮ２の電圧がオフセット電圧Ｖｏｆｓ分だけシフトする。そのため、演算増幅器３０５の出力電圧（ノードＮ１の電圧）は、電荷転送フェーズの場合と比べてオフセット電圧Ｖｏｆｓ分だけシフトする。
この電圧のシフトは、初期フェーズにおいてキャパシタＣ２に印加されたオフセット電圧Ｖｏｆｓによる誤差成分を相殺する。すなわち、キャパシタＣ１の電圧Ｖｃ１に残存していたオフセット電圧Ｖｏｆｓによる誤差成分が、補正フェーズにおいて補正される。

上記のようにして増幅された画素信号Ｐｓが、読み出し回路３２−１〜３２−ｊから一斉に出力される。読み出し回路３２−１〜３２−ｊから出力された画素信号Ｐｓは、それぞれシリアル変換回路３３（図６）のキャパシタＣＭ１〜ＣＭｊに保持される。キャパシタＣＭ１〜ＣＭｊに保持された画素信号Ｐｓは、演算増幅器３０６を介して順次シリアルに出力される。シリアル変換回路３３からシリアルに出力される画素信号は、アナログ−デジタル変換回路３４においてデジタルの画素データＰｄａｔに変換される。

以上説明したように、本実施形態によれば、初期フェーズ（図７）においてキャパシタＣ２の電荷が放電された後、積分フェーズにおいて画素信号の差分（Ｎ−ＮＳ）に応じた信号電荷がキャパシタＣ２へ繰り返し転送される。すなわち、積分フェーズでは、第１信号蓄積動作（図７，図９）において、リセットレベル信号Ｎに応じた電荷がキャパシタＣ１に蓄積され、第１信号蓄積動作に続く第２信号蓄積動作（図８）において、画素信号ＮＳに応じた電荷がキャパシタＣ１に蓄積されるとともに、差分（Ｎ−ＮＳ）に応じた信号電荷がキャパシタＣ１からキャパシタＣ２へ転送される。この第１信号蓄積動作と第２信号蓄積動作とが、ゲインの設定値に応じた回数だけ反復される。
このように、本実施形態では、信号蓄積動作の繰り返し回数（Ｋ）に比例した信号電荷がキャパシタＣ２において積分され、この信号電荷に基づいて増幅結果が得られることから、キャパシタの容量比に依らずにゲインを設定できる。これにより、例えば図２６に示す増幅回路のように、高いゲインにおいて大容量のキャパシタを設けなくてもよいため、回路面積を抑制できる。
また、所望のゲインを得るために大容量のキャパシタを設けなくてもよいことから、例えば図２６に示す増幅回路のように、大容量のキャパシタを駆動することによるフィードバック量の減少を補うため演算増幅器のゲイン帯域幅を広げたり直流ゲインを高めたりする必要がない。従って、演算増幅器における消費電力と回路面積の増大を抑制できる。

また、本実施形態によれば、キャパシタの切り替えを行わずにゲインを変更できるため、切り替えのための回路を設けることによる回路面積の増大を回避できる。

また、本実施形態によれば、キャパシタＣ２において信号電荷を積分することにより増幅結果を得ることから、この積分がローパスフィルタとして働き、高周波ノイズの影響を大幅に低減できる。低周波のノイズについては、２つの入力信号の差をとるＣＤＳ処理によって低減できる。

また、本実施形態によれば、キャパシタＣ１からキャパシタＣ２へ繰り返し信号電荷を転送することによってゲインの大きさが設定されるため、ゲインの単調性を構造的に保証することができる。
図２６に示す増幅回路では、演算増幅器１０１のフィードバック量の変化などの影響により、式（１）に示すように容量比に比例する理想的なゲインが得られない。例えばバイナリの重みを付けた複数のキャパシタを切り替える方法によって静電容量の値をプログラマブルに設定しても、そのデジタル信号の値に対してゲインの大きさを単調に変化させることができない。一方、本実施形態では、積分フェーズにおける信号蓄積動作の繰り返し回数Ｋに対してゲインが単調に変化し、この単調性が演算増幅器３０５の特性などに影響を受けることがない。そのため、図２６に示す増幅回路に比べてより正確にゲインを設定できる。

また、本実施形態によれば、読み出し回路３２の消費電力と回路面積を抑制できるため、画素アレイ１の各列に読み出し回路３２を設ける並列度の高い方式を採用しながら、全体の消費電力を低く抑えることができる。しかも、１ラインの走査期間の中で各読み出し回路３２の積分フェーズの時間を十分に確保できるため、増幅処理の時間が多少長くなっても、全体としての処理スピードを維持できる。

また、本実施形態によれば、積分フェーズにおいてキャパシタＣ１からキャパシタＣ２へ繰り返し信号電荷が転送された後、放電フェーズ（図１０）においてキャパシタＣ１の電荷が除去され、電荷転送フェーズ（図１１）においてキャパシタＣ２からキャパシタＣ１へ信号電荷が転送される。
このように、本実施形態では、キャパシタＣ２において積分された信号電荷をキャパシタＣ１へ戻すことによって、式（３）に示すように、キャパシタＣ１，Ｃ２の静電容量に依存しない増幅結果を得ることができる。従って、キャパシタの容量のばらつきに影響を受けることなく、正確にゲインを設定できる。

また、本実施形態によれば、初期フェーズ（図７）において、演算増幅器３０５の出力からノードＮ５（負入力端子）へフィードバック経路が形成され、ノードＮ５がキャパシタＣ３を介して基準電圧ＧＮＤに接続されることにより、演算増幅器３０５のオフセット電圧ＶｏｆｓがキャパシタＣ３に保持される。そして、第２信号蓄積動作（図８）において、演算増幅器３０５の出力端子がキャパシタＣ１を介してノードＮ２に接続され、ノードＮ５がキャパシタＣ３を介してノードＮ２に接続されることにより、ノードＮ５に生じる演算増幅器３０５のオフセット電圧ＶｏｆｓがキャパシタＣ３の電圧により相殺される。すなわち、ノードＮ２の電圧がほぼ基準電圧ＧＮＤと等しくなる。この状態でノードＮ１からキャパシタＣ１に画素信号ＮＳが入力されるため、キャパシタＣ１に正確な画素信号ＮＳが入力されるとともに、キャパシタＣ１からキャパシタＣ２へ正確な差分（Ｎ−ＮＳ）の信号電荷が転送される。
従って、本実施形態では、演算増幅器３０５のオフセット電圧Ｖｏｆｓによる積分誤差が非常に小さくなり、信号蓄積動作を多数回繰り返しても積分される誤差が小さいため、高いゲインを正確に設定できる。

また、本実施形態によれば、電荷転送動作（図１１）においても上記と同様に、ノードＮ５のオフセット電圧ＶｏｆｓがキャパシタＣ３の電圧によって相殺されて、ノードＮ２の電圧がほぼ基準電圧ＧＮＤと等しくなる。これにより、キャパシタＣ２からキャパシタＣ１へ正確に信号電荷が転送されるため、出力信号におけるオフセット電圧Ｖｏｆｓの誤差を低減できる。

また、本実施形態によれば、補正フェーズ（図１２）において演算増幅器３０５の出力端子がキャパシタＣ１を介してノードＮ５に接続され、ノードＮ５がキャパシタＣ３を介して基準電圧ＧＮＤに接続される。これにより、初期フェーズ（図７）においてキャパシタＣ２に印加されたオフセット電圧Ｖｏｆｓに起因する成分が、キャパシタＣ３に保持されるオフセット電圧Ｖｏｆｓを用いて補正されるため、出力信号におけるオフセット電圧Ｖｏｆｓの誤差を低減できる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。

第２の実施形態に係る撮像装置は、第１の実施形態に係る撮像装置における読み出し回路３２（図５）を、キャパシタＣ１の容量の変更が可能な読み出し回路３２Ａ（図１３）に置き換えたものである。
図５に示す読み出し回路３２では、積分フェーズにおける信号蓄積動作の繰り返し回数によってゲインが設定されるが、本実施形態における読み出し回路３２Ａでは、更にキャパシタＣ１及びＣ２の容量比によってゲインの調節が可能である。

図１３は、読み出し回路３２Ａの構成の一例を示す図である。
図１３に示す読み出し回路３２Ａは、ノードＮ１及びＮ２の間に並列に接続された２つの単位キャパシタを含むキャパシタＣ１と、各単位キャパシタとノードＮ２との導電経路に設けられたスイッチ回路ＳＷ１４及びＳＷ１５を有する。読み出し回路３２Ａの他の構成要素は、図５に示す読み出し回路３２と同じである。
スイッチ回路ＳＷ１４及びＳＷ１５は、本発明における選択回路の一実施形態である。

図１３に示す読み出し回路３２Ａでは、スイッチ回路ＳＷ１４及びＳＷ１５によってキャパシタＣ１の容量が変更される。例えば、２つの単位キャパシタがほぼ同じ静電容量「Ｃｔ」を有しているものとすると、キャパシタＣ１の静電容量は、スイッチ回路ＳＷ１４及びＳＷ１５の一方のみがオンする場合に「Ｃｔ」となり、スイッチ回路ＳＷ１４及びＳＷ１５の両方がオンする場合に「２×Ｃｔ」となる。

スイッチ回路ＳＷ１４及びＳＷ１５は、初期フェーズ、積分フェーズ及び放電フェーズにおいて両方オンし、電荷転送フェーズ及び補正フェーズにおいて一方のみオンする。図１４は、電荷転送フェーズにおける読み出し回路３２の接続状態を示す。
スイッチ回路ＳＷ１４及びＳＷ１５の動作によって、キャパシタＣ１の静電容量が積分フェーズから電荷転送フェーズへ移行する際に２分の１になる。キャパシタＣ１の静電容量が２分の１に変化すると、静電容量が変化しない場合に比べてキャパシタＣ１の電圧が２倍になるため、ゲインが２倍になる。

図１３の例ではキャパシタＣ１を２つの単位キャパシタによって構成しているが、単位キャパシタの数や各単位キャパシタの静電容量値を適当に設定することによって、キャパシタＣ１及びＣ２の容量比を所望の範囲で変化させることができる。

このように、本実施形態では、積分フェーズから電荷転送フェーズへ移行する際にキャパシタＣ１及びＣ２の静電容量比を変化させることによってゲインを調節できる。例えば、積分フェーズから電荷転送フェーズへ移行する際にキャパシタＣ１の容量をＸ分の１に変更することによってゲインをＸ倍にできる。キャパシタＣ１及びＣ２の容量比の変更によってゲインを稼ぐことにより、同じゲインを得るために必要とされる信号蓄積動作の繰り返し回数を減らせるため、増幅処理に要する時間を短縮できる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。

第３の実施形態に係る撮像装置は、第１の実施形態に係る撮像装置における読み出し回路３２（図５）を、暗レベル電圧ＶＢの入力が可能な読み出し回路３２Ｂ（図１５）に置き換えたものである。
図５に示す読み出し回路３２では、積分フェーズにおいて信号電荷が積分されるが、本実施形態における読み出し回路３２Ｂでは、この信号電荷に加えて、所望の暗レベルを設定するための基準電荷が積分される。

図１５は、読み出し回路３２Ｂの構成の一例を示す図である。
図１５に示す読み出し回路３２Ｂは、ノードＮ１に暗レベル電圧ＶＢを入力するスイッチ回路ＳＷ１３を有する。読み出し回路３２Ｂの他の構成要素は、図５に示す読み出し回路３２と同じである。

図１５に示す読み出し回路３２Ｂは、積分フェーズにおいて、既に説明した第１信号蓄積動作（図７，図９）と第２信号蓄積動作（図８）を繰り返すことにより信号電荷を積分するとともに、これに加えて、次に述べる第１基準信号蓄積動作（図１６）と第２基準信号蓄積動作（図１７）を繰り返すことにより基準電荷も積分する。

図１６は、第１基準信号蓄積動作における読み出し回路３２Ｂの接続状態の一例を示す図である。
図１６に示す第１基準信号蓄積動作は、図９に示す第１信号蓄積動作と基本的に同じであり、相違点はノードＮ１に基準電圧ＧＮＤが入力されるところにある。すなわち、図１６に示す第１基準信号蓄積動作では、スイッチ回路ＳＷ１１，ＳＷ１２，ＳＷ１３がオフし、スイッチ回路ＳＷ１０がオンする。
この第１基準信号蓄積動作により、キャパシタＣ１の電圧がゼロになる。

図１７は、第２基準信号蓄積動作における読み出し回路３２Ｂの接続状態の一例を示す図である。
図１７に示す第２基準信号蓄積動作は、図８に示す第２信号蓄積動作と基本的に同じであり、相違点はノードＮ１に暗レベル電圧ＶＢが入力されるところにある。すなわち、図１７に示す第２基準信号蓄積動作では、スイッチ回路ＳＷ１０，ＳＷ１１，ＳＷ１２がオフし、スイッチ回路ＳＷ１３がオンする。

第２基準信号蓄積動作では、ノードＮ２の電圧がほぼ基準電圧ＧＮＤと等しいため、キャパシタＣ１には電荷「Ｃ１×ＶＢ」が蓄積される。直前の第１基準信号蓄積動作におけるキャパシタＣ１の電荷はゼロなので、キャパシタＣ１からキャパシタＣ２へ差分の基準電荷「Ｃ１×（−ＶＢ）」が転送される。

読み出し回路３２Ｂは、まず初期フェーズ（図７）及び第２信号蓄積動作（図８）によってキャパシタＣ２に信号電荷を蓄積した後、第１基準信号蓄積動作（図１６）及び第２基準信号蓄積動作（図１７）によってキャパシタＣ２に基準電荷を蓄積する。以降、読み出し回路３２Ｂは、ゲインの設定値に応じた回数だけ、信号電荷の蓄積（図９，図８）と基準電荷の蓄積（図１６，図１７）を繰り返す。電荷の蓄積の順序は任意であり、例えば信号電荷の蓄積（図９，図８）と基準電荷の蓄積（図１６，図１７）を交互に行ってもよいし、一方の電荷の蓄積を連続的に行った後で他方の電荷の蓄積を連続的に行ってもよい。

積分フェーズにおいて信号電荷と基準電荷をキャパシタＣ２に蓄積した後、読み出し回路３２Ｂは、放電フェーズ（図１０）及び電荷転送フェーズ（図１１）によってキャパシタＣ２の電荷をキャパシタＣ１に転送し、補正フェーズ（図１２）によってオフセット電圧Ｖｏｆｓの誤差を補正する。
このようにして読み出し回路３２Ｂから出力される信号Ｐｓは、画素信号の差分の電圧（Ｖｎｓ−Ｖｎ）に暗レベル電圧ＶＢを加算した結果（Ｖｎｓ−Ｖｎ＋ＶＢ）を増幅したものと等価になる。したがって、本実施形態によれば、暗レベル電圧ＶＢを調節することにより、画素信号の暗レベルを自由に調節することができる。

なお、上述の例では差分の電圧（Ｖｎｓ−Ｖｎ）に暗レベル電圧ＶＢを加算しているが、スイッチ回路ＳＷ１０及びＳＷ１３の動作を逆にすることで、差分の電圧（Ｖｎｓ−Ｖｎ）から暗レベル電圧ＶＢを減算することもできる。具体的には、第１基準信号蓄積動作（図１６）においてノードＮ１に暗レベル電圧ＶＢを入力し（スイッチ回路ＳＷ１３をオン、スイッチ回路ＳＷ１０をオフにする）、第２基準信号蓄積動作（図１７）においてノードＮ１に基準電圧ＧＮＤを入力すればよい（スイッチ回路ＳＷ１３をオフ、スイッチ回路ＳＷ１０をオンにする）。従って、本実施形態によれば、暗レベルの正負の調整を容易に行うことができる。

＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。

第４の実施形態に係る撮像装置は、第１の実施形態に係る撮像装置における読み出し回路３２（図５）を、より簡易な構成の読み出し回路３２Ｃ（図１８）に置き換えたものである。

図１８は、読み出し回路３２Ｃの構成の一例を示す図である。
図１８に示す読み出し回路３２Ｃは、図５に示す読み出し回路３２におけるスイッチ回路ＳＷ７，ＳＷ８，ＳＷ９及びキャパシタＣ３を省略したものである。スイッチ回路ＳＷ７及びＳＷ８の挿入箇所は短絡され、スイッチ回路ＳＷ９及びキャパシタＣ３の挿入箇所は開放される。読み出し回路３２Ｃの他の構成は読み出し回路３２と同じである。

図１８に示す読み出し回路３２Ｃは、初期フェーズ、積分フェーズ、放電フェーズ，電荷転送フェーズの順に増幅処理を行い、補正フェーズは行わない。読み出し回路３２Ｃにおける各フェーズのスイッチ回路の状態は、概ね読み出し回路３２と同じである。

１．初期フェーズ（図１９）
図１９は、初期フェーズにおける読み出し回路３２Ｃの接続状態の一例を示す図である。
初期フェーズにおける各スイッチ回路のオンとオフの状態は次の通りである。
オン状態：ＳＷ１，ＳＷ４，ＳＷ６，ＳＷ１１
オフ状態：ＳＷ２，ＳＷ３，ＳＷ５，ＳＷ１０，ＳＷ１２

初期フェーズにおいて、演算増幅器３０５の出力端子が負入力端子に接続され、負入力端子と正入力端子の間にキャパシタＣ２が接続される。これによりキャパシタＣ２には演算増幅器３０５の微小なオフセット電圧Ｖｏｆｓが印加される。
また、これと並行して、ノードＮ１にリセットレベル信号Ｎ（電圧Ｖｎ）が入力され、ノードＮ２が基準電圧ＧＮＤに接続されるため、キャパシタＣ１にはリセットレベル信号Ｎ（電圧Ｖｎ）が保持される。

２．積分フェーズ（図１９，図２０，図２１）
積分フェーズでは、電圧Ｖｎに応じた電荷をキャパシタＣ１に蓄積する第１信号蓄積動作と、差分（Ｖｎ−Ｖｎｓ）に応じた信号電荷をキャパシタＣ１からキャパシタＣ２へ転送する第２信号蓄積動作とが繰り返されて、キャパシタＣ２に信号電荷が蓄積される。

第１回目の第１信号蓄積動作は、図５に示す読み出し回路３２と同様に、図１９に示す接続状態において初期フェーズと同時に行われる。初期フェーズの後、図２０に示す第２信号蓄積動作が行われる。以降、ゲインの設定値に応じた回数だけ、図２１に示す第１信号蓄積動作と図２０に示す第２信号蓄積動作が繰り返される。

図２０は、第２信号蓄積動作における読み出し回路３２Ｃの接続状態の一例を示す図である。
第２信号蓄積動作における各スイッチ回路のオンとオフの状態は次の通りである。
オン状態：ＳＷ２，ＳＷ３，ＳＷ１２
オフ状態：ＳＷ１，ＳＷ４，ＳＷ５，ＳＷ６，ＳＷ１０，ＳＷ１１

第２信号蓄積動作では、ノードＮ１に電圧Ｖｎｓが入力され、演算増幅器３０５の出力端子がキャパシタＣ２を介してノードＮ２に接続される。
このとき、ノードＮ２の電圧がほぼ基準電圧ＧＮＤと等しくなるように負帰還が働くため、キャパシタＣ１に電荷「Ｃ１×Ｖｎｓ」が蓄積され、キャパシタＣ１からＣ２へ差分の信号電荷「Ｃ１×（Ｖｎ−Ｖｎｓ）」が転送される。

図２１は、２回目以降の第１信号蓄積動作における読み出し回路３２Ｃの接続状態の一例を示す図である。
２回目以降の第１信号蓄積動作における各スイッチ回路のオンとオフの状態は次の通りである。
オン状態：ＳＷ１，ＳＷ１１
オフ状態：ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６，ＳＷ１０，ＳＷ１２

図２１に示す第１信号蓄積動作において、ノードＮ１に電圧Ｖｎが入力され、ノードＮ２が基準電圧ＧＮＤに接続されるため、キャパシタＣ１に電圧Ｖｎが保持される。このとき、スイッチ回路ＳＷ３がオフになっているため、キャパシタＣ２に蓄積された電荷は一定に保持される。

３．放電フェーズ（図２２）
放電フェーズでは、積分フェーズの最後の第２信号蓄積動作においてキャパシタＣ１に蓄積された電荷が放電される。

図２２は、放電フェーズにおける読み出し回路３２Ｃの接続状態の一例を示す図である。
放電フェーズにおける各スイッチ回路のオンとオフの状態は次の通りである。
オン状態：ＳＷ１，ＳＷ１０
オフ状態：ＳＷ２，ＳＷ３，ＳＷ４，ＳＷ５，ＳＷ６，ＳＷ１１，ＳＷ１２

放電フェーズにおいては、ノードＮ１とノードＮ２が基準電圧ＧＮＤに接続されるため、積分フェーズでキャパシタＣ１に蓄積された電荷が放電される。また、このとき、スイッチ回路ＳＷ３がオフになっているため、キャパシタＣ２に蓄積された電荷は一定に保持される。

４．電荷転送フェーズ（図２３）
図２３は、電荷転送フェーズにおける読み出し回路３２Ｃの接続状態の一例を示す図である。
電荷転送フェーズにおける各スイッチ回路のオンとオフの状態は次の通りである。
オン状態：ＳＷ２，ＳＷ４，ＳＷ５
オフ状態：ＳＷ１，ＳＷ３，ＳＷ６，ＳＷ１０，ＳＷ１１，ＳＷ１２

電荷転送フェーズにおいては、演算増幅器３０５の出力端子がキャパシタＣ１を介してノードＮ２に接続され、ノードＮ２がキャパシタＣ２を介して基準電圧ＧＮＤに接続される。この場合、ノードＮ２の電圧が基準電圧ＧＮＤとほぼ等しくなるように負帰還が働くため、キャパシタＣ２の電圧はほぼゼロになり、キャパシタＣ２に蓄積された電荷が全てキャパシタＣ１に転送される。

本実施形態においても、既に説明した各実施形態と同様に、信号蓄積動作の繰り返し回数に比例した信号電荷がキャパシタＣ２において積分され、この信号電荷に基づいて増幅結果が得られることから、消費電力と回路面積の増大を抑制できる等、既に述べた実施形態と同様な効果を奏することができる。
また、キャパシタＣ２において積分された信号電荷をキャパシタＣ１へ戻すことによって、キャパシタＣ１，Ｃ２の静電容量に依存しない増幅結果を得ることができるため、上述した各実施形態と同様に、ゲインの設定精度を向上できる。

＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。

第５の実施形態に係る撮像装置は、第４の実施形態に係る撮像装置における読み出し回路３２Ｃ（図１８）を、更に構成が簡易化された読み出し回路３２Ｄ（図２４）に置き換えたものである。

図２４に示す読み出し回路３２Ｄは、図１８に示す読み出し回路３２Ｃにおけるスイッチ回路ＳＷ５及びＳＷ１０を省略したものである。スイッチ回路ＳＷ５及びＳＷ１０の挿入箇所は解放される。読み出し回路３２Ｄの他の構成は読み出し回路３２Ｃと同じである。

図２４に示す読み出し回路３２Ｃは、初期フェーズ、積分フェーズの順に増幅処理を行う。放電フェーズと電荷転送フェーズは省略される。読み出し回路３２Ｄにおける各フェーズのスイッチ回路の状態は、図１８に示す読み出し回路３２Ｃと同じである

本実施形態においても、既に説明した各実施形態と同様に、信号蓄積動作の繰り返し回数に比例した信号電荷がキャパシタＣ２において積分され、この信号電荷に基づいて増幅結果が得られることから、消費電力と回路面積の増大を抑制できる等、既に述べた実施形態と同様な効果を奏することができる。

＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。

第６の実施形態に係る撮像装置は、第１の実施形態に係る撮像装置におけるシリアル変換回路３３（図６）を、２ライン分のメモリを備えたシリアル変換回路３３Ａ（図２５）に置き換えたものである。

図２５に示すシリアル変換回路３３Ａは、図６に示すシリアル変換回路３３と同様の構成に加えて、キャパシタＣＭＡ１〜ＣＭＡｊと、スイッチ回路ＳＥ１〜ＳＥｊ，ＳＦ１〜ＳＦｊ，ＳＧ１〜ＳＧｊ，ＳＨ１〜ＳＨｊを更に有する。
キャパシタＣＭＡｋ（ｋ＝１〜ｊ）は、読み出し回路３２−ｋから出力される画素信号Ｐｓを保持する。キャパシタＣＭＡｋの一方の端子は、スイッチ回路ＳＥｋを介して読み出し回路３２−ｋの出力に接続されるとともにスイッチ回路ＳＧｋを介して演算増幅器３０６の出力に接続される。キャパシタＣＭＡｋの他方の端子は、スイッチ回路ＳＦｋを介して基準電圧ＧＮＤに接続されるとともにスイッチ回路ＳＨｋを介して演算増幅器３０６の負入力端子に接続される。

キャパシタＣＭ１〜ＣＭｊとキャパシタＣＭＡ１〜ＣＭＡｊは、それぞれ１ライン分の画素信号Ｐｓを保持するメモリを構成する。一方のメモリへ１ラインの画素信号Ｐｓがパラレルに入力されるとき、他方のメモリから前回のラインの画素信号がシリアルに出力される。

例えば、あるラインの画素信号Ｐｓが読み出し回路３２−１〜３２−ｊから出力される期間において、スイッチ回路ＳＡ１〜ＳＡｊ及びＳＢ１〜ＳＢｊが全てオンし、スイッチ回路ＳＣ１〜ＳＣｊ及びＳＤ１〜ＳＤｊが全てオフすることにより、読み出し回路３２−１〜３２−ｊからキャパシタＣＭ１〜ＣＭｊへ画素信号Ｐｓが入力される。他方、この期間において、スイッチ回路ＳＥ１〜ＳＥｊ及びＳＦ１〜ＳＦｊが全てオフし、スイッチ回路ＳＧ１〜ＳＧｊ及びＳＨ１〜ＳＨｊが順次にオンすることにより、キャパシタＣＭＡ１〜ＣＭＡｊに保持された前のラインの画素信号Ｐｓが演算増幅器３０６からシリアルに出力される。
この１ラインの期間が終了し、次のラインの画素信号Ｐｓが読み出し回路３２−１〜３２−ｊから出力される期間においては、上記と逆に、スイッチ回路ＳＥ１〜ＳＥｊ及びＳＦ１〜ＳＦｊが全てオンし、スイッチ回路ＳＧ１〜ＳＧｊ及びＳＨ１〜ＳＨｊが全てオフすることにより、読み出し回路３２−１〜３２−ｊからキャパシタＣＭＡ１〜ＣＭＡｊへ画素信号Ｐｓが入力される。この期間において、スイッチ回路ＳＡ１〜ＳＡｊ及びＳＢ１〜ＳＢｊが全てオフし、スイッチ回路ＳＣ１〜ＳＣｊ及びＳＤ１〜ＳＤｊが順次にオンすることにより、キャパシタＣＭ１〜ＣＭｊに保持された前のラインの画素信号Ｐｓが演算増幅器３０６からシリアルに出力される。

本実施形態によれば、一方のメモリへ読み出し回路３２−１〜３２−ｊの１ラインの画素信号Ｐｓを入力している間、他方のメモリからシリアルに画素信号Ｐｓを出力させることができる。これにより、読み出し回路３２−１〜３２−ｊの増幅処理に１ライン期間の全体を割り当てることができるため、積分フェーズにおける繰り返し回数を多くしても余裕をもって増幅処理を行うことが可能になり、高いゲインを達成できる。
また、増幅処理の期間に余裕が生じるため、キャパシタＣ１，Ｃ２の静電容量を比較的大きくすることが可能になる。そうすると、各スイッチ回路のオンオフに伴うクロック・フィードスルーなどの現象によりキャパシタの電荷が変化しても、この変化により生じる電圧の誤差が相対的に小さくなるため、画素信号をより精度よく増幅することができる。

以上、本発明の幾つかの実施形態について説明したが、本発明は上述した実施形態のみに限定されるものではなく、種々のバリエーションを含んでいる。

上述した実施形態では、初期フェーズ（図７）において第１信号蓄積動作を同時に行っているが、初期フェーズの後で第１信号蓄積動作を行うようにしてもよい。

上述した第２の実施形態では、キャパシタＣ１の容量を変更可能とし、キャパシタＣ２を固定にしているが（図１３）、本発明はこれに限定されない。例えば、キャパシタＣ２の容量を変更可能とし、キャパシタＣ１の容量を固定にしてもよい。或いは、両方のキャパシタの容量を変更可能にしてもよい。

上述した実施形態では、初期フェーズ（図７）におけるキャパシタＣ２の放電や、放電フェーズ（図１０）におけるキャパシタＣ１の放電を、別のフェーズで利用されるスイッチ回路等により行っているが、本発明はこれに限定されない。例えば、キャパシタと並列に接続した専用のスイッチ回路によって放電を行ってもよい。また、これらの放電においては必ずしも電荷をゼロにする必要はなく、ゼロでない一定の電荷まで放電するようにしてもよい。

第１電荷蓄積動作（図９）や放電フェーズ（図１０）においては、フィードバックループ中においてキャパシタＣ２の電荷を保持しているが、本発明はこれに限定されない。例えば、キャパシタＣ２の少なくとも一方の端子を開放した状態で電荷を保持してもよい。

上述した実施形態においてはシリアル変換回路３３の後段においてアナログ−デジタル変換を行っているが、本発明はこれに限定されない。例えば、各読み出し回路の後段にアナログ−デジタル変換回路を設けてもよい。

本発明の撮像装置は、１つの半導体チップで構成してもよいし、複数の半導体チップで構成してもよい。

上述した実施形態では、本発明の増幅回路を撮像装置に適用する例が示されているが、本発明の増幅回路はこれに限定されない。すなわち、本発明の増幅回路は、２つの信号の差を増幅する任意の装置に広くに適用できる。

１…画素アレイ、１０…画素回路、２…垂直走査回路、３…読み出し処理回路、４…制御回路、２１…パルスシフト回路、３１−１〜３１〜ｊ…信号保持回路、３２，３２Ａ，３２Ｂ，３２Ｃ，３２Ｄ，３２−１〜３２−ｊ…読み出し回路、３３…シリアル変換回路、３４…アナログ−デジタル変換回路、３０１，３０２…バッファ回路、３０３…スイッチ回路、３０４…電流源、３０５，３０６…演算増幅器、Ｃ１〜Ｃ３，ＣＭ１〜ＣＭｊ，ＣＭＡ１〜ＣＭＡｊ…キャパシタ、ＳＷ１〜ＳＷ１３…スイッチ回路、ＰＤ…フォトダイオード、Ｑ１〜Ｑ４…ＭＯＳトランジスタ、ＬＲ１〜ＲＷｉ…行信号線、ＬＣ１〜ＬＣｊ…列信号線。

Claims (11)

1. 第１信号と第２信号との差を増幅する増幅回路であって、
   第１ノードと第２ノードの間に設けられた第１キャパシタと、
   第３ノードと第４ノードの間に設けられた第２キャパシタと、
   上記第１信号又は上記第２信号を上記第１ノードに入力する入力回路と、
   上記第２ノードを基準電圧に接続する第１スイッチ回路と、
   上記第２ノードを上記第３ノードに接続する第２スイッチ回路と、
   上記第３ノードの電圧が上記基準電圧に近づくように上記第４ノードへ電流を供給する電流供給回路と、
   上記第２キャパシタの電荷を放電する第２キャパシタ放電回路と、
   を有し、
   初期フェーズにおいて、上記第２キャパシタ放電回路が上記第２キャパシタの電荷を放電し、
   積分フェーズにおいて、
   上記第１スイッチ回路がオンし、上記第２スイッチ回路がオフし、上記入力回路が上記第１信号を上記第１ノードに入力する第１信号蓄積動作と、
   上記第１信号蓄積動作に続いて、上記第１スイッチ回路がオフし、上記第２スイッチ回路がオンし、上記入力回路が上記第２信号を上記第１ノードに入力する第２信号蓄積動作と、
   を増幅率に応じた回数だけ反復する、
   増幅回路。
2. 上記第４ノードを上記電流供給回路の電流出力端子に接続する第３スイッチ回路と、
   上記第４ノードを上記基準電圧に接続する第４スイッチ回路と、
   上記第１ノードを上記電流供給回路の電流出力端子に接続する第５スイッチ回路と、
   上記第１キャパシタの電荷を放電する第１キャパシタ放電回路と、
   を有し、
   上記積分フェーズにおいて、上記第４スイッチ回路及び上記第５スイッチ回路がオフし、
   上記積分フェーズの少なくとも上記第２信号蓄積動作において、上記第３スイッチ回路がオンし、
   上記積分フェーズの後の放電フェーズにおいて、上記第１キャパシタ放電回路が上記第１キャパシタの電荷を放電し、
   上記放電フェーズの後の電荷転送フェーズにおいて、上記第１スイッチ回路及び上記第３スイッチ回路がオフし、上記第２スイッチ回路、上記第４スイッチ回路及び上記第５スイッチ回路がオンし、上記第３ノードの電圧が上記基準電圧に近づくように上記電流供給回路が上記第１ノードへ電流を供給する、
   請求項１に記載の増幅回路。
3. 第５ノードと上記第２ノードとの間に設けられた第３キャパシタと、
   上記第５ノードを上記電流出力端子に接続する第６スイッチ回路と、
   を有し、
   上記電流供給回路は、上記第５ノードの電圧と上記基準電圧との電圧差に応じた電流を出力し、
   上記初期フェーズにおいて、上記第２スイッチ回路及び上記第５スイッチ回路がオフし、上記第１スイッチ回路及び上記第６スイッチ回路がオンし、
   上記積分フェーズの上記第２信号蓄積動作並びに上記電荷転送フェーズにおいて、上記第６スイッチ回路がオフする、
   請求項２に記載の増幅回路。
4. 上記第５ノードを上記第３ノードに接続する第７スイッチ回路を有し、
   上記積分フェーズの上記第１信号蓄積動作において、上記第３スイッチ回路及び上記第７スイッチ回路がオンし、上記第６スイッチ回路がオフし
   上記積分フェーズの上記第２信号蓄積動作において、上記第３スイッチ回路がオンし、上記第６スイッチ回路及び上記第７スイッチ回路がオフし、
   上記放電フェーズにおいて、上記第３スイッチ回路及び上記第７スイッチ回路がオンし、上記第６スイッチ回路がオフし、
   上記電荷転送フェーズにおいて、上記第３スイッチ回路、上記第６スイッチ回路及び上記第７スイッチ回路がオフする、
   請求項３に記載の増幅回路
5. 上記初期フェーズにおいて、上記第３スイッチ回路がオフし、上記第４スイッチ回路及び上記第７スイッチ回路がオンし、
   上記初期フェーズにおいて導通経路を形成する上記第４スイッチ回路、上記第７スイッチ回路及び上記第６スイッチ回路と、当該導通経路に放電電流を供給する上記電流供給回路とが上記第２キャパシタ放電回路として動作する、
   請求項４に記載の増幅回路。
6. 上記第１スイッチ回路と上記第３キャパシタが共有する第６ノードを上記第２ノードに接続する第８スイッチ回路と、
   上記第５ノードを上記第２ノードに接続する第９スイッチ回路と、
   を有し、
   上記初期フェーズ、上記積分フェース、上記放電フェーズ及び上記電荷転送フェーズにおいて、上記第８スイッチ回路がオンし、上記第９スイッチ回路がオフし、
   上記電荷転送フェーズの後の補正フェーズにおいて、上記第１スイッチ回路、上記第５スイッチ回路及び上記第９スイッチ回路がオンし、上記第２スイッチ回路、上記第３スイッチ回路、上記第６スイッチ回路、上記第７スイッチ回路及び第８スイッチ回路がオフする、
   請求項５に記載の増幅回路。
7. 上記第１キャパシタは、並列に接続された複数の単位キャパシタを含んでおり、
   上記電荷転送フェーズにおいて、上記複数の単位キャパシタの少なくとも一部をゲイン設定信号に応じて選択し、当該選択した単位キャパシタを上記第１ノードと上記第２ノードとの間に接続する選択回路を有する、
   請求項２乃至６の何れか一項に記載の増幅回路。
8. 上記入力回路は、上記第１信号、上記第２信号、第１基準信号又は第２基準信号を上記第１ノードへ入力し、
   上記積分フェーズにおいて、
   上記第１スイッチ回路がオンし、上記第２スイッチ回路がオフし、上記入力回路が上記第１基準信号を上記第１ノードに入力する第１基準信号蓄積動作と、
   上記第１基準信号蓄積動作に続けて、上記第１スイッチ回路がオフし、上記第２スイッチ回路がオンし、上記入力回路が上記第２基準信号を上記第１ノードに入力する第２基準信号蓄積動作と、
   を上記増幅率に応じた回数だけ反復する、
   請求項２乃至７の何れか一項に記載の増幅回路。
9. 上記第１ノードを上記基準電圧に接続する第１０スイッチ回路を有し、
   上記放電フェーズにおいて、上記第１スイッチ回路及び上記第１０スイッチ回路がオンし、
   上記放電フェーズにおいて導通経路を形成する上記第１スイッチ回路及び上記第１０スイッチ回路が上記第１キャパシタ放電回路として動作する、
   請求項２乃至８の何れか一項に記載の増幅回路。
10. それぞれ所定のタイミングで発生する上記第１信号及び上記第２信号を保持する信号保持回路を有する、
    請求項２乃至９の何れか一項に記載の増幅回路。
11. 行列状に配列された複数の画素回路を含む画素アレイと、
    上記画素アレイの各行を順次に選択し、選択した行に属するＮ個の画素回路からそれぞれノイズレベルに応じた第１信号及び撮像レベルに応じた第２信号を出力させる画素走査回路と、
    上記Ｎ個の画素回路から出力される上記第１信号及び上記第２信号の差をそれぞれ増幅するＮ個の増幅回路と、
    を備え、
    上記増幅回路は、
    第１ノードと第２ノードの間に設けられた第１キャパシタと、
    第３ノードと第４ノードの間に設けられた第２キャパシタと、
    上記第１信号又は上記第２信号を上記第１ノードに入力する入力回路と、
    上記第２ノードを基準電圧に接続する第１スイッチ回路と、
    上記第２ノードを上記第３ノードに接続する第２スイッチ回路と、
    上記第３ノードの電圧が上記基準電圧に近づくように上記第４ノードへ電流を供給する電流供給回路と、
    上記第２キャパシタの電荷を放電する第２キャパシタ放電回路と、
    を有し、
    初期フェーズにおいて、上記第２キャパシタ放電回路が上記第２キャパシタの電荷を放電し、
    積分フェーズにおいて、
    上記第１スイッチ回路がオンし、上記第２スイッチ回路がオフし、上記入力回路が上記第１信号を上記第１ノードに入力する第１信号蓄積動作と、
    上記第１信号蓄積動作に続けて、上記第１スイッチ回路がオフし、上記第２スイッチ回路がオンし、上記入力回路が上記第２信号を上記第１ノードに入力する第２信号蓄積動作と、
    を増幅率に応じた回数だけ反復する、
    撮像装置。