KR100937403B1 - 높은 전압 이득 선형성을 갖는 스위치드-커패시터 가변이득 증폭기 - Google Patents

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Abstract

본 발명은 높은 전압 이득 선형성을 갖는 스위치드-커패시터 가변 이득 증폭기에 관한 것으로, 본 발명에 따르면, 샘플링 위상과 증폭 위상에서 샘플링 커패시터를 공유하여 사용함으로써 커패시터 부정합에 따른 전압 이득 오차를 감소시킬 수 있고, 단위 커패시터 배열을 사용하여 회로의 설계 및 레이아웃을 단순화시킬 수 있는 효과가 있다. 또한, 본 발명에 따르면, 필요에 따라 전압 이득을 1 미만 또는 1 이상으로 간단하게 제어할 수 있으며, 상대적으로 큰 궤환 인자에 의해 전력소모와 kT/C 노이즈를 감소시켜 이득 증폭 성능을 개선시킬 수 있는 효과가 있다.
가변 이득 증폭기, 스위치드-커패시터, 궤환인자, 단위 커패시터 배열

Description

높은 전압 이득 선형성을 갖는 스위치드-커패시터 가변 이득 증폭기{The switched capacitor variable gain amplifier having a high gain linearity}
본 발명은 높은 전압 이득 선형성을 갖는 스위치드-커패시터 가변 이득 증폭기(switched-capacitor variable gain amplifier)에 관한 것으로, 더 자세하게는 넓은 이득 영역에서 유한한 이득 준위(gain step)와 작은 이득 비선형성(gain nonlinearity)을 갖는 가변 이득 증폭기에 관한 것이다.
본 발명은 정보통신부의 IT신성장동력핵심기술개발사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2006-S-006-02, 과제명: 유비쿼터스 단말용 부품 모듈].
가변 이득 증폭기(Variable Gain Amplifier : VGA)는, 어떤 입력신호의 진폭이 그 입력신호를 처리하는 신호 처리 회로의 다이내믹 레인지(dynamic range) 안에서 유지되도록 또는 스펙에서 규정하는 소정의 크기를 갖도록 하기 위해 상기 신호 처리 회로의 전단부에서 그 신호의 진폭을 미리 조절해주는 회로이다. 예를 들어, 아날로그 회로에서는 아날로그 음성 또는 영상 신호를 처리할 때, 출력 신호가 포화되지 않도록 입력신호의 진폭을 조절하는데 사용될 수도 있다. 또는, 디지털 회로에서는 손실이 많은 채널을 통해 입력 디지털 신호가 감쇄되어 입력될 때, 디지털 값에 소정의 스펙에 맞게 입력 디지털 신호를 증폭하는데 사용될 수도 있다.
도 1a는 종래 기술에 따른 스위치드-커패시터(switched-capacitor) 구조의 가변 이득 증폭기(100)의 회로도이며, 도 1b는 도 1a에 도시된 가변 이득 증폭기(100)의 이득 커패시터 배열을 설명하기 위한 도면이다.
도 1a를 참조하면, 종래의 가변 이득 증폭기(100)는 두 입력전압간의 차이를 증폭하는 연산 증폭기(110)와, 상기 연산 증폭기(110)로 입력되는 입력전압을 조절하여 증폭율을 조절하는 DAC(Digital-to-Analog Converter)(120A, 120B)로 이루어져 있다.
하지만, 이와 같은 구조의 가변 이득 증폭기(100)에 있어서, 유한한 이득 준위(gain step)를 얻기 위해서는 DAC(120A, 120B)의 커패시터 배열이 각기 다른 크기의 다양한 커패시터들로 구성되어야 한다. 즉, 도 1b에 도시된 바와 같이, 9 비트의 dB 선형성을 갖는 전압 이득을 제어하기 위해서는 샘플링 커패시터(Cs)와 피드백 커패시터(Cf)를 제외하고도 9개의 이득 커패시터(C1~C9)와 스케일링 커패시터(Cb)를 합하여 총 10개의 각기 다른 크기의 커패시터를 사용해야 한다.
하지만, 이와 같은 각기 다른 크기의 커패시터 배열은 회로의 설계 및 레이아웃을 매우 복잡하게 할 뿐만 아니라, 독립적인 샘플링 커패시터(Cs)와 피드백 커패시터(Cf)를 사용하는 것은 매우 작은 전압 이득 준위를 구현할 경우 부정합의 원 인으로 작용할 수 있다. 또한, 종래의 가변 이득 증폭기에 있어서 커패시터 배열의 궤환 인자(feedback factor)는 상대적으로 작은 값을 갖기 때문에, 동일한 단위 이득 주파수(unity gain frequency)를 얻기 위해서는 더 많은 전력 소모가 요구된다.
이러한 문제점을 해결하기 위한 것으로, 단위 커패시터 배열과 정궤환 기법을 이용한 지수 이득 제어 가변 이득 증폭기가 제안되었다.
도 2a는 종래 기술에 따른 지수 이득 제어 구조의 가변 이득 증폭기(200)의 회로도이며, 도 2b는 도 2a에 도시된 가변 이득 증폭기(200)의 이득 커패시터 배열을 설명하기 위한 도면이다.
도 2a 및 도 2b를 참조하면, 지수 이득 제어 구조의 가변 이득 증폭기(200)는, 스위치드-커패시터 구조의 가변 이득 증폭기(도 1a 및 도 1b 참조)에서, 지수함수의 일차 근사화를 이용하여 커패시터 배열의 실제 값들을 지수 함수적으로 제어한 것으로, 단위 커패시터들로 커패시터 배열이 구성되기 때문에 매우 간단하게 이득 준위 제어 회로를 얻을 수 있으며, 상대적으로 큰 값의 궤환 인자를 얻을 수 있기 때문에 전력소모를 줄일 수 있다.
여기에서, 지수함수의 일차 근사화는 다음의 수학식 1과 같이 나타낼 수 있다.
Figure 112007071792197-pat00001
상기 수학식 1에 따르면, 지수 이득 제어 구조의 가변 이득 증폭기(200)에 서, (1+x)/(1-x) 함수를 구현하기 위해서는 궤환되는 가변 커패시터(
Figure 112007071792197-pat00002
)의 값이 음의 값(-x)을 나타낼 수 있어야 한다.
이를 위해 지수 이득 제어 구조의 가변 이득 증폭기(200)는 가변 커패시터(
Figure 112007071792197-pat00003
)를 양의 출력전압(+Vout)이 아닌 음의 출력전압(-Vout)에 연결하여, 연산 증폭기(210)의 입력쪽에서 가변 커패시터(
Figure 112007071792197-pat00004
)의 값이 음의 값으로 되도록 하여, 즉, 정궤환 구조의 커패시터 배열을 통해 지수함수의 일차 근사화에 필요한 음의 값을 갖는 가변 커패시터(
Figure 112007071792197-pat00005
)를 구현하였다.
이와 같은 지수 이득 제어 구조의 가변 이득 증폭기(200)에서 전압 이득은 다음의 수학식 2와 같이 나타낼 수 있다.
Figure 112007071792197-pat00006
상기 수학식 2에 따르면, 0dB 이하의 이득, 즉 0 내지 1 사이의 이득을 얻기 위해서는 가변 커패시터(
Figure 112007071792197-pat00007
)가 음의 정전용량을 갖고 있어야 한다.
하지만, 음의 정전용량을 갖는 커패시터는 존재하지 않기 때문에, 지수 이득 제어 구조의 가변 이득 증폭기(200)로는 0dB 이하의 전압 이득을 구현할 수 없으며, 이로 인해 큰 입력전압이 입력되는 경우 동작 불능이 발생되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 본 발명의 목적은 커패시터 부정합에 따른 전압 이득 오차를 감소시킬 수 있으며 큰 궤환 인자에 따라 전력소모를 최소화할 수 있는 스위치드 커패시터 가변 이득 증폭기를 구현하는 것이다.
본 발명의 다른 목적은 회로의 설계 및 레이아웃이 단순화된 스위치드 커패시터 가변 이득 증폭기를 구현하는 것이다.
본 발명의 또 다른 목적은 큰 입력전압을 고려하여 필요에 따라 전압 이득을 간단하게 제어할 수 있는 스위치드 커패시터 가변 이득 증폭기를 구현하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 가변 이득 증폭기는, 제 1 샘플링 커패시터와 제 1 가변 커패시터를 각각 포함하며, 샘플링 위상에서 입력전압을 각각 저장하는 제 1, 2 샘플링 커패시터 모듈; 증폭 위상에서 상기 입력전압간의 차이를 증폭하는 연산 증폭기; 상기 제 1 샘플링 커패시터 모듈과 상기 제 1 샘플링 커패시터를 공유하며, 상기 공유된 제 1 샘플링 커패시터, 제 2 가변 커패시터 및 보상 커패시터의 커패시턴스에 따라 상기 입력전압의 전압 이득값을 결정하는 제 1 증폭 커패시터 모듈; 상기 제 2 샘플링 커패시터 모듈과 상기 제 1 샘플링 커패시터를 공유하며, 상기 공유된 제 1 샘플링 커패시터, 제 2 가변 커패시터 및 보상 커패시터의 커패시턴스에 따라 상기 입력전압의 전압 이득값을 결정하는 제 2 증폭 커패시터 모듈; 상기 샘플링 위상 및 상기 증폭 위상에서 각각 개폐되는 다수의 샘플링 스위치 및 증폭 스위치를 포함하고, 상기 제 1, 2 가변 커패시터는 단위 커패시터 배열의 스위칭에 따라 가변 커패시턴스값을 가지며, 상기 제 1 샘플링 커패시터가 상기 샘플링 위상과 상기 증폭 위상에서 모두 사용되어 커패시터 부정합에 따른 전압 이득 오차가 감소되는 것을 특징으로 한다.
바람직하게, 상기 입력전압이 미리 결정된 임계값 이상인 경우, 상기 전압 이득값이 1 미만이 되도록 상기 보정 커패시터의 커패시턴스가 유한값으로 설정되며, 상기 입력전압이 미리 결정된 임계값보다 작은 경우, 상기 전압 이득값이 1 이상이 되도록 상기 보정 커패시터의 커패시턴스가 0으로 설정되는 것을 특징으로 한다.
본 발명에 따르면, 샘플링 위상과 증폭 위상에서 샘플링 커패시터를 공유하여 사용함으로써 커패시터 부정합에 따른 전압 이득 오차를 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 따르면, 단위 커패시터 배열에 따라 회로의 설계 및 레이아웃을 단순화시킬 수 있는 효과가 있다.
또한, 본 발명에 따르면, 필요에 따라 전압 이득을 1 미만 또는 1 이상으로 간단하게 제어할 수 있으며, 상대적으로 큰 궤환 인자에 의해 전력소모와 kT/C 노이즈를 감소시켜 이득 증폭 성능을 개선시킬 수 있는 효과가 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3a는 본 발명의 일실시예에 따른 가변 이득 증폭기(300)의 구성 및 동작을 설명하기 위한 도면이며, 도 3b 및 도 3c는 도 3a에 도시된 가변 이득 증폭 기(300)의 샘플링 위상(Qs)과 증폭 위상(QA)시의 동작을 설명하기 위한 도면으로, 설명의 편의상 반전입력에 관련된 회로만 나타내었다.
도 3a를 참조하면, 본 발명의 일실시예에 따른 가변 이득 증폭기(300)는, 입력전압(+Vin, -Vin)간의 차이를 증폭하는 연산 증폭기(310), 샘플링 위상(Qs)에서 입력전압(+Vin, -Vin)을 각각 저장하는 제 1, 2 샘플링 커패시터 모듈(320A, 320B), 상기 입력전압(+Vin, -Vin)의 전압 이득값을 결정하는 제 1, 2 증폭 커패시터 모듈(330A, 330B), 샘플링 위상(Qs)에서 개폐되는 다수의 샘플링 스위치(340), 및 증폭 위상(QA)에서 개폐되는 다수의 증폭 스위치(350)로 구성되어 있다.
상기 제 2 샘플링 커패시터 모듈(320B) 및 제 2 증폭 커패시터 모듈(330B)은 양의 입력전압(+Vin)에 연결되는 것을 제외하고는 상기 제 1 샘플링 커패시터 모듈(320A) 및 제 1 증폭 커패시터 모듈(330A)과 그 구성 및 동작이 동일하므로, 이하의 설명에서는 상기 제 1 샘플링 커패시터 모듈(320A) 및 제 1 증폭 커패시터 모듈(330A)을 중심으로 설명한다.
상기 제 1 샘플링 커패시터 모듈(320A)은 Cs의 커패시턴스값을 갖는 제 1 샘플링 커패시터(321),
Figure 112007071792197-pat00008
의 가변 커패시턴스값을 갖는 제 1 가변 커패시터(322), CT-CM의 커패시턴스값을 갖는 제 2 샘플링 커패시터(323)로 구성된다.
그리고, 상기 제 1 증폭 커패시터 모듈(330A)은 Cs의 커패시턴스값을 갖는 제 1 샘플링 커패시터(321), CM의 커패시턴스값을 갖는 보상 커패시터(332),
Figure 112007071792197-pat00009
의 가변 커패시턴스값을 갖는 제 2 가변 커패시터(333)로 구성된다.
즉, 상기 제 1 샘플링 커패시터 모듈(320A)과 제 1 증폭 커패시터 모듈(330A)은 제 1 샘플링 커패시터(321)를 공유하며, 이에 따라 도 3b 및 도 3c에 도시된 바와 같이 상기 제 1 샘플링 커패시터(321)는 샘플링 위상(Qs)과 증폭 위상(QA)에서 모두 사용된다.
이와 같이, 제 1 샘플링 커패시터(321)를 샘플링 위상(Qs)과 증폭 위상(QA)에서 모두 사용가능하도록 공유함으로써, 샘플링 및 증폭을 위해 별도의 커패시터가 각각 구비된 종래의 가변 이득 증폭기에 비하여, 기생 커패시터를 감소시킬 수 있을 뿐만 아니라, 커패시터간 부정합을 줄여서 전압 이득 오차(voltage gain error)를 최소화할 수 있다.
도 4는 도 3a 내지 도 3c에 도시된 제 1, 2 가변 커패시터(322, 333)의 배열을 설명하기 위한 도면이다.
도 4를 참조하면, 본 발명의 가변 이득 증폭기(300)에 사용되는 제 1 가변 커패시터(322)와 제 2 가변 커패시터(333)는 단위 커패시터 배열(unit capacitor array)을 통해 가변 커패시턴스값을 갖도록 구현되며, 그 단위 커패시터 배열을 통해 가변 이득의 비트를 결정할 수 있다.
여기에서, m+n 비트의 가변 이득 증폭기를 구현하기 위해서는 2n+2m-1 개의 커패시터 배열이 필요하며, 이 때, 각 커패시터의 커패시턴스는 C로 동일하다.
C1a=C2a=···=C(2 n -1)a=C1b=C2b=···=C(2 m -1)b=C
이와 같이 구성된 단위 커패시터 배열을 통해 상기 제 1, 2 가변 커패시터(322, 333)의 가변 커패시턴스값(
Figure 112007071792197-pat00010
,
Figure 112007071792197-pat00011
)을 변화시키는 방법에 대하여 더 자세히 설명하면 다음과 같다.
설명의 편의를 위해 디지털 코드(code)가
Figure 112007071792197-pat00012
이고, 샘플링 위상(Qs)에서 단위 커패시터 배열에 n 비트의 커패시터 배열에 포함된 스위치들(SW1a ~ SW(2 n -1)a) 중 p 개의 스위치가 입력전압(Vin)에 연결되며, m 비트의 커패시터 배열에 포함된 스위치들(SW1b ~ SW(2 m -1)b) 중 q 개의 스위치가 입력전압(Vin)에 연결되었다고 가정한다.
이러한 경우, p+q개의 스위치에 의해 입력전압(Vin)에 연결된 커패시터에 따라 제 1 가변 커패시터(322)의 가변 커패시턴스(
Figure 112007071792197-pat00013
)는 다음의 수학식 3과 같이 나타낼 수 있다.
Figure 112007071792197-pat00014
여기에서, 상기 C는 상기 단위 커패시터 배열을 구성하는 커패시터의 커패시 턴스를 나타낸다.
한편, 같은 샘플링 위상(Qs)에서, n 비트의 커패시터 배열에 포함된 스위치들 중 나머지 2n-p-1 개의 스위치는 공통모드 전압(VCM)에 연결되고, m 비트의 커패시터 배열에 포함된 스위치들 중 나머지 2m-q-1 개의 스위치는 공통모드 전압(VCM)에 연결된다.
이러한 경우, 2n-p+2m-q-2 개의 스위치에 의해 공통 모드전압(VCM)에 연결된 커패시터에 따라 제 2 가변 커패시터(333)의 가변 커패시턴스(
Figure 112007071792197-pat00015
)는 다음의 수학식 4와 같이 나타낼 수 있다.
Figure 112007071792197-pat00016
여기에서, 상기
Figure 112007071792197-pat00017
는 단위 커패시터 배열의 커패시턴스의 총합으로, 단위 커패시터 배열에 포함된 모든 스위치가 같은 곳에 연결되는 경우 상기 단위 커패시터 배열에 의해 구성되는 커패시터의 커패시턴스를 의미하며, 그 값은
Figure 112007071792197-pat00018
로 나타낼 수 있다.
따라서, 이와 같은 단위 커패시터 배열의 동작에 따라 샘플링 위상(Qs)에서 제 1 가변 커패시터(322)는
Figure 112007071792197-pat00019
의 가변 커패시턴스를 갖게 되며, 제 2 가변 커패시 터(333)는
Figure 112007071792197-pat00020
의 가변 커패시턴스를 갖게 된다.
다음으로, 샘플링 위상(Qs) 다음의 증폭 위상(QA)에서, n 비트의 커패시터 배열에 포함된 스위치들(SW1a ~ SW(2 n -1)a)과 m 비트의 커패시터 배열에 포함된 스위치들(SW1b ~ SW(2 m -1)b)이 모두 공통모드 전압(VCM)에 연결되면, 도 3c에 도시된 바와 같이 제 2 가변 커패시터(333)는 연산 증폭기(310)의 출력단과 연결된다.
이 때, 상기 증폭 위상(QA)에서, 상기 단위 커패시터 배열에 따른 전압 이득(
Figure 112007071792197-pat00021
)과 궤환 인자(
Figure 112007071792197-pat00022
)는 다음의 수학식 5와 같이 나타낼 수 있다.
Figure 112007071792197-pat00023
상기 수학식 5에서, CS는 상기 제 1 샘플링 커패시터(321)의 커패시턴스, CT는 상기 단위 커패시터 배열의 커패시턴스의 총합,
Figure 112007071792197-pat00024
는 상기 제 1 가변 커패시터(322)의 가변 커패시턴스,
Figure 112007071792197-pat00025
는 상기 제 2 가변 커패시터(333)의 가변 커패시턴스, CM은 보정 커패시터(332)의 커패시턴스를 나타낸다.
상기 수학식 5를 참조하면, 너무 큰 입력전압이 입력되는 경우, 즉, 입력전 압이 미리 설정된 임계값보다 큰 경우를 대비하여 전압 이득(
Figure 112007071792197-pat00026
)은 1(0dB) 이하가 되도록 회로를 구현해야만 한다.
이를 위해, 본 발명에서는 전압 이득(
Figure 112007071792197-pat00027
)을 1 미만으로 구현해야 할 경우, 보정 커패시터(332)의 커패시턴스(CM)를 0이 아닌 유한값으로 설정하여 전압 이득을 1 미만으로 조절한다.
그리고, 1 이상의 전압 이득이 필요한 경우, 본 발명에서는 보정 커패시터(332)의 커패시턴스(CM)를 0 F으로 설정하여 종래의 가변 이득 증폭기와 동일하게 1 이상의 전압 이득을 구현한다(이 경우 보정 커패시터를 아예 생략하는 것도 가능).
즉, 입력전압이 너무 큰 경우, 종래의 가변 이득 증폭기에서는 커패시턴스 자체가 음의 값을 가져야 하기 때문에 전압 이득을 1 미만으로 구현하는 것이 불가능하지만, 본 발명의 가변 이득 증폭기(300)에서는 1 미만의 전압 이득이 필요한 경우 보정 커패시터(332)의 커패시턴스(CM)를 유한하게 하여 1 미만의 전압 이득을 간단하게 구현할 수 있다.
또한, 상기 수학식 5를 참조하면, 본 발명에 따른 가변 이득 증폭기(300)의 궤환 인자(
Figure 112007071792197-pat00028
)는 동일한 전압 이득 구현시 도 1a에 도시된 가변 이득 증폭기(100)보다 약 1.5배 이상의 크고, 도 2a에 도시된 가변 이득 증폭기(200)보다
Figure 112007071792197-pat00029
만큼 큰 값을 갖게 되며, 이에 따라 전력 소모와 kT/C 노이즈를 줄일 수 있다.
한편, 본 실시예에서는 이득 커패시터 배열의 부정합을 최소화하기 위해서 단위 커패시터 배열을 사용하여 제 1 가변 커패시터(322)와 제 2 가변 커패시터(333)를 구현하였지만, 특정 응용에 따라서 도 1에 사용되었던 이진 가중치 커패시터 배열도 사용할 수 있음은 물론이다.
다시 도 3a를 참조하면, 본 발명에 따른 가변 이득 증폭기(300)에 있어서, 연산 증폭기(310)는 가변 이득의 단조 증가 특성의 비선형성 특성을 결정짓는 매우 중요한 요소이다.
즉, 가변 이득 증폭기(300)가 높은 선형성을 갖기 위해서는 연산 증폭기(310)가 60dB 이상의 이득을 가져야 하는데, 이를 위해 도 5a와 같이 커패시터와 저항을 이용한 2단 연산 증폭기를 사용하거나, 또는 넓은 가변 이득 영역을 얻기 위해 도 5b와 같이 다단으로 가변 이득 증폭기를 구현하는 것이 바람직하다.
이 때, 지수함수 일차 근사화를 통해 구현하는 가변 이득 증폭기에서는 선형영역 동작이 -15dB 내지 15dB로 제한된다. 따라서, 15dB 이상의 가변 이득 영역에서 동작하는 가변 이득 증폭기를 dB 선형적인 특성을 갖도록 설계하기 위해서는 다단으로 가변 이득 증폭기를 구현하는 것이 바람직하다.
이와 같은 dB 선형 특성을 고려하여 3단의 가변 이득 증폭기를 구현한 일예가 도 6a에 도시되어 있다.
도 6a는 본 발명에 따라 10비트의 해상도를 갖는 가변 이득 증폭기를 3단으로 구현하는 경우, 3번째 단에 사용되는 6비트의 가변 이득 증폭기 구조를 나타낸 도면으로, 스케일링 커패시터(Cb)를 중심으로 상위 3비트과 하위 3비트를 구분하여 총 6비트를 제어하도록 하는 구조로 되어 있으며, 양의 전압 이득만을 나타내기 위해 보정 커패시터는 사용하지 않았다.
도 6b는 도 6a에 도시된 가변 이득 증폭기의 이득 제어 코드에 따른 이득 및 DNL(Differential NonLinearity)을 측정한 결과로, 도 6b에서 알 수 있는 바와 같이 10비트 해상도가 0.7 LSB 이내에서 매우 잘 제어되고 있음을 확인할 수 있다.
즉, 본 발명에 따른 가변 이득 증폭기는 이득 제어 코드에 대한 단조 증가 선형성이 매우 우수함을 알 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았으며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
도 1a는 종래 기술에 따른 스위치드-커패시터 구조의 가변 이득 증폭기의 회로도이며, 도 1b는 도 1a에 도시된 가변 이득 증폭기의 이득 커패시터 배열을 설명하기 위한 도면이다.
도 2a는 종래 기술에 따른 지수 이득 제어 구조의 가변 이득 증폭기의 회로도로이며, 도 2b는 도 2a에 도시된 가변 이득 증폭기의 이득 커패시터 배열을 설명하기 위한 도면이다.
도 3a는 본 발명의 일실시예에 따른 가변 이득 증폭기의 구성 및 동작을 설명하기 위한 도면이며, 도 3b 및 도 3c는 도 3a에 도시된 가변 이득 증폭기의 샘플링 위상과 증폭 위상시의 동작을 설명하기 위한 도면이다.
도 4는 도 3a 내지 도 3c에 도시된 가변 커패시터의 배열을 설명하기 위한 도면이다.
도 5a 및 도 5b는 도 3a 내지 도 3c에 도시된 연산 증폭기의 다른 구성예를 설명하기 위한 도면이다.
도 6a는 본 발명에 따라 10비트의 해상도를 갖는 가변 이득 증폭기를 3단으로 구현하는 경우 3번째 단에 사용되는 6비트의 가변 이득 증폭기 구조를 나타낸 도면이며, 도 6b는 도 6a에 도시된 가변 이득 증폭기의 이득 제어 코드에 따른 이득 및 DNL(Differential NonLinearity)을 측정한 결과를 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
320A, 320B : 제 1, 2 샘플링 커패시터 모듈
330A, 330B : 제 1, 2 증폭 커패시터 모듈
321 : 제 1 샘플링 커패시터
322 : 제 1 가변 커패시터
323 : 제 2 샘플링 커패시터
332 : 보상 커패시터
333 : 제 2 가변 커패시터
340 : 샘플링 스위치
350 : 증폭 스위치
-Vin: 음의 입력전압
+Vin: 양의 입력전압
+Vout: 양의 출력전압
-Vout: 음의 출력전압

Claims (11)

  1. 제 1 샘플링 커패시터와 제 1 가변 커패시터를 각각 포함하며, 샘플링 위상에서 입력전압을 각각 저장하는 제 1, 2 샘플링 커패시터 모듈;
    증폭 위상에서 상기 입력전압간의 차이를 증폭하는 연산 증폭기;
    상기 제 1 샘플링 커패시터 모듈과 상기 제 1 샘플링 커패시터를 공유하며, 상기 공유된 제 1 샘플링 커패시터, 제 2 가변 커패시터 및 보상 커패시터의 커패시턴스에 따라 상기 입력전압의 전압 이득값을 결정하는 제 1 증폭 커패시터 모듈;
    상기 제 2 샘플링 커패시터 모듈과 상기 제 1 샘플링 커패시터를 공유하며, 상기 공유된 제 1 샘플링 커패시터, 제 2 가변 커패시터 및 보상 커패시터의 커패시턴스에 따라 상기 입력전압의 전압 이득값을 결정하는 제 2 증폭 커패시터 모듈;
    상기 샘플링 위상 및 상기 증폭 위상에서 각각 개폐되는 다수의 샘플링 스위치 및 증폭 스위치를 포함하고,
    상기 제 1, 2 가변 커패시터는 단위 커패시터 배열의 스위칭에 따라 가변 커패시턴스값을 가지며,
    상기 제 1 샘플링 커패시터가 상기 샘플링 위상과 상기 증폭 위상에서 모두 사용되어 커패시터 부정합에 따른 전압 이득 오차가 감소되는 것을 특징으로 하는 높은 전압 이득 선형성을 갖는 스위치드-커패시터 가변 이득 증폭기.
  2. 삭제
  3. 제 1항에 있어서, 상기 단위 커패시터 배열은,
    m+n 비트의 가변 이득 증폭의 경우, 동일한 커패시턴스값을 갖는 2n+2m-1 개의 스위치드-커패시터로 이루어진 것을 특징으로 하는 높은 전압 이득 선형성을 갖는 스위치드-커패시터 가변 이득 증폭기.
  4. 제 3항에 있어서, 상기 단위 커패시터 배열에서,
    상기 샘플링 위상에서 n 비트의 커패시터 배열 중 p 개의 스위치가 상기 입력전압에 연결되고, m 비트의 커패시터 배열 중 q 개의 스위치가 상기 입력전압에 연결된 경우,
    상기 제 1 가변 커패시터의 가변 커패시턴스값(
    Figure 112007071792197-pat00030
    )은,
    Figure 112007071792197-pat00031
    (여기에서, C는 상기 단위 커패시터 배열을 구성하는 커패시터의 커패시턴스를 나타냄)
    인 것을 특징으로 하는 높은 전압 이득 선형성을 갖는 스위치드-커패시터 가변 이득 증폭기.
  5. 제 3항에 있어서, 상기 단위 커패시터 배열에서,
    상기 샘플링 위상에서 n 비트의 커패시터 배열 중 2n-p-1 개의 스위치가 공통모드 전압에 연결되고, m 비트의 커패시터 배열 중 2m-q-1 개의 스위치가 공통모드 전압에 연결된 경우,
    상기 제 2 가변 커패시터의 가변 커패시턴스값(
    Figure 112007071792197-pat00032
    )은,
    Figure 112007071792197-pat00033
    (여기에서, C는 상기 단위 커패시터 배열을 구성하는 커패시터의 커패시턴스를 나타냄)
    인 것을 특징으로 하는 높은 전압 이득 선형성을 갖는 스위치드-커패시터 가변 이득 증폭기.
  6. 제 4항 또는 제 5항에 있어서,
    상기 증폭 위상에서 상기 단위 커패시터 배열에 포함된 모든 스위치가 공통모드 전압에 연결된 경우,
    상기 입력전압의 전압 이득값(
    Figure 112007071792197-pat00034
    )은,
    Figure 112007071792197-pat00035
    (여기에서, CS는 상기 제 1 샘플링 커패시터의 커패시턴스, CT는 상기 단위 커패시터 배열의 커패시턴스의 총합,
    Figure 112007071792197-pat00036
    는 상기 제 1 가변 커패시터의 가변 커패시턴스,
    Figure 112007071792197-pat00037
    는 상기 제 2 가변 커패시터의 가변 커패시턴스, CM은 보상 커패시터의 커패시턴스를 나타냄)
    인 것을 특징으로 하는 높은 전압 이득 선형성을 갖는 스위치드-커패시터 가변 이득 증폭기.
  7. 제 6항에 있어서, 상기 입력전압이 미리 결정된 임계값 이상인 경우,
    상기 전압 이득값이 1 미만이 되도록 상기 보상 커패시터의 커패시턴스가 유한값으로 설정되는 것을 특징으로 하는 높은 전압 이득 선형성을 갖는 스위치드-커패시터 가변 이득 증폭기.
  8. 제 6항에 있어서, 상기 입력전압이 미리 결정된 임계값보다 작은 경우,
    상기 전압 이득값이 1 이상이 되도록 상기 보상 커패시터의 커패시턴스가 0으로 설정되는 것을 특징으로 하는 높은 전압 이득 선형성을 갖는 스위치드-커패시터 가변 이득 증폭기.
  9. 제 6항에 있어서,
    상기 증폭 위상에서 상기 입력전압에 대한 궤환 인자(
    Figure 112007071792197-pat00038
    )는,
    Figure 112007071792197-pat00039
    (여기에서, CS는 상기 제 1 샘플링 커패시터의 커패시턴스, CT는 상기 단위 커패시터 배열의 커패시턴스의 총합,
    Figure 112007071792197-pat00040
    는 상기 제 1 가변 커패시터의 가변 커패시턴스,
    Figure 112007071792197-pat00041
    는 상기 제 2 가변 커패시터의 가변 커패시턴스, CM은 보상 커패시터의 커패시턴스를 나타냄)
    인 것을 특징으로 하는 높은 전압 이득 선형성을 갖는 스위치드-커패시터 가변 이득 증폭기.
  10. 제 1항에 있어서,
    상기 제 1, 2 샘플링 커패시터 모듈은 제 2 샘플링 커패시터를 더 포함하며,
    상기 제 2 샘플링 커패시터의 커패시턴스값은,
    Figure 112007071792197-pat00042
    (여기에서, CT는 상기 단위 커패시터 배열의 커패시턴스의 총합, CM은 보상 커패시터의 커패시턴스를 나타냄)
    인 것을 특징으로 하는 높은 전압 이득 선형성을 갖는 스위치드-커패시터 가변 이득 증폭기.
  11. 제 1항에 있어서, 상기 연산 증폭기는,
    2단 연산 증폭기인 것을 특징으로 하는 높은 전압 이득 선형성을 갖는 스위치드-커패시터 가변 이득 증폭기.
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