KR20060131395A - 잔류전압의 오차교정이 가능한 다중 디지털 아날로그변환회로 및 샘플/홀드 회로 - Google Patents

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Abstract

본 발명은 가변 캐패시터를 이용하여 연산증폭기의 충분하지 못한 이득에 의한 오차를 줄일 수 있도록 함으로써 잔류전압의 오차교정이 가능한 다중 디지털 아날로그 변환회로 및 샘플/홀드 회로를 제공하며, 본 발명의 잔류전압의 오차교정이 가능한 다중 디지털 아날로그 변환회로는 샘플링 캐패시터에 병렬로 연결되며, 샘플링 위상시 아날로그 입력신호를 샘플링하고 증폭 위상시 복수개의 서로 다른 기준전압에 연결되어 연산증폭기의 이득을 보정하는 제1 이득보정수단; 샘플링 캐패시터 및 귀환 캐패시터에 각각 병렬로 연결되며, 샘플링 위상시 아날로그 입력신호를 샘플링하고 증폭 위상시 소정 고정 전압에 연결되어 연산증폭기의 이득을 보정하는 제2 이득보정수단; 및 외부로부터의 스위치 제어신호에 따라 샘플링 위상과 증폭 위상시 상기 샘플링 캐패시터, 귀환 캐패시터 및 제1, 제2 이득보정수단이 아날로그 입력신호를 샘플링하거나 또는 해당하는 소정 전압에 연결될 수 있도록 스위칭되는 스위칭 수단;으로 구성됨을 특징으로 하며, 이러한 본 발명은 구성이 간단하고 추가적인 회로가 많지 않아 추가 전력소모 증가없이 오차를 교정할 수 있게 된다.
MDAC, 샘플/홀드회로, 가변 캐패시터, 오차 보상, 잔류전압, 파이프라인

Description

잔류전압의 오차교정이 가능한 다중 디지털 아날로그 변환회로 및 샘플/홀드 회로{MDAC CIRCUIT WITH GAIN ERROR CORRECTION AND SAMPLE/HOLD CIRCUIT}
도 1은 종래의 파이프라인 구조의 ADC의 전체 구성도.
도 2는 도 1의 한 스테이지의 출력신호를 나타낸 도.
도 3은 도 1의 한 스테이지의 블록 구성도.
도 4a는 일반적인 다중 디지털 아날로그 변환회로의 샘플링 위상에 대한 구성도.
도 4b는 일반적인 다중 디지털 아날로그 변환회로의 증폭 위상에 대한 구성도.
도 5는 도 4에 있어서 오차가 있는 한 스테이지의 출력신호를 나타낸 도.
도 6은 도 4에 있어서 잔류전압 출력에 오차가 있을 시 파이프라인 ADC의 변환커브를 나타낸 도.
도 7은 본 발명에 따른 잔류전압의 오차교정이 가능한 다중 디지털 아날로그 변환회로의 구성도.
도 8은 도 7에서의 샘플링 위상과 증폭 위상의 관계를 나타낸 도.
도 9는 본 발명에 의한 다중 디지털 아날로그 변환회로의 잔류출력 모의실험 결과 파형도.
도 10a 및 도 10b는 일반 다중 디지털 아날로그 변환회로와 본 발명에 의한 다중 디지털 아날로그 변환회로를 사용한 파이프라인 ADC의 모의실험 결과 파형도.
<도면의 주요부분에 대한 부호의 설명>
Cs : 샘플링 캐패시터 Cf : 귀환 캐패시터
Cc1,Cc2 : 가변 캐패시터 SW1-SW5 : 스위치
OPA : 연산증폭기
본 발명은 다중 디지털 아날로그 변환회로에 관한 것으로, 특히 연산증폭기의 충분하지 못한 이득에 의한 오차를 줄일 수 있도록 하는 잔류전압의 오차교정이 가능한 다중 디지털 아날로그 변화회로 및 샘플/홀드 회로에 관한 것이다.
아날로그 디지털 변환기(이하, ADC라 칭함) 중 파이프라인(Pipeline) 방식 및 Two-Step ADC와 같은 다단 ADC는 내부의 기능 블록으로서 다중 디지털 아날로그 변환회로(Multiplying Digital-to-Analog Converter : 이하, MDAC라 칭함)를 사용하게 된다.
다단 ADC는 각 단의 동작 전류로 인한 높은 처리량, 면적감소, 그리고 저전력 소모라는 이점이 있으며, MDAC 회로는 이러한 다단 ADC에서 핵심적인 역할을 하 게 된다.
도 1은 일반적인 파이프라인 방식을 이용한 ADC의 전체적인 구성을 나타내고 있다.
상기 파이프라인 ADC는 여러 개의 스테이지(Stage1 - Stage N)로 구성되어 있다. 아날로그 입력신호(Vin)는 여러 단의 스테이지(Stage1 - Stage N)를 거치면서 디지털 신호로 출력되고, 각 스테이지(Stage1 - Stage N)의 디지털 신호를 합산하여 ADC의 최종 디지털 신호를 출력한다.
상기 각 스테이지(Stage1 - Stage N)로 구성된 파이프라인 ADC의 한 스테이지(Stage i)를 예를 들어 설명하면, 전단의 아날로그 신호(Vi-1)를 입력받아 샘플링하여 캐패시터에 홀드하는 샘플/홀더부(S/H)(10), 상기 샘플/홀더부(10)에서 샘플링된 전단의 아날로그 신호(Vi-1)를 디지털 신호로 변환하는 sub-ADC(이하, ADSC라 칭함)(20), 상기 ADSC(20)에서 변환된 디지털 출력을 아날로그 신호로 변환하는 sub-DAC(이하, DASC라 칭함(30), 상기 샘플/홀더부(10)를 통과하여 캐패시터에 홀드된 아날로그 입력신호(Vi-1)에서 상기 DASC(30)의 아날로그 신호를 빼고 나머지 신호를 증폭하는 연산증폭부(40)로 구성된다.
각 스테이지의 동작은 00에서 10까지의 출력이 나타나는 1.5-비트 출력 스테이지의 경우, 샘플/홀더부(10)에서 샘플링된 아날로그 신호가 홀드된다. 1.5-비트 ADSC(20)에서 1.5-비트 디지털 신호를 출력하고, DASC(30)를 통해 아날로그 신호를 출력하면, 연산증폭부(40)는 샘플/홀더부(10)를 통과하여 캐패시터에 홀드된 아날로그 신호와 상기 DASC(30)를 통과한 아날로그 신호의 차를 2배 증폭하여 다음 스 테이지로 넘겨준다.
상기 도 1에서 한 스테이지(Stage i)의 출력신호는 도 2와 같다.
도 2에서 ADSC(20)의 출력인 디지털 신호와 아날로그 입력신호(Vin), 아날로그 신호 연산에 따른 잔류출력신호(21)를 나타내고 있다.
도 3은 도 1에서 한 스테이지(Stage i)의 블록 구성도이다.
MDAC 회로(50)는 ADSC(20)를 제외한 샘플/홀더부(10), DASC(30), 연산증폭부(40)를 포함하여 구성되며, 샘플링된 아날로그 신호와 상기 ADSC(20)의 디지털 신호에 대응하여 DASC(30)에서 변환된 아날로그 신호와의 차, 즉 잔류전압(Residual Voltage)을 증폭하여 출력한다.
상기 도 3과 같은 구성을 갖는 MDAC회로에 있어서 도 4a는 샘플링 위상시, 도 4b는 증폭 위상시의 동작을 도식화환 것이며, 여기서는 1.5-비트로 구성되는 MDAC회로를 일 예로 하였다.
상기 MDAC 회로(50)는 연산 증폭기(OPA), 샘플링 캐패시터(Cs), 귀환 캐패시터(Cf) 및 도시하지 않은 스위치로 구성된다. 미설명 부호인 캐패시터(Cp)는 연산증폭기(OPA)의 기생 캐패시터이다.
도 4a의 샘플링 위상에서는 아날로그 입력신호(Vin)가 샘플링되고, 샘플링된 아날로그 신호는 샘플링 캐패시터(Cs)와 귀환 캐패시터(Cf), 기생 캐패시터(Cp)에 저장된다.
도 4b의 증폭 위상에서 귀환 캐패시터(Cf)는 연산증폭기(OPA)의 부귀환으로 연결되고, 샘플링 캐패시터(Cs)는 입력 아날로그신호(Vin)에 따른 디지털 신호에 따라 도시하지 않은 스위치에 의해 각각 서로 다른 전압인 Vrefn, Vcm, Vrefp 중 하나에 연결되어 MDAC 동작을 행하게 된다.
상기의 동작에 의해 연산증폭기(OPA)의 대역폭이 충분한 경우, 잔류 출력(Vout)은 수학식 1과 같이 나타난다.
<수학식 1>
Figure 112005031845886-PAT00001
Figure 112005031845886-PAT00002
여기서, A는 연산증폭기(OPA)의 이득이고, D는 ADSC(20)를 통해 출력된 디지털 데이터 값이다.
이때, 연산증폭기(OPA)의 이득이 무한대가 되면 도 5의 파형(51)과 같이 원하는 잔류전압을 출력하게 되지만, 연산증폭기(OPA)의 이득이 충분하지 못한 경우는 도 5의 파형(52)과 같이 이득 오차를 발생시키게 된다.
이득이 충분하지 못한 연산증폭기(OPA)를 이용한 각 스테이지(Stage1 - Stage N)로 구성된 파이프 라인 ADC의 경우 도 6과 같이 나타나지 않는 코드(code missing)가 발생하면서 ADC의 성능이 크게 나빠지게 된다.
또한, 앞으로 공정이 더욱 미세화되어감에 따라 연산증폭기의 대역폭은 향상 될 것으로 보이나, 높은 이득의 연산증폭기를 설계하는 것은 어려워질 것으로 예상된다.
뿐만 아니라, 출력 오차를 줄이기 위해 연산증폭기의 이득을 높이려면 큰 전력소모가 필요하고, 연산증폭기의 속도가 저하되는 문제점이 있다.
본 발명은 이러한 점을 감안한 것으로, 본 발명의 목적은 가변 캐패시터를 이용하여 연산증폭기의 충분하지 못한 이득에 의한 오차를 줄일 수 있도록 함으로써 잔류전압의 오차교정이 가능한 다중 디지털 아날로그 변환회로 및 샘플/홀드 회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 잔류전압의 오차교정이 가능한 다중 디지털 아날로그 변환회로는, 샘플링 캐패시터와 귀환 캐패시터 및 연산증폭기를 포함하는 다중 디지털 아날로그 변환회로에 있어서, 상기 샘플링 캐패시터에 병렬로 연결되며, 샘플링 위상시 아날로그 입력신호를 샘플링하고 증폭 위상시 복수개의 서로 다른 기준전압에 연결되어 상기 연산증폭기의 이득을 보정하는 제1 이득보정수단; 상기 샘플링 캐패시터 및 귀환 캐패시터에 각각 병렬로 연결되며, 샘플링 위상시 아날로그 입력신호를 샘플링하고 증폭 위상시 소정 고정 전압에 연결되어 상기 연산증폭기의 이득을 보정하는 제2 이득보정수단; 및 외부로부터의 스위 치 제어신호에 따라 샘플링 위상과 증폭 위상시 상기 샘플링 캐패시터, 귀환 캐패시터 및 제1, 제2 이득보정수단이 아날로그 입력신호를 샘플링하거나 또는 해당하는 소정 전압에 연결될 수 있도록 스위칭되는 스위칭 수단;을 포함하여 구성됨을 특징으로 한다.
상기 제1, 제2 이득보정수단은 가변 캐패시터로 구성됨을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 샘플/홀드 회로는, 샘플링 캐패시터와 귀환 캐패시터 및 연산증폭기를 이용하여 아날로그 입력신호를 샘플링하는 전하재분배방식의 샘플/홀드 회로에 있어서, 상기 샘플링 캐패시터에 병렬로 연결되며, 샘플링 위상시 아날로그 입력신호를 샘플링하고 증폭 위상시 소정 고정 전압에 연결되어 상기 연산증폭기의 이득을 보정하는 이득보정수단을 더 포함함과 더불어 상기 샘플링 캐패시터는 귀환 캐패시터보다 큰 용량을 갖도록 구성됨을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조로 하여 보다 상세하게 설명한다. 단, 하기 실시예는 본 발명을 예시하는 것일 뿐 본 발명의 내용이 하기 실시예에 한정되는 것은 아니다.
도 7은 본 발명에 따른 잔류전압의 오차교정이 가능한 다중 디지털 아날로그 변환회로의 구성도이다.
도시한 바와 같이, 비반전 입력단(+)에 ADSC(20)의 출력코드에 따른 기준전압인 Vrefp, Vcm, Vrefn 중 Vcm이 인가되는 연산증폭기(OPA), 상기 연산 증폭기(OPA)의 반전 입력단(-)에 각각 병렬로 연결된 샘플링 캐패시터(Cs)와 귀환 캐패시 터(Cf), 상기 샘플링 캐패시터(Cs)에 병렬로 연결된 가변 캐패시터(Cc1), 상기 샘플링 캐패시터(Cs)와 귀환 캐패시터(Cf)에 각각 병렬로 연결된 가변 캐패시터(Cc2)로 구성된다.
또한, 외부로부터의 스위치 제어신호(도시하지 않은 클럭 생성기에서 제공됨)에 따라 샘플링 위상(P1)에서 증폭 위상(P2)으로, 증폭 위상(P2)에서 샘플링 위상(P1)으로 스위칭되는 다수의 스위치(SW1-SW3) 및 증폭 위상(P2)시에 상기 스위치(SW2)에 ADSC(20)의 출력코드에 따른 기준전압인 Vrefp, Vcm, Vrefn 중 어느 하나가 인가될 수 있도록 스위칭 되는 스위치(SW4)로 구성된다. 상기 스위치(SW4)는 ADSC(20)의 출력과 도시하지 않은 클럭 생성기로부터의 신호가 제어신호 생성을 위한 도시하지 않은 별도의 로직 블록을 거쳐 생성되는 신호에 의해 스위칭 제어된다.
상기 스위치(SW1)는 샘플링 위상(P1)시에 가변 캐패시터(Cc2)에 아날로그 입력신호(Vin)가 샘플링되고, 증폭 위상(P2)시에 가변 캐패시터(Cc2)에 ADSC(20)의 출력코드에 따른 기준전압인 Vrefp, Vcm, Vrefn 중 Vcm이 인가되도록 구성된다.
상기 스위치(SW2)는 샘플링 위상(P1)시에 샘플링 캐패시터(Cs) 및 가변 캐패시터(Cc1)에 아날로그 입력신호(Vin)가 샘플링되고, 증폭 위상(P2)시에 샘플링 캐패시터(Cs) 및 가변 캐패시터(Cc1)에 스위치(SW4)에 의해 상기 ADSC(20)의 출력코드에 따른 기준전압인 Vrefp, Vcm, Vrefn 중 어느 하나가 인가되도록 구성된다. 여기서, Vrefn = -Vrefp이다.
상기 스위치(SW3)는 샘플링 위상(P1)시에 귀환 캐패시터(Cf)에 아날로그 입 력신호(Vin)가 샘플링되고, 증폭 위상(P2) 시에 귀환 캐패시터(Cf)가 연산증폭기(OPA)의 부귀환 구성이 되도록 구성된다.
또한, 연산증폭기(OPA)의 반전 입력단(-)에는 샘플링 위상(P1)에서 상기 각 캐패시터에 입력신호를 샘플링하기 위한 스위치(SW5)가 구성된다. 상기 스위치(SW5)는 예를 들면 샘플링 위상(P1)의 폴링 에지(PIP)에서 샘플링 캐패시터(Cs)에 저장되는 전압이 Vin-Vcm이 되도록 캐패시터의 한쪽 단자는 Vin, 나머지 한쪽단자는 Vcm이 되도록 연결해주는 스위치이다.
이와 같이 구성된 본 발명에서 샘플링 위상(P1)시 스위치(SW1-SW3)는 스위치 제어신호에 따라 샘플링 위상(P1) 단자로 스위칭된다. 이에 따라 각 캐패시터(Cs,Cf,Cc1,Cc2)에는 아날로그 입력신호(Vin)가 샘플링된다. 여기서, 샘플링 위상(P1)과 증폭 위상(P2)의 관계는 도 8과 같다.
이후, 스위치(SW1-SW3)가 증폭 위상(P2) 단자로 전환되어 증폭 위상(P2)이 되면 상기 각 캐패시터(Cs,Cf,Cc1,Cc2)에 샘플링되어 저장된 값은 유지시키고, 귀환 캐패시터(Cf)는 스위치(SW3)에 의해 연산증폭기(OPA)의 부귀환 구성이 되도록 연결됨에 따라 연산증폭기(OPA)의 출력의 일부가 상기 귀환 캐패시터(Cf)로 다시 돌아가게 된다.
부귀환 구성을 하는 것은 작은 입력전압도 연산증폭기(OPA)를 포화출력 상태로 구동시켜 일그러짐 현상이 발생할 수 있기 때문이다. 부귀환 구성을 하면 이득은 감소하지만 일그러짐을 줄일 수 있고, 이득의 변동을 억제하여 안정한 동작을 시킬 수 있다.
증폭 위상(P2)시 샘플링 캐패시터(Cs)는 스위치(SW2) 및 스위치(SW4)에 의해 ADSC(20)의 출력코드에 따른 기준전압인 Vrefp, Vcm, Vrefn 중 어느 하나에 선택적으로 연결된다. 상기 가변 캐패시터(Cc1)는 샘플링 캐패시터(Cs)와 병렬 연결되어 있음에 따라 샘플링 캐패시터(Cs)와 같은 전압에 연결된다.
또한, 가변 캐패시터(Cc2)는 스위치(SW1)의 스위칭에 따라 ADSC(20)의 출력코드에 따른 기준전압인 Vrefp, Vcm, Vrefn 중 Vcm에 연결된다. 여기서, Vrefp > Vcm > Vrefn이다.
이와 같은 과정을 통해 ADSC(20)에서 출력된 디지털 신호는 상기 캐패시터(Cs,Cf,Cc1,Cc2)에 의해 아날로그 신호로 변환되어 연산증폭기(OPA)의 반전 입력단(-)으로 입력되며, 연산증폭기(OPA)의 비반전 입력단(+)에는 ADSC(20)의 출력코드에 따른 기준전압인 Vcm이 입력되며, 연산증폭기(OPA)의 출력은 다음의 수학식 2와 같이 된다. 이와 같은 과정을 통해 전체 MDAC은 입력 아날로그 신호와 그에 따른 DAC 출력의 차를 출력하게 된다.
Figure 112005031845886-PAT00003
<수학식 2>
상기 <수학식 2>에서 A는 연산증폭기(OPA)의 이득이며, D는 상기 <수학식 1>에서와 같은 값이며, C와 Cc는 샘플링 캐패시터(Cs)와 귀환 캐패시터(Cf)의 캐패시턴스 및 가변 캐패시터(Cc1,Cc2)의 캐패시턴스이다.
상기 식에서 볼 수 있듯이 연산증폭기(OPA)의 이득(A)이 가변 캐패시터(Cc1,Cc2)에 의해 조정됨을 알 수 있으며, 이에 의해 연산증폭기(OPA)의 충분하지 못한 이득에 의한 잔류 전압의 이득오차를 교정할 수 있게 된다.
도 9와 도 10은 본 발명에 따른 모의 실험 결과를 나타낸 도이다.
도 9는 본 발명에 따른 MDAC의 등가 가변 캐패시터의 조절에 따른 잔류전압(81)의 변화를 나타내고 있다.
이상적인 값이 1[V]로 설정된 경우, 도 7의 가변 캐패시터(Cc1,cCc2)에 의해 1[V]를 포함하는 조절범위를 가지는 MDAC의 잔류전압 출력을 확인할 수 있다.
따라서 연산증폭기(OPA)의 낮은 이득에 의해 이상적인 잔류전압 출력보다 낮게 나오는 경우에도 본 발명에 의해 이득을 조절할 수 있음을 확인할 수 있다.
도 10a 및 도 10b는 일반 MDAC와 본 발명에 의한 MDAC 회로를 사용한 파이프라인 ADC의 모의실험 결과 파형을 나타낸 도이다.
도 10a는 부족한 이득의 연산증폭기를 이용한 MDAC 회로에 의한 파이프라인 ADC의 코드출력(91)을 나타내며, 코드가 나타나지 않는 부분(Missing code)을 확인할 수 있다.
도 10b와 같이 본 발명에 의한 MDAC 회로를 사용한 파이프라인 ADC의 코드출력(92)은 이득오차가 교정되어 모든 코드가 정확하게 나타나고 있음을 확인할 수 있다.
한편, 싱글 입출력일 때 귀환 캐패시터(Cf)와 샘플링 캐패시터(Cs)를 포함하는 본 발명의 잔류전압의 오차교정이 가능한 다중 디지털 아날로그 변환회로는 샘 플/홀드 회로에 동일하게 적용할 수 있다.
다만, 증폭 위상(P2)에서 MDAC의 경우 샘플링 캐패시터(Cs)가 ADSC(20)의 코드에 따른 기준전압인 Vrefp, Vcm, Vrefn 중 어느 하나에 연결되지만 샘플/홀드 회로는 샘플링 캐패시터(Cs)가 Vcm에 연결될 뿐, 나머지 부분에 있어서는 MDAC와 샘플/홀드 회로의 구성 및 동작 과정이 동일하다.
상술한 바와 같이, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 또는 변경하여 실시할 수 있다.
이상에서 살펴본 바와 같이, 본 발명은 가변 캐패시터를 이용하여 연산증폭기의 불충분한 이득으로 인한 MDAC 회로의 잔류전압의 이득오차를 교정할 수 있게 된다.
따라서 본 발명을 적용하여 다단 ADC의 정적특성인 디지털 코드로 변환되는 아날로그 입력 범위가 일정하지 않아 발생하는 오차(Differential Non-Linearity : DNL)와 출력 코드와 이상적인 출력의 차이(Integral Non-Linearity : INL)를 향상시킬 수 있게 된다.
또한, 구성이 간단하고 추가적인 회로가 많지 않아 추가 전력소모 증가없이 오차를 교정할 수 있게 된다.

Claims (8)

  1. 샘플링 캐패시터와 귀환 캐패시터 및 연산증폭기를 포함하는 다중 디지털 아날로그 변환회로에 있어서,
    상기 샘플링 캐패시터에 병렬로 연결되며, 샘플링 위상시 아날로그 입력신호를 샘플링하고 증폭 위상시 복수개의 서로 다른 기준전압에 연결되어 상기 연산증폭기의 이득을 보정하는 이득보정수단; 및
    외부로부터의 스위치 제어신호에 따라 샘플링 위상과 증폭 위상시 상기 샘플링 캐패시터, 귀환 캐패시터 및 이득보정수단이 아날로그 입력신호를 샘플링하거나 또는 해당하는 소정 전압에 연결될 수 있도록 스위칭되는 스위칭 수단;을 포함하여 구성됨을 특징으로 하는 잔류전압의 오차교정이 가능한 다중 디지털 아날로그 변환회로.
  2. 제 1 항에 있어서, 상기 이득보정수단은
    가변 캐패시터로 구성됨을 특징으로 하는 잔류전압의 오차교정이 가능한 다중 디지털 아날로그 변환회로.
  3. 샘플링 캐패시터와 귀환 캐패시터 및 연산증폭기를 포함하는 다중 디지털 아날로그 변환회로에 있어서,
    상기 샘플링 캐패시터에 병렬로 연결되며, 샘플링 위상시 아날로그 입력신호를 샘플링하고 증폭 위상시 복수개의 서로 다른 기준전압에 연결되어 상기 연산증폭기의 이득을 보정하는 제1 이득보정수단;
    상기 샘플링 캐패시터 및 귀환 캐패시터에 각각 병렬로 연결되며, 샘플링 위상시 아날로그 입력신호를 샘플링하고 증폭 위상시 소정 고정 전압에 연결되어 상기 연산증폭기의 이득을 보정하는 제2 이득보정수단; 및
    외부로부터의 스위치 제어신호에 따라 샘플링 위상과 증폭 위상시 상기 샘플링 캐패시터, 귀환 캐패시터 및 제1, 제2 이득보정수단이 아날로그 입력신호를 샘플링하거나 또는 해당하는 소정 전압에 연결될 수 있도록 스위칭되는 스위칭 수단;을 포함하여 구성됨을 특징으로 하는 잔류전압의 오차교정이 가능한 다중 디지털 아날로그 변환회로.
  4. 제 3 항에 있어서, 상기 제1, 제2 이득보정수단은
    가변 캐패시터로 구성됨을 특징으로 하는 잔류전압의 오차교정이 가능한 다중 디지털 아날로그 변환회로.
  5. 샘플링 캐패시터와 귀환 캐패시터 및 연산증폭기를 이용하여 아날로그 입력 신호를 샘플링하는 전하재분배방식의 샘플/홀드 회로에 있어서,
    상기 샘플링 캐패시터에 병렬로 연결되며, 샘플링 위상시 아날로그 입력신호를 샘플링하고 증폭 위상시 소정 고정 전압에 연결되어 상기 연산증폭기의 이득을 보정하는 이득보정수단을 더 포함함과 더불어 상기 샘플링 캐패시터는 귀환 캐패시터보다 큰 용량을 갖도록 구성됨을 특징으로 하는 샘플/홀드 회로.
  6. 제 5 항에 있어서, 상기 이득보정수단은
    가변 캐패시터로 구성되는 것을 특징으로 하는 샘플/홀드 회로.
  7. 샘플링 캐패시터와 귀환 캐패시터 및 연산증폭기를 이용하여 아날로그 입력신호를 샘플링하는 전하재분배방식의 샘플/홀드 회로에 있어서,
    상기 샘플링 캐패시터에 병렬로 연결되며, 샘플링 위상시 아날로그 입력신호를 샘플링하고 증폭 위상시 소정 고정 전압에 연결되어 상기 연산증폭기의 이득을 보정하는 제1 이득보정수단;
    상기 샘플링 캐패시터 및 귀환 캐패시터에 각각 병렬로 연결되며, 샘플링 위상시 아날로그 입력신호를 샘플링하고 증폭 위상시 소정 고정 전압에 연결되어 상기 연산증폭기의 이득을 보정하는 제2 이득보정수단; 및
    외부로부터의 스위치 제어신호에 따라 샘플링 위상과 증폭 위상시 상기 샘플 링 캐패시터, 귀환 캐패시터 및 제1, 제2 이득보정수단이 아날로그 입력신호를 샘플링하거나 또는 소정 고정 전압에 연결될 수 있도록 스위칭되는 스위칭 수단;을 포함하여 이루어지는 것을 특징으로 하는 샘플/홀드 회로.
  8. 제 7 항에 있어서, 상기 제1, 제2 이득보정수단은
    가변 캐패시터로 구성됨을 특징으로 하는 샘플/홀드 회로.
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