KR0142473B1 - 폐루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기 - Google Patents
폐루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기Info
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Abstract
본 발명은 페루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기에 관한 것으로, 독립된 두 단의 연산 증폭기와, 전압 증폭기의 이득을 조정할 수 있도록 설계된 캐패시터와, 선택된 이득과 무관하게 페루프의 단위 이득 대역폭을 일정하게 유지할 수 있도록 설계된 보상 캐패시터와, 다수의 스위치 회로로 구성되었으며, 선택된 이득과는 무관한 일정한 페루프 단위 이득 대역폭을 갖고, 두 개의 증폭단으로 구성한 캐스캐이드(Cascade) 구성을 통하여 넓은 대역폭을 갖는 페루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기에 관한 것이다.
Description
제1도는 종래의 전압 증폭기를 적용한 회로도이고,
제2도는 본 발명의 실시예에 따른 페루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기를 적용한 회로도이고,
제3도는 제2도에 도시된 전압 증폭기에서, 샘플링 타임(Sampling time)시 제1연산 증폭기의 특성을 나타낸 보드 선도(Bode plot)이고,
제4도는 제2도에 도시된 전압 증폭기에서, 증폭(Amplification)시 제1, 제2연산 증폭기의 캐스캐이드(Cascade) 특성을 나타낸 보드 선도이고,
제5도는 제2도에 도시된 전압 증폭기에 공급되는 클럭 신호의 타이밍도이다.
*도면의 주요부분에 대한 부호의 설명
S11, S12, S13 : 클럭1에 의해 개폐가 제어되는 스위치
S21, S22 : 클럭2에 의해 개폐가 제어되는 스위치
S31, S32, S33 : 클럭3에 의해 개폐가 제어되는 스위치
Ci : 입력 캐패시터 Cf : 궤환(feed back) 캐패시터
Cc : 보상(compensation) 캐패시터 10, 20 : 연산 증폭기
본 발명은 페루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기에 관한 것으로서, 더 상세히 말하자면, 선택된 이득과는 무관한 일정한 페루프 단위 이득 대역폭을 갖고, 두 개의 증폭단으로 구성한 캐스캐이드(Cascade) 구성을 통하여 넓은 대역폭을 갖는 페루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기에 관한 것이다.
이하, 첨부된 도면을 참조로 하여 종래의 전압 증폭기에 대하여 설명하기로 한다.
제1도는 종래의 전압 증폭기를 적용한 회로도이다.
제1도에 도시되어 있듯이, 종래의 전압 증폭기의 구성은,
클럭 신호1에 의해서 개폐되고, 입력 전압(Vin)이 일측 단자를 통해 공급되는 스위치(S11)와;
클럭 신호3에 의해서 개폐되고, 상기 스위치(S11)의 타측 단자가 일측 단자에 연결되며, 접지선이 타측 단자에 연결되는 스위치(S31)와;
상기 스위치(S31)의 일측 단자가 일측 단자에 연결되어, 입력 전압의 충, 방전을 수행하는 입력 캐패시터(Ci)와;
상기 캐패시터(Ci)의 타측 단자가 반전 입력(-) 단자에 연결되고, 접지선이 비반전 입력(+) 단자에 연결되어, 입력된 전압을 증폭하여 출력하는 연산 증폭기(10)와;
클럭 신호3에 의해서 개폐되고, 상기 연산 증폭기(10)의 반전 입력(-) 단자와 출력 단자를 연결하는 스위치(S21)와;
상기 스위치(S21)의 일측 단자가 일측 단자에 연결되어, 연산 증폭기(10)의 오프셋(offset) 전압을 제거하는 궤환 캐패시터(Cf)와;
클럭 신호3에 의해서 개폐되고, 상기 궤환 캐패시터(Cf)의 타측 단자가 일측 단자에 연결되며, 상기 연산 증폭기(10)의 출력 단자가 타측 단자에 연결되는 스위치(S32)와;
클럭 신호2에 의해서 개폐되고, 상기 스위치(S32)의 일측 단자가 일측 단자에 연결되며, 접지선이 타측 단자에 연결되는 스위치(S22)로 이루어진다.
이러한 종래의 전압 증폭기는, 제5도의 타이밍도에 도시되어 있듯이, 클럭신호1,2가 하이(high)이고 클럭신호3가 로우(low)일 때, 상기 가변 캐패시터(Ci)에서 입력 전압(Vin)을 샘플링(Sampling)하고, 클럭신호1,2가 로우이고 클럭신호3가 하이일 때, 가변 캐패시터(Ci)에 샘플링된 입력 전압을 출력 단자(Vout)에 전달한다.
이 때, 가변 캐패시터(Ci, Cf)의 비를 조정하여 전압 증폭기의 이득을 조정할 수 있는데, 그 값은 다음과 같다.
그러나, 종래의 전압 증폭기에서는, 캐패시터(Ci, Cf)의 비 즉, 선택된 이득에 따라서 전압 증폭기의 페루프 단위 이득 대역폭이 변하게 되며, 그 변화는 다음과 같이 표현될 수 있다.
또한, 제(1)식에서 볼 수 있듯이, 입력을 원하는 이득만큼 정확히 증폭하여 출력에 전달하기 위해서는, 연산 증폭기의 개루프 이득이 매우 커야 한다. 만약, 캐패시터 Ci이 캐패시터 Cf의 10배로 세팅하여 10배의 이득, 0.01%의 이득 오차, 페루프 대역폭이 30㎒인 증폭 회로를 구현하고자 할 때, 연산 증폭기의 개루프 이득이 약 100,000, 단위 이득 대역폭이 약 300㎒(기생 캐패시터값을 무시한 계산임) 이어야 하며, 이 때, 연산 증폭기가 발진하지 않아야 하기 때문에 제1도에 도시된 전압 증폭기는 광대역 증폭기로서 사용하는 것이 불가능하다는 문제점이 있다.
따라서 본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 선택된 이득과는 무관한 일정한 페루프 단위 이득 대역폭을 갖고, 두 개의 증폭단으로 구성한 캐스캐이드(Cascade) 구성을 통하여 넓은 대역폭을 갖는 페루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기를 제공하는데에 있다.
상기의 목적을 달성하기 위한 본 발명의 구성은,
클럭신호1에 의해서 개폐되고, 입력 전압이 일측 단자를 통해 공급되는 제1스위치와;
클럭신호3에 의해서 개폐되고, 상기 제1스위치의 타측 단자가 일측 단자에 연결되며, 접지선이 타측 단자에 연결되는 제2스위치와;
상기 제2스위치의 일측 단자가 일측 단자에 연결되어, 입력 전압의 충, 방전을 수행하는 입력 캐패시터와;
상기 입력 캐패시터의 타측 단자가 반전 입력 단자에 연결되고, 접지선이 비반전 입력 단자에 연결되어, 입력된 전압을 증폭하여 출력하는 제1증폭 수단과;
클럭신호2에 의해서 개폐되고, 상기 제1증폭 수단의 반전 입력 단자와 출력 단자를 연결하는 제3스위치와;
상기 제3스위치의 일측 단자가 일측 단자에 연결되어, 상기 제1증폭 수단의 오프셋 전압을 제거하는 궤환 캐패시터와;
클럭신호2에 의해서 개폐되고, 상기 궤환 캐패시터의 타측 단자가 일측 단자에 연결되며, 접지선이 타측 단자에 연결되는 제4스위치와;
클럭신호3에 의해서 개폐되고, 상기 제4스위치의 일측 단자가 일측 단자에 연결되며, 제2증폭 수단의 출력 단자가 타측 단자에 연결되는 제5스위치와;
상기 제1증폭 수단의 출력을 반전 입력으로 받고, 접지선이 비반전 입력 단자에 연결되어, 입력된 전압을 증폭하여 출력하는 제2증폭 수단과;
클럭신호3에 의해서 개폐되고, 상기 제2증폭 수단의 반전 입력 단자가 일측단자에 연결되는 제6스위치와;
상기 제6스위치의 타측 단자와 상기 제2증폭 수단의 출력 단자를 연결하여, 페루프 단위 이득 대역폭을 조정하는 보상 캐패시터와;
클럭신호1에 의해개 개폐되고, 상기 제6스위치의 타측 단자가 일측 단자에 연결되고, 접지선이 타측 단자에 연결되는 제7스위치와;
클럭신호1에 의해서 개폐되고, 상기 제2증폭 수단의 출력 단자와 접지선을 연결하는 제8스위치로 이루어진다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위해 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 설명하기로 한다.
제2도는 본 발명의 실시예에 따른 페루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기를 적용한 회로도이다.
제2도에 도시되어 있듯이, 본 발명의 실시예에 따른 페루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기의 구성은,
클럭신호1에 의해서 개폐되고, 입력 전압(Vin)이 일측 단자를 통해 공급되는 스위치(S11)와;
클럭신호3에 의해서 개폐되고, 상기 스위치(S11)의 타측 단자가 일측 단자에 연결되며, 접지선이 타측 단자에 연결되는 스위치(S31)와;
상기 스위치(S31)의 일측 단자가 일측 단자에 연결되어, 입력 전압의 충, 방전을 수행하는 입력 캐패시터(Ci)와;
상기 입력 캐패시터(Ci)의 타측 단자가 반전 입력(-) 단자에 연결되고, 접지선이 비반전 입력(+) 단자에 연결되어, 입력된 전압을 증폭하여 출력하는 제1연산 증폭기(10)와;
클럭신호2에 의해서 개폐되고, 상기 제1연산 증폭기(10)의 반전 입력(-) 단자와 출력 단자를 연결하는 스위치(S21)와;
상기 스위치(S21)의 일측 단자가 일측 단자에 연결되어, 상기 제1연산 증폭기(10)의 오프셋 전압을 제거하는 궤환 캐패시터(Cf)와;
클럭신호2에 의해서 개폐되고, 상기 궤환 캐패시터(Cf)의 타측 단자가 일측단자에 연결되며, 접지선이 타측단자에 연결되는 스위치(S22)와;
클럭신호3에 의해서 개폐되고, 상기 스위치(S22)의 일측 단자 일측 단자에 연결되며, 제2연산 증폭기(20)의 출력 단자가 타측 단자에 연결되는 스위치(S32)와;
상기 제1연산 증폭기(10)의 출력을 반전 입력(-)으로 받고, 접지선이 비반전 입력(+) 단자에 연결되어, 입력된 전압을 증폭하여 출력하는 제2연산 증폭기(20)와;
클럭신호3에 의해서 개폐되고, 상기 제2연산 증폭기(20)의 반전 입력(-) 단자가 일측 단자에 연결되는 스위치(S33)와;
상기 스위치(S33)의 타측 단자와 상기 제2연산 증폭기(20)의 출력 단자를 연결하여, 페루프 단위 이득 대역폭을 조정하는 보상 캐패시터(Cc)와;
클럭신호1에 의해서 개폐되고, 상기 스위치(S33)의 타측 단자가 일측 단자에 연결되고, 접지선이 타측 단자에 연결되는 스위치(S12)와;
클럭신호1에 의해서 개폐되고, 상기 제2연산 증폭기(20)의 출력 단자(Vout)와 접지선을 연결하는 스위치(S13)로 이루어진다.
상기와 같이 이루어져 있는 본 발명의 실시예에 따른 페루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기의 다음과 같다.
제2도에 도시된 본 발명의 실시예에 따른 페루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기에서, 제5도에 도시되어 있듯이, 클럭신호1,가 하이(high)이고 클럭신호3가 로우(low)일 때, 입력 캐패시터(Ci)에는 입력 전압(Vin)이 샘플링되고, 클럭신호1,2가 로우이고 클럭신호3가 하이일 때, 샘플링된 입력 전압이 출력(Vout)에 전달된다.
입력 전압의 샘플링시에는, 제2도에서 볼 수 있듯이, 제1연산 증폭기(10)만을 사용한다. 이렇게 하는 이유는, 샘플링 타임시 제1, 제2연산 증폭기(10, 20)를 모두 사용하여 입력 전압을 샘플링할 경우 증폭 회로가 발진할 수 있기 때문이며, 궤환 캐패시터(Cf)에 미리 제1연산 증폭기(10)의 오프셋 전압을 저장하기 때문에 제1연산 증폭기(10)의 개루프 이득이 작아도 샘플링하는데는 문제가 되지 않는다.
다음으로, 증폭(Amplification)시에는 제1, 제2연산 증폭기(10, 20)를 모두 이용하며, 원하는 이득을 얻기 위해 입력 캐패시터(Ci)와 궤환 캐패시터(Cf)를 조정한다.
이 때, 전압 증폭기의 페루프 단위 이득 대역폭을 일정하게 유지하기 위해서, 보상 캐패시터(Cc)의 크기를 함께 조정한다. 즉, 보상 캐(Cc)의 크기를 조정하여 제1, 제2연산 증폭기(10, 20)를 캐스캐이드(Cascade)한 증폭기의 개루프 이득 대역폭(fu)을 조정할 수 있으며, 따라서 전압 증폭기의 페루프 이득 대역폭(Fcu)을 전압 증폭기의 이득과는 상관없이 일정하게 유지할 수 있다.
그러면, 본 발명의 실시예에 따른 페루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기에서, 샘플링시와 증폭시의 연산 증폭기의 특성을 첨부된 보드 선도(Bode plot)를 참고로 설명하기로 한다.
제3도는 제2도에 도시된 전압 증폭기에서, 샘플링시 제1연산 증폭기의 특성을 나타낸 보드 선도이고,
제4도는 제2도에 도시된 전압 증폭기에서, 증폭시 제1, 제2연산 증폭기의 캐스캐이드 특성을 나타낸 보드 선도이다.
제3도에서 볼 수 있듯이, 입력 전압의 샘플링시 주파수의 증가에 따라 이득이 감소하고, 데시벨 이득이 0dB일 때의 주파수를 단위 이득 대역폭이라 할 수 있다.
다음으로, 증폭시의 특성을 살펴보면, 제4도의 (1)로 표시된 곡선은 이득을 조정하는 캐패시터(Ci, Cf)의 비가 1일 때 제1, 제2연산 증폭기(10, 20)를 캐스캐이드한 증폭기의 특성 곡선이며, (2)로 표시된 곡선은 입력 캐패시터(Ci)의 크기가 궤환 캐패시터(Cf)의 10배일 때의 제1, 제1연산 증폭기(10, 20)를 캐스캐이드한 증폭기의 특성 곡선이다.
상기 (1)의 특성 곡선을 보면, 주파수에 대한 이득(dB)의 값은 2개의 연산 증폭기(10,20)를 사용하므로 2개의 극점(pole point)을 가진다. 따라서, 이득(dB)값은 주파수 0일 때로부터 소정의 주파수 동안 본 발명이 얻을 수 있는 최대 이득값의 값을 유지하고 있다가 제1극점에서부터 소정의 기울기로 이득이 감소하기 시작한다. 그리고, 제2극점에서 다시한번 소정의 기울기로 변화한다.
상기에서 제1극점과 제2극점은 다음의 식 (4),(5)로 표현된다.
상기 식(4)에서, R1은 상기 제1연산 증폭기(10)의 출력단에서 바라본 상기 제1연산 증폭기(10)의 내부 저항이고, 상기 Cc는 상기 제1연산 증폭기(10)의 출력단에서 바라본 전체 캐패시턴스이고, 상기 A2는 상기 제2연산 증폭기(20)의 이득이다. 상기에서, 본 발명에서의 Cc값은 매우 크므로 Ci, Cf를 무시하였다.
상기 식(5)에서, R2는 상기 제2연산 증폭기(20)의 출력단에서 바라본 상기 제2연산 증폭기(20)의 내부 저항이고, 상기 Cc는 상기 제2연산 증폭기(20)의 출력단에서 바라본 전체 캐패시터이다. 여기서 또한 상기 Cc의 값이 매우 크므로 Ci, Cf의 값을 무시하였다.
이때, 이득을 조정하는 커패시터(Ci, Cf)의 비가 1일 때의 이득(dB)을 보면, 상기 이득(dB)은 도 4에 도시된 바와 같이 상기 제1연산 증폭기9100와 제2연산 증폭기(20)의 이득값인 A1, A2에 의해 6dB의 값이 산출된다. 이때, 이득 6dB에서 주파수축으로 일직선 연장한 값이 기울기와 만나는 점에서의 주파수가 커패시터(Ci, Cf)의 비가 1일 때 사용가능한 최대 주파수이다. 그리고, 주파수 dB0dB에서부터 상기 최대 주파수까지의 범위가 커패시터(Ci, Cf)의 비가 1일 때 본 발명의 페루프 단위 이득 대역폭(Fcu)이다.
여기서 상기의 내용을 참조로 종래의 문제점을 언급하면, 종래에는 이득을 가변시켜도 이득에 따른 보드 선도가 상기 (1)의 특성 곡선에 한정되었다. 다시말해, 6dB의 이득을 20dB로 증가시키면 20dB에서 주파수축과 나란하게 연장선을 그은 선과 만나는 (1)의 특선 곡선의 점에서의 주파수가 종래의 20dB의 이용 가능한 최대 주파수였다. 따라서, 상기 6dB에서의 이용 가능한 최대 주파수와 20dB에서의 이용 가능한 최대 주파수를 비교해보면 20dB에서의 이용 가능한 최대 주파수가 6dB에서의 이용 가능한 최대 주파수보다 작음을 알 수 있고, 그에 따라 개루프 단위 이득 대역폭이 좁아졌음을 알 수 있다.
그러나, 본 발명은 커패시터(Ci, Cf)의 비를 가변시킴에 따라 보드 선도가 달라지는데, 그 일 예가 상기 (2)의 곡선과 같다.
상기 (2)의 곡선은 상기와 마찬가지로 2개의 극점을 가진다. 그러나, 상기 (2)의 곡선에서의 주파수에 대한 2개의 극점은 커패시터(Ci, Cf)의 비가 1일 때와 다르다. 커패시터(Ci, Cf)의 비가 10배일 때의 2개의 극점은 가변된 상기 제2연산 증폭기(200의 이득(A2) 및 내부 저항(Cc, Ci, Cf)에 의해 상기 식(4)와 식(5)의 값이 상기 커패시터(Ci, Cf)의 비가 1일 때와 달라지므로 그에 따라 위치가 달라진다.
따라서, 보상 커패시터(Cc)를 적절히 조정하면 상기 (2)의 특성 곡선과 같은 보드 선도를 얻을 수 있음을 알 수 있다.
상기의 내용은 상기 (2)의 특성 곡선을 통해 잘 나타나있다. 상기 (2)의 특성 곡선을 보면, 이득이 20dB일 때 기울기와 만나는 점에서의 주파수는 상기 커패시터(Ci, Cf)의 비가 1일 때의 주파수와 동일함을 알 수 있다.
그러므로, 본 발명에서는 이득을 가변시켜도 개루프 단위 이득 대역폭 또한 커패시터(Ci, Cf)의 비가 1일 대와 동일한 주파수 대역폭(Fcu)을 가지게 된다.
이득을 조정하는 캐패시터(Ci, Cf)의 비가 1일 때의 제1, 제2연산 증폭기(10, 20)를 캐스캐이드한 증폭기의 페루프 단위 이득 대역폭은, 이득이 약 6dB에서 곡선 (1)과 교차하는 점의 주파수이며, 입력 캐패시터(Ci)의 크기가 궤환 캐패시터(Cf)의 10배일 때의 제1, 제2연산 증폭기(10, 20)를 캐스캐이드한 증폭기의 페루프 단위 이득 대역폭은, 이득이 약 20dB에서 곡선 (2)과 교차하는 점의 주파수이다.
그러므로, 이들을 조정하는 캐패시터(Ci, Cf)의 비가 1일 때 대역폭을 조정하는 캐패시터의 크기를 Cc라 하면, 이득을 조정하는 캐패시터(Ci, Cf)의 비가 10일 때 대역폭을 조정하는 캐패시터의 크기를 Cc/10으로 세팅하여 페루프 단위 이득 대역폭을 동일하게 할 수 있다.
따라서, 상기와 같이 동작하는 본 발명의 실시예에 따른 페루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기의 효과는, 선택된 이득과는 무관한 일정한 페루프 단위 이득 대역폭을 갖고, 두 개의 증폭단으로 구성한 캐스캐이드(Cascade) 구성을 통하여 넓은 대역폭을 갖도록 한 것이다.
Claims (2)
- 클럭신호1에 의해서 개폐되고, 입력 전압(Vin)이 일측 단자를 통해 공급되는 전압 증폭기1스위치(S11)와; 캐패시터3에 의해서 개폐되고, 상기 제1스위치(S11)의 타측 단자가 일측 단자에 연결되며, 접지선이 타측 단자에 연결되는 제2스위치(S31)와; 상기 제2스위치(S31)의 일측 단자가 일측 단자에 연결되어, 입력 전압(Vin)의 충.방전을 수행하는 입력 캐패시터(Ci)와; 상기 입력 캐패시터(Ci)의 타측 단자가 반전 입력(-) 단자에 연결되고, 접지선이 비반전 입력(+) 단자에 연결되어, 입력된 전압을 증폭하여 출력하는 제1증폭 수단(10)과; 클럭신호2에 의해서 개페되고, 상기 제1증폭 수단(10)의 반전 입력(-) 단자와 출력 단자를 연결하는 제3스위치(S21)와; 상기 제3스위치(S21)의 일측 단자가 일측 단자에 연결되어, 상기 제1증폭 수단(10)의 오프셋 전압을 제거하는 궤환 캐패시터(Cf)와; 클럭신호2에 의해서 개폐되고, 상기 궤환 캐패시터(Cf)의 타측 단자가 일측 단자에 연결되며, 접지선이 타측 단자에 연결되는 제4스위치(S22)와; 클럭신호3에 의해서 개폐되고, 상기 제4스위치(S22)의 일측 단자가 일측 단자에 연결되며, 제2증폭 수단(20)의 출력 단자가 타측 단자에 연결되는 제5스위치(S32)와; 상기 제1증폭 수단(10)의 출력을 반전 입력(-)으로 받고, 접지선이 비반전 입력(+) 단자에 연결되어, 입력된 전압을 증폭하여 출력하는 제2증폭 수단(20)과; 클럭신호3에 의해서 개폐되고, 상기 제2증폭 수단(20)의 반전 입력(-) 단자가 일측 단자에 연결되는 제6스위치(S33)와; 상기 제6스위치(S33)의 타측 단자와 상기 제2증폭 수단(20)의 출력 단자를 연결하여, 페루프 단위 이득 대역폭을 조정하는 보상 캐패시터(Cc)와; 클럭신호1에 의해서 개폐되고, 상기 제6스위치(S33)의 타측 단자가 일측 단자에 연결되고, 접지선이 타측 단자에 연결되는 제7스위치(S12)와; 클럭신호1에 의해서 개폐되고, 상기 제2증폭 수단(20)의 출력 단자(Vout)와 접지선을 연결하는 제8스위치(S13)로 이루어지는 것을 특징으로 하는 페루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기.
- 제 1 항에 있어서, 상기한 캐패시터(Ci, Cf, Cc)는 가변 캐패시터로 이루어지는 것을 특징으로 하는 페루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기.
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| KR1019950014242A KR0142473B1 (ko) | 1995-05-31 | 1995-05-31 | 폐루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기 |
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| KR0142473B1 true KR0142473B1 (ko) | 1998-08-17 |
Family
ID=19416146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950014242A KR0142473B1 (ko) | 1995-05-31 | 1995-05-31 | 폐루프의 단위 이득 대역폭을 일정하게 유지하는 프로그램 가능한 전압 증폭기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0142473B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100756426B1 (ko) * | 2005-06-16 | 2007-09-07 | 한국과학기술원 | 잔류전압의 오차교정이 가능한 다중 디지털 아날로그변환회로 및 샘플/홀드 회로 |
| EP3654319A1 (en) | 2018-11-19 | 2020-05-20 | LG Display Co., Ltd. | Display device |
-
1995
- 1995-05-31 KR KR1019950014242A patent/KR0142473B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100756426B1 (ko) * | 2005-06-16 | 2007-09-07 | 한국과학기술원 | 잔류전압의 오차교정이 가능한 다중 디지털 아날로그변환회로 및 샘플/홀드 회로 |
| EP3654319A1 (en) | 2018-11-19 | 2020-05-20 | LG Display Co., Ltd. | Display device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR960043480A (ko) | 1996-12-23 |
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