JP3090105B2 - ステップアテネータ - Google Patents
ステップアテネータInfo
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- resistor
- step attenuator
- resistors
- attenuation
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/24—Frequency-independent attenuators
- H03H11/245—Frequency-independent attenuators using field-effect transistor
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- H03—ELECTRONIC CIRCUITRY
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- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
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- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0088—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using discontinuously variable devices, e.g. switch-operated
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- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/24—Frequency- independent attenuators
- H03H7/25—Frequency- independent attenuators comprising an element controlled by an electric or magnetic variable
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- Networks Using Active Elements (AREA)
- Attenuators (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、ステップアテネー
タに関し、特にマイクロ波周波数帯において使用される
ステップアテネータに関する。
タに関し、特にマイクロ波周波数帯において使用される
ステップアテネータに関する。
【０００２】
【従来の技術】従来のマイクロ波周波数帯において使用
されるステップアテネータとして、図５に示されるもの
が知られている。このステップアテネータは、入力端子
２１と、出力端子２２と、制御端子２３，２４と、抵抗
器２５，２６，２７と、ゲートを保護するための抵抗器
２８，２９と、ＭＥＳ電界効果トランジスタ（ＭＥＳＦ
ＥＴ）３０，３１とを有している。
されるステップアテネータとして、図５に示されるもの
が知られている。このステップアテネータは、入力端子
２１と、出力端子２２と、制御端子２３，２４と、抵抗
器２５，２６，２７と、ゲートを保護するための抵抗器
２８，２９と、ＭＥＳ電界効果トランジスタ（ＭＥＳＦ
ＥＴ）３０，３１とを有している。
【０００３】このステップアテネータをスルー状態にす
る場合には、制御端子２３に“Ｈ”レベルの制御信号を
入力しＭＥＳＦＥＴ３０をオン状態にし、制御端子２４
に“Ｌ”レベルの制御信号を入力しＭＥＳＦＥＴ３１を
オフ状態にする。入力端子２１に入力された入力信号
は、抵抗２５，２６とＭＥＳＦＥＴ３０の内部インピー
ダンスとの並列回路を介して出力端子２２へ出力され
る。この場合には、ＭＥＳＦＥＴ３１は開放となってい
る。一方、ステップアテネータをアテネーション状態に
する場合には、制御端子２３に“Ｌ”レベルの制御信号
を入力してＭＥＳＦＥＴ３０をオフ状態にし、制御端子
２４に“Ｈ”レベルの制御信号を入力してＭＥＳＦＥＴ
３１をオン状態にする。入力端子２１に入力された入力
信号は、抵抗２５，２６，２７とＭＥＳＦＥＴ３０の内
部インピーダンスにより決まる減衰量だけ減衰され出力
端子２２へ出力される。
る場合には、制御端子２３に“Ｈ”レベルの制御信号を
入力しＭＥＳＦＥＴ３０をオン状態にし、制御端子２４
に“Ｌ”レベルの制御信号を入力しＭＥＳＦＥＴ３１を
オフ状態にする。入力端子２１に入力された入力信号
は、抵抗２５，２６とＭＥＳＦＥＴ３０の内部インピー
ダンスとの並列回路を介して出力端子２２へ出力され
る。この場合には、ＭＥＳＦＥＴ３１は開放となってい
る。一方、ステップアテネータをアテネーション状態に
する場合には、制御端子２３に“Ｌ”レベルの制御信号
を入力してＭＥＳＦＥＴ３０をオフ状態にし、制御端子
２４に“Ｈ”レベルの制御信号を入力してＭＥＳＦＥＴ
３１をオン状態にする。入力端子２１に入力された入力
信号は、抵抗２５，２６，２７とＭＥＳＦＥＴ３０の内
部インピーダンスにより決まる減衰量だけ減衰され出力
端子２２へ出力される。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ステップアテネータにおいては、アテネーション設定誤
差が大きいため、広帯域の利得コントロールなどを目的
に使用する場合に利得設定精度が悪くなってしまうとい
う問題がある。ここでいうアテネーション設定誤差と
は、スルー状態の通過損失とアテネーション状態の通過
損失との差で決まる減衰量と設定減衰量とを比較したと
きの誤差を表す。前記問題が生じる理由は、ＭＥＳＦＥ
Ｔ１０，１１が有する寄生容量およびドレイン−ソース
間容量のため、高周波数になるほど周波数特性が悪化し
通過損失が増えてしまい、その損失分がスルー状態とア
テネーション状態とで異なるためである。
ステップアテネータにおいては、アテネーション設定誤
差が大きいため、広帯域の利得コントロールなどを目的
に使用する場合に利得設定精度が悪くなってしまうとい
う問題がある。ここでいうアテネーション設定誤差と
は、スルー状態の通過損失とアテネーション状態の通過
損失との差で決まる減衰量と設定減衰量とを比較したと
きの誤差を表す。前記問題が生じる理由は、ＭＥＳＦＥ
Ｔ１０，１１が有する寄生容量およびドレイン−ソース
間容量のため、高周波数になるほど周波数特性が悪化し
通過損失が増えてしまい、その損失分がスルー状態とア
テネーション状態とで異なるためである。
【０００５】例えば、従来のステップアテネータにおけ
るスルー状態時の通過損失は図６において特性線Ｂ１１
で示され、従来のステップアテネータにおけるアテネー
ション状態時の通過損失は図６の特性線Ｂ１２で示され
る。また、従来のステップアテネータにおけるアテネー
ション設定誤差が図７における特性線Ｂ１３で示され
る。
るスルー状態時の通過損失は図６において特性線Ｂ１１
で示され、従来のステップアテネータにおけるアテネー
ション状態時の通過損失は図６の特性線Ｂ１２で示され
る。また、従来のステップアテネータにおけるアテネー
ション設定誤差が図７における特性線Ｂ１３で示され
る。
【０００６】本発明の目的は、アテネーション設定誤差
を広帯域にわたって低減することができるステップアテ
ネータを提供することにある。
を広帯域にわたって低減することができるステップアテ
ネータを提供することにある。
【０００７】
【課題を解決するための手段】前記課題を解決するため
に、本発明のステップアテネータは、入力端子と出力端
子との間に直列に接続されている第１の抵抗器および第
２の抵抗器と、前記第１および第２の抵抗器に並列に接
続されている第１のアテネーション切替設定回路と、前
記第１および第２の抵抗器の接続点と接地との間に直列
に接続されている周波数特性調整回路と第３の抵抗器と
を有し、前記周波数特性調整回路は、前記第１および第
２の抵抗器の接続点と前記第３の抵抗器との間に接続さ
れている伝送路と、前記第３の抵抗器に並列に接続され
ている第２のアテネーション切替設定回路とを有し、前
記伝送路は前記入力端子に入力される入力信号の波長を
λとした場合に［λ／４−α（０≦α≦λ／１６）］の
長さを有することを特徴とする。
に、本発明のステップアテネータは、入力端子と出力端
子との間に直列に接続されている第１の抵抗器および第
２の抵抗器と、前記第１および第２の抵抗器に並列に接
続されている第１のアテネーション切替設定回路と、前
記第１および第２の抵抗器の接続点と接地との間に直列
に接続されている周波数特性調整回路と第３の抵抗器と
を有し、前記周波数特性調整回路は、前記第１および第
２の抵抗器の接続点と前記第３の抵抗器との間に接続さ
れている伝送路と、前記第３の抵抗器に並列に接続され
ている第２のアテネーション切替設定回路とを有し、前
記伝送路は前記入力端子に入力される入力信号の波長を
λとした場合に［λ／４−α（０≦α≦λ／１６）］の
長さを有することを特徴とする。
【０００８】また、本発明のステップアテネータ装置
は、総入力端子と総出力端子との間に縦続接続される複
数段のステップアテネータを有し、これらのステップア
テネータの各々は、入力端子と出力端子との間に直列に
接続されている第１の抵抗器および第２の抵抗器と、前
記第１および第２の抵抗器に並列に接続されている第１
のアテネーション切替設定回路と、前記第１および第２
の抵抗器の接続点と接地との間に直列に接続されている
周波数特性調整回路と第３の抵抗器とを有し、前記周波
数特性調整回路は、前記第１および第２の抵抗器の接続
点と前記第３の抵抗器との間に接続されている伝送線路
と、前記第３の抵抗器に並列に接続されている第２のア
テネーション切替設定回路とを有し、前記伝送線路は前
記入力端子に入力される入力信号の波長をλとした場合
に［λ／４−α（０≦α≦λ／１６）］の長さを有する
ことを特徴とする。
は、総入力端子と総出力端子との間に縦続接続される複
数段のステップアテネータを有し、これらのステップア
テネータの各々は、入力端子と出力端子との間に直列に
接続されている第１の抵抗器および第２の抵抗器と、前
記第１および第２の抵抗器に並列に接続されている第１
のアテネーション切替設定回路と、前記第１および第２
の抵抗器の接続点と接地との間に直列に接続されている
周波数特性調整回路と第３の抵抗器とを有し、前記周波
数特性調整回路は、前記第１および第２の抵抗器の接続
点と前記第３の抵抗器との間に接続されている伝送線路
と、前記第３の抵抗器に並列に接続されている第２のア
テネーション切替設定回路とを有し、前記伝送線路は前
記入力端子に入力される入力信号の波長をλとした場合
に［λ／４−α（０≦α≦λ／１６）］の長さを有する
ことを特徴とする。
【０００９】
【発明の実施の形態】次に、本発明の実施の形態を図面
に基づいて詳細に説明する。図１は本発明の第１の実施
の形態としてのステップアテネータを示す図である。図
１に示されるように、本発明のステップアテネータＡ１
は、入力端子１と、出力端子２と、制御端子３，４と、
抵抗器５，６，７と、ゲート保護抵抗器８，９と、ＭＥ
ＳＦＥＴ１０，１１と、伝送線路１２とを有している。
ＭＥＳＦＥＴ１１と伝送線路１２とは、周波数特性調整
回路１３を構成している。伝送線路１２は前記入力端子
に入力される入力信号の波長をλとした場合に［λ／４
−α（０≦α≦λ／１６）］の長さを有している。この
αは補正項である。
に基づいて詳細に説明する。図１は本発明の第１の実施
の形態としてのステップアテネータを示す図である。図
１に示されるように、本発明のステップアテネータＡ１
は、入力端子１と、出力端子２と、制御端子３，４と、
抵抗器５，６，７と、ゲート保護抵抗器８，９と、ＭＥ
ＳＦＥＴ１０，１１と、伝送線路１２とを有している。
ＭＥＳＦＥＴ１１と伝送線路１２とは、周波数特性調整
回路１３を構成している。伝送線路１２は前記入力端子
に入力される入力信号の波長をλとした場合に［λ／４
−α（０≦α≦λ／１６）］の長さを有している。この
αは補正項である。
【００１０】前記抵抗器５，６は、入力端子１と出力端
子２との間に直列に接続されている。ＭＥＳＦＥＴ１０
は、前記抵抗器５，６に並列に接続されている。ＭＥＳ
ＦＥＴ１０は、アテネーションを切替えて設定する第１
のアテネーション切替設定回路を構成している。周波数
特性調整回路１３と抵抗器７とは、抵抗器５，６の接続
点（シャント接続点）と接地との間に直列に接続されて
いる。前記周波数特性調整回路１３は、抵抗器５，６の
接続点と抵抗器７との間に接続されている伝送線路１２
と、抵抗器７に並列に接続されているＭＥＳＦＥＴ１１
とを有している。このＭＥＳＦＥＴ１１は、アテネーシ
ョンを切替えて設定する第２のアテネーション切替設定
回路を構成している。
子２との間に直列に接続されている。ＭＥＳＦＥＴ１０
は、前記抵抗器５，６に並列に接続されている。ＭＥＳ
ＦＥＴ１０は、アテネーションを切替えて設定する第１
のアテネーション切替設定回路を構成している。周波数
特性調整回路１３と抵抗器７とは、抵抗器５，６の接続
点（シャント接続点）と接地との間に直列に接続されて
いる。前記周波数特性調整回路１３は、抵抗器５，６の
接続点と抵抗器７との間に接続されている伝送線路１２
と、抵抗器７に並列に接続されているＭＥＳＦＥＴ１１
とを有している。このＭＥＳＦＥＴ１１は、アテネーシ
ョンを切替えて設定する第２のアテネーション切替設定
回路を構成している。
【００１１】次に、本発明のステップアテネータの動作
を図１に基づいて詳細に説明する。制御端子３および４
に“Ｈ”レベルの制御信号を入力した場合は、ＭＥＳＦ
ＥＴ１０，１１は共にオンされる。このときシャント接
続点からシャント側回路を見たときのインピーダンス
は、（λ／４−α）の長さの伝送線路１２が先端短絡線
路と見なせるから無限大となり、入力された入力信号は
すべて出力端子２に出力される。このときの周波数特性
はシャント側回路が見えないことによりほぼ平坦にな
る。
を図１に基づいて詳細に説明する。制御端子３および４
に“Ｈ”レベルの制御信号を入力した場合は、ＭＥＳＦ
ＥＴ１０，１１は共にオンされる。このときシャント接
続点からシャント側回路を見たときのインピーダンス
は、（λ／４−α）の長さの伝送線路１２が先端短絡線
路と見なせるから無限大となり、入力された入力信号は
すべて出力端子２に出力される。このときの周波数特性
はシャント側回路が見えないことによりほぼ平坦にな
る。
【００１２】一方、制御端子３および４に“Ｌ”レベル
の制御信号を入力した場合は、ＭＥＳＦＥＴ１０，１１
は共にオフされる。このときシャント接続点からシャン
ト側回路を見たときのインピーダンスは、ＭＥＳＦＥＴ
１１の持つドレイン−ソース間容量および寄生容量と第
３の抵抗との並列回路が容量性に見えることから、（λ
／４＋α）の長さの伝送線路１２によりインピーダンス
変換され、結局、誘導性に見えてくる。このため高周波
側になるほどシャント側のインピーダンスが高くなり、
すなわちこれはＴ字型のステップアテネータＡ１のシャ
ント側のインピーダンスが高くなるので減衰量（通過損
失）が小さくなる。その結果、高周波側での通過損失の
増大が防止され、周波数特性を平坦にすることができ
る。したがって本発明のステップアテネータＡ１におい
ては、スルー状態およびアテネーション状態の周波数特
性を広帯域に平坦にすることができるため、アテネーシ
ョン設定誤差も広帯域にわたり低減することができる。
の制御信号を入力した場合は、ＭＥＳＦＥＴ１０，１１
は共にオフされる。このときシャント接続点からシャン
ト側回路を見たときのインピーダンスは、ＭＥＳＦＥＴ
１１の持つドレイン−ソース間容量および寄生容量と第
３の抵抗との並列回路が容量性に見えることから、（λ
／４＋α）の長さの伝送線路１２によりインピーダンス
変換され、結局、誘導性に見えてくる。このため高周波
側になるほどシャント側のインピーダンスが高くなり、
すなわちこれはＴ字型のステップアテネータＡ１のシャ
ント側のインピーダンスが高くなるので減衰量（通過損
失）が小さくなる。その結果、高周波側での通過損失の
増大が防止され、周波数特性を平坦にすることができ
る。したがって本発明のステップアテネータＡ１におい
ては、スルー状態およびアテネーション状態の周波数特
性を広帯域に平坦にすることができるため、アテネーシ
ョン設定誤差も広帯域にわたり低減することができる。
【００１３】次に、本発明の具体的な実施例を説明す
る。この実施例は、本発明をマイクロ波帯集積回路に適
用した実施例である。ＭＥＳＦＥＴ１０，１１の基板は
厚さ８０μｍのＧａＡｓにより形成され、ＭＥＳＦＥＴ
１０，１１のゲート幅は共に４００μｍである。ステッ
プアテネータＡ１を形成する抵抗器５，６は共に１１．
２Ωに設定され、抵抗器７は４７．６Ωに設定される。
ゲート保護抵抗器８，９は共に４ＫΩに設定されてい
る。制御端子３，４に印加される電圧は０Ｖ（“Ｈ”レ
ベル）または−５Ｖ（“Ｌ”レベル）である。なお、補
正項αは２００μｍであり、特性インピーダンスは５０
Ωである。
る。この実施例は、本発明をマイクロ波帯集積回路に適
用した実施例である。ＭＥＳＦＥＴ１０，１１の基板は
厚さ８０μｍのＧａＡｓにより形成され、ＭＥＳＦＥＴ
１０，１１のゲート幅は共に４００μｍである。ステッ
プアテネータＡ１を形成する抵抗器５，６は共に１１．
２Ωに設定され、抵抗器７は４７．６Ωに設定される。
ゲート保護抵抗器８，９は共に４ＫΩに設定されてい
る。制御端子３，４に印加される電圧は０Ｖ（“Ｈ”レ
ベル）または−５Ｖ（“Ｌ”レベル）である。なお、補
正項αは２００μｍであり、特性インピーダンスは５０
Ωである。
【００１４】次に、本発明の実施例の実験結果を図２お
よび図３に基づいて説明する。本発明のステップアテネ
ータにおけるスルー状態時の通過損失は、図２における
特性線Ｂ１で示され、本発明のステップアテネータにお
けるアテネーション状態時の通過損失は図２における特
性線Ｂ２で示される。また、本発明のステップアテネー
タにおけるアテネーション設定誤差は、図３の特性線Ｂ
３で示される。図３に示されるように、本発明のステッ
プアテネータにおけるアテネーション設定誤差は従来の
それに比べ、約±０．３ｄＢだけ改善されている。
よび図３に基づいて説明する。本発明のステップアテネ
ータにおけるスルー状態時の通過損失は、図２における
特性線Ｂ１で示され、本発明のステップアテネータにお
けるアテネーション状態時の通過損失は図２における特
性線Ｂ２で示される。また、本発明のステップアテネー
タにおけるアテネーション設定誤差は、図３の特性線Ｂ
３で示される。図３に示されるように、本発明のステッ
プアテネータにおけるアテネーション設定誤差は従来の
それに比べ、約±０．３ｄＢだけ改善されている。
【００１５】次に、本発明の他の実施の形態としてのス
テップアテネータ装置を図４に基いて説明する。このス
テップアテネータ装置は、総入力端子１４と総出力端子
１５との間に縦続接続されている複数段の前記ステップ
アテネータＡ１を有している。このステップアテネータ
装置は、マルチビット対応のものである。
テップアテネータ装置を図４に基いて説明する。このス
テップアテネータ装置は、総入力端子１４と総出力端子
１５との間に縦続接続されている複数段の前記ステップ
アテネータＡ１を有している。このステップアテネータ
装置は、マルチビット対応のものである。
【００１６】なお、前記第１および第２のアテネーショ
ン切替設定回路は、ＭＥＳＦＥＴでなく他のＦＥＴで構
成することができる。
ン切替設定回路は、ＭＥＳＦＥＴでなく他のＦＥＴで構
成することができる。
【００１７】
【発明の効果】本発明は、スルー状態およびアテネーシ
ョン状態の周波数特性を広帯域に平坦にすることができ
るため、アテネーション設定誤差も広帯域にわたって低
減することができる。
ョン状態の周波数特性を広帯域に平坦にすることができ
るため、アテネーション設定誤差も広帯域にわたって低
減することができる。
【図１】本発明の第１の実施の形態としてのステップア
テネータを示す電気回路図である。
テネータを示す電気回路図である。
【図２】図１のステップアテネータの具体的な実施例に
おける周波数特性を示す実験結果を説明するための図で
ある。
おける周波数特性を示す実験結果を説明するための図で
ある。
【図３】図１のステップアテネータの具体的な実施例に
おけるアテネーション設定誤差を示す実験結果を説明す
るための図である。
おけるアテネーション設定誤差を示す実験結果を説明す
るための図である。
【図４】本発明の第２の実施の形態としてのステップア
テネータを示すブロック図である。
テネータを示すブロック図である。
【図５】従来のステップアテネータを示す電気回路図で
ある。
ある。
【図６】図５のステップアテネータにおける周波数特性
を示す実験結果を説明するための図である。
を示す実験結果を説明するための図である。
【図７】図５のステップアテネータにおけるアテネーシ
ョン設定誤差を示す実験結果を説明するための図であ
る。
ョン設定誤差を示す実験結果を説明するための図であ
る。
Ａ１ ステップアテネータ １ 入力端子 ２ 出力端子 ３，４ 制御端子 ５，６，７ 抵抗器 ８，９ ゲート保護抵抗器 １０，１１ ＭＥＳＦＥＴ １２ 伝送線路 １３ 周波数特性調整回路 １４ 総入力端子 １５ 総出力端子
Claims (6)
- 【請求項１】 入力端子と出力端子との間に直列に接続
されている第１の抵抗器および第２の抵抗器と、前記第
１および第２の抵抗器に並列に接続されている第１のア
テネーション切替設定回路と、前記第１および第２の抵
抗器の接続点と接地との間に直列に接続されている周波
数特性調整回路と第３の抵抗器とを有し、前記周波数特
性調整回路は、前記第１および第２の抵抗器の接続点と
前記第３の抵抗器との間に接続されている伝送線路と、
前記第３の抵抗器に並列に接続されている第２のアテネ
ーション切替設定回路とを有し、前記伝送線路は前記入
力端子に入力される入力信号の波長をλとした場合に
［λ／４−α（０≦α≦λ／１６）］の長さを有するこ
とを特徴とするステップアテネータ。 - 【請求項２】 請求項１に記載のステップアテネータに
おいて、前記第１および第２のアテネーション切替設定
回路は、それぞれ電界効果トランジスタで構成されてい
ることを特徴とするステップアテネータ。 - 【請求項３】 請求項１に記載のステップアテネータに
おいて、前記第１および第２のアテネーション切替設定
回路は、それぞれＭＥＳ電界効果トランジスタで構成さ
れていることを特徴とするステップアテネータ。 - 【請求項４】 総入力端子と総出力端子との間に縦続接
続される複数段のステップアテネータを有し、これらの
ステップアテネータの各々は、入力端子と出力端子との
間に直列に接続されている第１の抵抗器および第２の抵
抗器と、前記第１および第２の抵抗器に並列に接続され
ている第１のアテネーション切替設定回路と、前記第１
および第２の抵抗器の接続点と接地との間に直列に接続
されている周波数特性調整回路と第３の抵抗器とを有
し、前記周波数特性調整回路は、前記第１および第２の
抵抗器の接続点と前記第３の抵抗器との間に接続されて
いる伝送線路と、前記第３の抵抗器に並列に接続されて
いる第２のアテネーション切替設定回路とを有し、前記
伝送線路は前記入力端子に入力される入力信号の波長を
λとした場合に［λ／４−α（０≦α≦λ／１６）］の
長さを有することを特徴とするステップアテネータ。 - 【請求項５】 請求項４に記載のステップアテネータに
おいて、前記第１および第２のアテネーション切替設定
回路は、それぞれ電界効果トランジスタで構成されてい
ることを特徴とするステップアテネータ。 - 【請求項６】 請求項４に記載のステップアテネータに
おいて、前記第１および第２のアテネーション切替設定
回路は、それぞれＭＥＳ電界効果トランジスタで構成さ
れていることを特徴とするステップアテネータ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09306246A JP3090105B2 (ja) | 1997-11-07 | 1997-11-07 | ステップアテネータ |
| US09/186,897 US6300814B1 (en) | 1997-11-07 | 1998-11-06 | Step attenuator having shunt circuit equipped with transmission line |
| KR1019980047571A KR100297044B1 (ko) | 1997-11-07 | 1998-11-06 | 스텝 감쇠기 |
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