JP4439905B2 - 可変アッテネータ回路 - Google Patents

Description

本発明は、ＭＯＳトランジスタを使った連続可変アッテネータ回路に関する。

近年、ＳｉやＳｉＧｅを材料に用いた高周波トランジスタの開発が進むとともに、高集積化、高機能化が進んでおり、パワーアンプ、パワーアンプ用ドライバアンプ、ローノイズアンプ等も増幅度の連続的な制御機能や連続可変アッテネータ回路の内蔵を要求されている。従来より、上述した機能を実現するために、ＭＯＳトランジスタを使った可変アッテネータ回路が提案されているが、離散的な制御しかできなかったり、連続可変が可能であっても製造ばらつきが大きかったりした。

図１１を用いて、ＭＯＳトランジスタを使った従来の可変アッテネータ回路を具体的に説明する。図１１は、従来例に係るＭＯＳトランジスタを使った可変アッテネータ回路を示す図である。従来例の可変アッテネータ回路は、信号入力端子１、信号出力端子２、コンデンサ７０５、７０９、抵抗７１５、７１６、７１７、７１８、７１９、７２０、制御端子７２１、７２２、Ｎ型ＭＯＳトランジスタ７２３、７２４、７２５で構成される。
信号入力端子１から入力された信号は、デカップリング用コンデンサ７０５を介してＮ型ＭＯＳトランジスタ７２５に入力された後、デカップリング用コンデンサ７０９を介して信号出力端子２から出力される。

この可変アッテネータ回路において、制御端子７２１を介してＮ型ＭＯＳトランジスタ７２５をＯＮさせる電圧（Ｈｉｇｈレベル）が与えられるとともに、制御端子７２２を介して信号ラインに並列に接続されたＮ型ＭＯＳトランジスタ７２３、７２４をＯＦＦさせる電圧(Ｌｏｗレベル)が与えられた場合、Ｎ型ＭＯＳトランジスタ７２５がＯＮとなり、Ｎ型ＭＯＳトランジスタ７２３、７２４がＯＦＦとなっているため、信号入力端子１から入力された信号は、Ｎ型ＭＯＳトランジスタ７２５を通してほとんど減衰することなく信号出力端子２から出力される。

一方、制御端子７２１を介してＮ型ＭＯＳトランジスタ７２５をＯＦＦさせる電圧（Ｌｏｗレベル）が与えられるとともに、制御端子７２２を介してＮ型ＭＯＳトランジスタ７２３、７２４をＯＮさせる電圧(Ｈｉｇｈレベル)が与えられた場合、Ｎ型ＭＯＳトランジスタ７２５がＯＦＦとなり、Ｎ型ＭＯＳトランジスタ７２３、７２４がＯＮとなっているため、信号入力端子１から入力された入力電圧は、小さな抵抗値の抵抗７１６により減衰され、更に抵抗７２０と抵抗７１８とにより分圧され、大きく減衰した信号が信号出力端子２から出力される。

特開平６−２２４６９１号公報 特開２００１−６８９６７号公報

従来例に係る可変アッテネータ回路は、基本的に２値の離散的な減衰量の制御しかできないという問題があった。制御端子７２１、７２２に与えられる電圧を連続的に可変してやることで連続的な減衰量の制御をすることができるが、その場合、制御端子７２１、７２２に与えられる電圧に対する減衰量の変化は、ＭＯＳトランジスタ７２３、７２４、７２５のしきい値電圧ＶＴ付近で非常に急峻になってしまう。しきい値電圧ＶＴの製造ばらつきに対して非常に影響を受けやすいという問題があった。
本発明は、上述した問題点に鑑み提案されたもので、容易に多段で減衰量を変化させることができ、段数を増すことにより実効的に連続的に減衰量を変化させることができ、製造ばらつきの小さい高精度の可変アッテネータ回路を提供することを目的とする。
本発明は、更に、制御電圧と対数表示（ｄＢ）した減衰量ＧＬとが近似的に１次式で表せる関係を有し、電子装置に利用しやすい可変アッテネータ回路を提供することを目的とする。

上記課題を解決するため、本発明は下記の構成を有する。請求項１に記載の発明は、第１の信号入力端子と、第１の信号出力端子と、制御電圧を入力する第１の制御端子と、前記制御電圧をＭ個（Ｍは２以上の正整数）の制御信号に変換するアナログ／デジタル変換器と、前記第１の信号入力端子と前記第１の信号出力端子との間に並列及び／又は直列に接続され、いずれかの前記制御信号によってインピーダンスを可変されるＮ個（ＮはＮ≧Ｍの正整数）の可変インピーダンス素子と、を有し、前記制御信号が第１の値及び第２の値の２値のデジタル信号であり、前記アナログ／デジタル変換器は、前記制御電圧のレベルとほぼ比例した数であるＫ個（Ｋは０≦Ｋ≦Ｍである整数）の第１の値の前記制御信号と、（Ｍ−Ｋ）個の第２の値の前記制御信号とを出力し、ＮはＭと同一の値であり、Ｎ個の前記可変インピーダンス素子は、同一の構成を有し、前記第１の信号入力端子と前記第１の信号出力端子との間に並列に接続され、それぞれの前記制御信号によって、２つのインピーダンス値のいずれかに切り換えられ、前記可変インピーダンス素子は、第２の信号入力端子と、第２の信号出力端子と、制御信号を入力する第２の制御端子と、定電圧端子と、前記第２の信号入力端子と前記第２の信号出力端子との間に挿入された、ほぼ同一のインピーダンスを有する２つの抵抗を直列に接続した直列接続体と、２つの前記抵抗の接続点と前記定電圧端子との間に挿入され、前記制御信号によって導通又は遮断するスイッチング素子と、を有することを特徴とする可変アッテネータ回路である。
本発明の可変アッテネータ回路は、制御電圧から複数の制御信号を生成し、複数の制御信号で複数の可変インピーダンス素子を制御する。この構成により、容易に多段で減衰量を変化させることができ、段数を増すことにより、減衰量を実効的に連続的に変化させることができる。本発明は、製造ばらつきの小さい高精度の可変アッテネータ回路を実現する。本発明は、制御電圧と減衰量とが所定の関係（例えば制御電圧と対数表示（ｄＢ）した減衰量ＧＬとが近似的に１次式で表せる関係）を有し、電子装置に利用しやすい可変アッテネータ回路を実現する。本発明は、可変アッテネータ回路の前及び後に接続する回路の出力インピーダンス及び入力インピーダンスを所定のマッチング条件を満たす値に設定することにより、制御電圧と対数表示（ｄＢ）した減衰量ＧＬとが近似的に１次式で表せる関係を有し、電子装置に利用しやすい可変アッテネータ回路を実現する。「定電圧端子」は、一定の電位の端子であって、典型的には接地端子である。

請求項２に記載の発明において、前記直列接続体は、前記２つの抵抗である第１の受動素子と第２の受動素子とを直列に接続した第１の直列接続体であり、前記スイッチング素子は、ドレインが前記第１の受動素子と前記第２の受動素子との接続点に接続され、ソースが前記定電圧端子に直接又は抵抗を介して接続され、前記制御信号をゲートに入力する第１のＭＯＳトランジスタであることを特徴とする請求項１に記載の可変アッテネータ回路である。
本発明は、可変アッテネータ回路の前及び後に接続する回路の出力インピーダンス及び入力インピーダンスを所定のマッチング条件を満たす値に設定することにより、制御電圧と対数表示（ｄＢ）した減衰量ＧＬとが近似的に１次式で表せる関係を有し、電子装置に利用しやすい可変アッテネータ回路を実現する。

請求項３に記載の発明は、第３の信号入力端子と、第３の信号出力端子と、を更に有し、それぞれの前記可変インピーダンス素子は、前記第１の信号入力端子と前記第１の信号出力端子との間を並列又は直列に接続するための第１の回路と同一の回路であって、同一の前記制御信号によってインピーダンスを可変される第２の回路を更に有し、Ｎ個の前記可変インピーダンス素子の前記第２の回路は、前記第３の信号入力端子と前記第３の信号出力端子との間を並列又は直列に接続する、ことを特徴とする請求項１又は請求項２に記載の可変アッテネータ回路である。
本発明は、２つの信号を入力し、それぞれ同一の減衰量で減衰させて出力する可変アッテネータ回路を実現する。本発明は、バランスした信号対（差動型の信号対）、相補の信号対を減衰させるのに適した可変アッテネータ回路を実現する。バランスした信号対又は相補の信号対を本発明の可変アッテネータ回路に入力することにより、可変アッテネータ回路に対する外乱の影響を抑圧することが出来る。

請求項４に記載の発明において、前記直列接続体は、前記２つの抵抗である第１の受動素子と第２の受動素子を直列に接続した第１の直列接続体であり、前記スイッチング素子は、ドレインが前記第１の受動素子と前記第２の受動素子との接続点に接続され、ソースが前記定電圧端子に直接又は第５の受動素子を介して接続され、前記制御信号をゲートに入力する第１のＭＯＳトランジスタであり、前記可変インピーダンス素子は、第４の信号入力端子と、第４の信号出力端子と、前記第４の信号入力端子と前記第４の信号出力端子との間に挿入され、第３の受動素子と第４の受動素子とを直列に接続した第２の直列接続体と、ドレインが前記第３の受動素子と前記第４の受動素子との接続点に接続され、ソースが前記定電圧端子に直接、前記第５の受動素子を介して、又は前記第５の受動素子と同一のインピーダンスを有する第６の受動素子を介して接続され、前記制御信号をゲートに入力する第２のＭＯＳトランジスタと、をさらに有することを特徴とする請求項３に記載の可変アッテネータ回路である。
本発明は、可変アッテネータ回路の前及び後に接続する回路の出力インピーダンス及び入力インピーダンスを所定のマッチング条件を満たす値に設定することにより、２つの信号を入力してそれぞれ同一の減衰量で減衰させて出力し、制御電圧と対数表示（ｄＢ）した減衰量ＧＬとが近似的に１次式で表せる関係を有し、電子装置に利用しやすい可変アッテネータ回路を実現する。

請求項５に記載の発明は、前記第１の受動素子、前記第２の受動素子、前記第３の受動素子及び前記第４の受動素子が抵抗であり、又はそれらの受動素子と前記第５の受動素子とが抵抗であり、又はそれらの受動素子と前記第５の受動素子と前記第６の受動素子とが抵抗であることを特徴とする請求項４に記載の可変アッテネータ回路である。

本発明によれば、容易に多段で減衰量を変化させることができ、段数を増すことにより実効的に連続的に減衰量を変化させることができ、製造ばらつきの小さい高精度の可変アッテネータ回路を実現出来るという有利な効果が得られる。
本発明によれば、更に、可変アッテネータ回路の前及び後に接続する回路の出力インピーダンス及び入力インピーダンスを所定のマッチング条件を満たす値に設定することにより、制御電圧と対数表示（ｄＢ）した減衰量ＧＬとが近似的に１次式で表せる関係を有し、電子装置に利用しやすい可変アッテネータ回路を実現出来るという有利な効果が得られる。
本発明によれば、バランスした信号対（差動型の信号対）又は相補の信号対を入力するための対の信号入力端子と、対の信号出力端子とを有し、外乱の影響を受けにくい可変アッテネータ回路を実現出来るという有利な効果が得られる。

以下本発明の実施をするための最良の形態を具体的に示した実施の形態について、図面とともに記載する。

《実施の形態１》
図１〜７を用いて、本発明の実施の形態１における可変アッテネータ回路（減衰器）について説明する。図１は、本発明の実施の形態１における可変アッテネータ回路を示す回路図である。可変アッテネータ回路は、減衰量を制御される信号を入力する信号入力端子１、減衰された信号を出力する信号出力端子２、外部から制御電圧を入力する制御端子３、Ｎ個（Ｎ≧２の正整数）の可変インピーダンス素子２１（１）〜２１（Ｎ）、Ｎ個の電圧比較器３１（１）〜３１（Ｎ）、基準電圧源４１とで構成される。

Ｎ個の電圧比較器３１（ｉ）（１≦ｉ≦Ｎ）は、全て同じ回路構成、同じ回路定数となっている。Ｎ個の電圧比較器３１（１）〜３１（Ｎ）と基準電圧源４１とは、制御端子３から入力した制御電圧をＮ個の制御信号Ｖｃｔｌ（ｉ）（１≦ｉ≦Ｎ）に変換するアナログ／デジタル変換器を構成する。制御信号Ｖｃｔｌ（ｉ）（１≦ｉ≦Ｎ）は、２値のデジタル信号である。アナログ／デジタル変換器（電圧比較器３１（１）〜３１（Ｎ）と基準電圧源４１）は、制御電圧のレベルとほぼ比例した数であるＫ個（Ｋは０≦Ｋ≦Ｎである整数）の第１の値（実施の形態１ではＬｏｗレベル）の制御信号と、（Ｎ−Ｋ）個の第２の値の制御信号（実施の形態１ではＨｉｇｈレベル）とを出力する。

可変インピーダンス素子２１（１）〜２１（Ｎ）は、全て同じ回路構成、同じ回路定数となっており、信号入力端子１と信号出力端子２との間に並列に接続される。可変インピーダンス素子２１（ｉ）（１≦ｉ≦Ｎ）は、それぞれ制御信号Ｖｃｔｌ（ｉ）（１≦ｉ≦Ｎ）を入力し、２つのインピーダンス値のいずれかに切り換えられる。

図２は、可変インピーダンス素子の構成を示す図である。可変インピーダンス素子２１（ｉ）（１≦ｉ≦Ｎ）は、信号入力端子２１１、信号出力端子２１２、制御信号を入力する制御端子２１３、抵抗２１４、２１５、Ｎ型ＭＯＳトランジスタ２１６とで構成されている。抵抗２１４及び２１５は直列接続体を構成し、信号入力端子２１１と信号出力端子２１２との間に挿入される。抵抗２１４の抵抗値Ｒ２１４と抵抗２１５の抵抗値Ｒ２１５とは、同一の値Ｒである。Ｎ型ＭＯＳトランジスタ２１６は、ドレインが抵抗２１４と抵抗２１５との接続点に接続され、ソースが接地され、ゲートに入力する制御信号Ｖｃｔｌ（ｉ）（１≦ｉ≦Ｎ）によって導通又は遮断するスイッチング素子である。

可変インピーダンス素子２１（ｉ）（１≦ｉ≦Ｎ）の信号入力端子２１１（ｉ）（１≦ｉ≦Ｎ）は全て信号入力端子１に接続される。可変インピーダンス素子２１（ｉ）（１≦ｉ≦Ｎ）の信号出力端子２１２（ｉ）（１≦ｉ≦Ｎ）は全て信号出力端子２に接続される。可変インピーダンス素子２１（ｉ）（１≦ｉ≦Ｎ）の制御端子２１３（ｉ）（１≦ｉ≦Ｎ）はそれぞれ電圧比較器３１（ｉ）（１≦ｉ≦Ｎ）の出力端子３１３（ｉ）（１≦ｉ≦Ｎ）に接続される。

次ぎに、アナログ／デジタル変換器を説明する。図４は、基準電圧源の構成を示す図である。基準電圧源４１は、可変インピーダンス素子と同数のＮ個の出力端子４０１（ｉ）（１≦ｉ≦Ｎ）と、直列に接続されたＮ個の抵抗４１１（ｉ）（１≦ｉ≦Ｎ）、１つの電流源４１０とで構成されている。Ｎ個の抵抗４１１（ｉ）（１≦ｉ≦Ｎ）は、同一の抵抗値Ｒ４１１である。電流源４１０は、Ｎ個の抵抗４１１（ｉ）（１≦ｉ≦Ｎ）に一定の電流Ｉを流す。電流源４１０及びＮ個の抵抗４１１（ｉ）（１≦ｉ≦Ｎ）の各接続点は、出力端子４０１（ｉ）（１≦ｉ≦Ｎ）と接続され、基準電圧Ｖｒｅｆ（ｉ）＝ｉ×Ｒ４１１×Ｉ（１≦ｉ≦Ｎ）を出力する。基準電圧源４１は固定電圧を供給できれば良く、必ずしも図４の構成をとる必要はない。

図３は、電圧比較器の構成を示す図である。電圧比較器３１（ｉ）（１≦ｉ≦Ｎ）は、入力端子３１１、３１２、出力端子３１３、ＮＰＮトランジスタ３１１１、３１１２、ＰＮＰバイポーラトランジスタ３１１８、３１１９、抵抗３１１３、３１１４、３１１６、３１１７、３１２０、コンデンサ３１２１、電流源３１１５から構成されている。ここで、ＮＰＮトランジスタ３１１１、３１１２はＮ型ＭＯＳトランジスタでもよく、ＰＮＰトランジスタ３１１８、３１１９はＰ型ＭＯＳトランジスタでも良い。

電圧比較器３１（ｉ）（１≦ｉ≦Ｎ）の入力端子３１１（ｉ）は全て制御端子３に接続され、外部から入力される制御電圧を入力する。電圧比較器３１（ｉ）（１≦ｉ≦Ｎ）の入力端子３１２（ｉ）はそれぞれ基準電圧源４１の出力端子４０１（ｉ）（１≦ｉ≦Ｎ）に接続され、基準電圧Ｖｒｅｆ（ｉ）＝ｉ×Ｒ４１１×Ｉを入力する。
電圧比較器３１（ｉ）（１≦ｉ≦Ｎ）は、外部から入力される制御電圧と、基準電圧Ｖｒｅｆ（ｉ）とを比較し、制御電圧が基準電圧Ｖｒｅｆ（ｉ）より高ければ、Ｌｏｗレベルを出力し、制御電圧が基準電圧Ｖｒｅｆ（ｉ）より低ければ、Ｈｉｇｈレベルを出力する。即ち、制御電圧のレベルとほぼ比例した数であるＫ個（Ｋは０≦Ｋ≦Ｎである整数）の電圧比較器３１（１）〜３１（Ｋ）は、第１の値（実施の形態１ではＬｏｗレベル）の制御信号を出力し、（Ｎ−Ｋ）個の電圧比較器３１（Ｋ＋１）〜３１（Ｎ）は、第２の値の制御信号（実施の形態１ではＨｉｇｈレベル）を出力する。

上述した可変アッテネータ回路の動作原理を図５を用いて説明する。図５（ａ）は、横軸が制御端子３に入力される制御電圧ＶＧＣを示し、縦軸が制御電圧ＶＧＣと、基準電圧源４１の出力端子４０１（ｉ）（１≦ｉ≦Ｎ）が出力する基準電圧Ｖｒｅｆ（ｉ）＝ｉ×Ｒ４１１×Ｉと、を示す。図５（ｂ）は、横軸が制御端子３に入力される制御電圧ＶＧＣを示し、縦軸が制御電圧ＶＧＣを入力する各電圧比較器３１（ｉ）（１≦ｉ≦Ｎ）の出力端子３１３（ｉ）の電圧を示す。電圧比較器３１（ｉ）（１≦ｉ≦Ｎ）の各出力端子３１３（ｉ）が出力する制御信号は、制御電圧ＶＧＣと基準電圧源４１の出力端子４０１（ｉ）の電圧が一致する電圧を中心に変化するＨｉｇｈレベルとＬｏｗレベルの２値である。

電圧比較器の出力端子３１３（ｉ）（１≦ｉ≦Ｎ）は可変インピーダンス素子２１の制御端子２１３（ｉ）につながっている。電圧比較器３１の出力端子３１３（ｉ）（１≦ｉ≦Ｎ）の電圧がＨｉｇｈレベルとなり、可変インピーダンス素子２１（ｉ）のＮ型ＭＯＳトランジスタ２１６をＯＮさせるしきい電圧ＶＴＨを超えると、可変インピーダンス素子２１のＮ型ＭＯＳトランジスタ２１６はＯＮとなる。電圧比較器３１の出力端子３１３（ｉ）（１≦ｉ≦Ｎ）の電圧がＬｏｗレベルとなり、しきい電圧ＶＴＨより下がると、Ｎ型ＭＯＳトランジスタ２１６はＯＦＦとなる。

つまり、可変インピーダンス素子２１（ｉ）（１≦ｉ≦Ｎ）のＮ型ＭＯＳトランジスタ２１６は、制御電圧ＶＧＣが基準電圧源４１の出力端子４０１（ｉ）（１≦ｉ≦Ｎ）の電圧以下の値であればＯＦＦし、制御電圧ＶＧＣが基準電圧源４１の出力端子４０１（ｉ）の電圧より高い値であればＯＮする。Ｎ型ＭＯＳトランジスタ２１６がＯＮからＯＦＦに変化する点における制御電圧ＶＧＣをＶＧＣｏｎ１とすると、制御電圧ＶＧＣｏｎ１のばらつきは、図５（ｂ）に示すように主としてＮ型ＭＯＳトランジスタ２１６のしきい電圧ＶＴＨのばらつきによって決まる。図５（ｂ）からわかるように、電圧比較器３１の出力端子３１３（ｉ）（１≦ｉ≦Ｎ）の電圧変化が大きいほど（電圧の立下りが急峻であるほど）しきい電圧ＶＴＨのばらつきに起因する制御電圧ＶＧＣｏｎ１のばらつきは小さくなり、電圧変化が小さいほどしきい電圧ＶＴＨのばらつきに起因する制御電圧ＶＧＣｏｎ１のばらつきは大きくなる。

動作の説明をまとめると、制御端子３に入力される制御電圧ＶＧＣが充分に低い状態では可変インピーダンス素子２１（ｉ）（１≦ｉ≦Ｎ）のＮ型ＭＯＳトランジスタ２１６は全てＯＮとなっている。そして、制御電圧ＶＧＣが徐々にあがり、基準電圧源４１の出力端子４０１（１）の電圧値の近辺になると、可変インピーダンス素子２１（１）のＮ型ＭＯＳトランジスタ２１６がＯＦＦする。制御電圧ＶＧＣがさらにあがり、基準電圧源４１の出力端子４０１（２）の電圧値の近辺になると、可変インピーダンス素子２１（２）のＮ型ＭＯＳトランジスタ２１６が更にＯＦＦする。同様に制御電圧ＶＧＣがあがるにつれ、可変インピーダンス素子のＮ型ＭＯＳトランジスタが順々にＯＦＦし、制御端子３に入力される制御電圧ＶＧＣが充分にあがった状態では、全ての可変インピーダンス素子２１（ｉ）（１≦ｉ≦Ｎ）のＮ型ＭＯＳトランジスタはＯＦＦしている。

ここで、ある制御電圧ＶＧＣで、ｎ個（０≦ｎ≦Ｎ）の可変インピーダンス素子のＮ型ＭＯＳトランジスタ２１６がＯＮし、Ｎ−ｎ個の可変インピーダンス素子のＮ型ＭＯＳトランジスタ２１６がＯＦＦしている場合を考える。そして、出力インピーダンスＲｓを持つ信号源を信号入力端子１に接続し、インピーダンスＲＬを持つ負荷を信号出力端子２に接続したときの信号減衰量ＧＬを考える。簡単のために、可変インピーダンス素子のＮ型ＭＯＳトランジスタ２１６がＯＮしたときのＯＮ抵抗Ｒｏｎは可変インピーダンス素子の抵抗２１４と抵抗２１５の抵抗値Ｒ２１４、Ｒ２１５よりずっと小さい場合を考える。等価回路は図６のようになり、これより信号減衰量ＧＬは次式のようになる。

図７に、Ｒｓ＝５０Ω、Ｒ２１４＝１００Ω、Ｒ２１５＝１００Ω、ＲＬ＝５０Ω、Ｎ＝１０個の場合のＳｉｍ結果を示す。図７（ａ）の横軸は制御端子３に入力される制御電圧ＶＧＣであり、縦軸は電圧比較器３１（ｉ）（１≦ｉ≦Ｎ）の各出力端子３１３（ｉ）の電圧である。図７（ｂ）の横軸は制御電圧ＶＧＣであり、縦軸は対数（ｄＢ）で表示した信号減衰量ＧＬである。図７（ｂ）をみると、可変アッテネータ回路の前及び後に接続する回路の出力インピーダンスＲｓ及び入力インピーダンスＲＬを所定のマッチング条件を満たす値に設定することにより、制御電圧と対数表示（ｄＢ）した信号減衰量ＧＬとが近似的に１次式で表せる関係を有することがわかる。対数表示（ｄＢ）した信号減衰量ＧＬは、制御電圧に応じて、実効的に連続的且つ直線的に変化する。
実施の形態１において、抵抗Ｒ２１４とＲ２１５は同一の抵抗値Ｒである。可変アッテネータ回路の前段の出力インピーダンスＲｓ及び可変アッテネータ回路の後段の入力インピーダンスＲＬのマッチングインピーダンスはＲｓ＝ＲＬ＝Ｒ／２である。

上述の様に、制御電圧ＶＧＣに対する電圧比較器３１（ｉ）（１≦ｉ≦Ｎ）の出力端子３１３（ｉ）の電圧の変化量を大きくすることが、Ｎ型ＭＯＳトランジスタのしきい電圧ＶＴＨのばらつきに起因する制御電圧ＶＧＣｏｎ１のばらつきを小さくできる故に、好ましい。しかし、あまりに電圧の変化量を大きくすると、電圧比較器３１（ｉ）（１≦ｉ≦Ｎ）の出力端子３１３（ｉ）の電圧が変化する点の近傍で、信号減衰量ＧＬが離散的に変化し、信号減衰量ＧＬの変化の連続性が失われる。
可変インピーダンス素子、電圧比較器、基準電圧源の出力端子の個数Ｎを増加させることにより、信号減衰量ＧＬの変化の連続性を確保したまま、制御電圧ＶＧＣｏｎ１がしきい電圧ＶＴＨのばらつきの影響を受けにくくすることができる。電圧比較器３１の内部の抵抗３１１３、３１１４、３１１６、３１１７の抵抗値を適切に設定することにより、電圧比較器３１の出力端子３１３（ｉ）の電圧の変化量を適切に設定することが出来る。
同一の回路を有するＮ個の可変インピーダンス素子２１（ｉ）（１≦ｉ≦Ｎ）、及び同一の回路を有するＮ個の電圧比較器３１（ｉ）（１≦ｉ≦Ｎ）を有する故に、製造ばらつきを抑えることができる。

なお、電圧比較器３１がＮビット（Ｎは２以上の正整数）の２進法のデータの制御信号を送り、可変インピーダンス素子２１を２進法の各ビットに対応させても良い。実施の形態１であれば、ＬＳＢに相当する可変インピーダンス素子の抵抗値をＲ２１４＝Ｒ２１５＝Ｒとする。その上の桁のビットに対応する可変インピーダンス素子の抵抗値をＲ２１４＝Ｒ２１５＝Ｒ／２、ＬＳＢからｊ番目の可変インピーダンス素子２１（ｊ）の抵抗値をＲ２１４＝Ｒ２１５＝Ｒ／２^{（ｊー１）}（１≦ｊ≦Ｎ）とする。

《実施の形態２》
図８及び図９を用いて、実施の形態２の可変アッテネータ回路を説明する。図８は、本発明の実施の形態２における可変アッテネータ回路である。図８において、図１と同一部には同一番号を付している。実施の形態２の可変アッテネータ回路が、実施の形態１と違う点は、減衰量を制御される信号を入力する対の信号入力端子１、４、減衰された信号を出力する対の信号出力端子２、５、可変インピーダンス素子８１（ｉ）（１≦ｉ≦Ｎ）を有することである。それ以外の構成（アナログ／デジタル変換器等）は実施の形態１と同一であるため、詳細な説明を省略する。実施の形態２の可変インピーダンス素子について説明する。

可変インピーダンス素子８１（１）〜８１（Ｎ）は、全て同じ回路構成、同じ回路定数となっており、信号入力端子１と信号出力端子２との間に並列に接続される第１の回路と、信号入力端子４と信号出力端子５との間に並列に接続される第２の回路と、を有する。第１の回路と第２の回路とは実質的に同一の回路構成及び同一の回路定数を有する。可変インピーダンス素子８１（ｉ）（１≦ｉ≦Ｎ）は、それぞれ制御信号Ｖｃｔｌ（ｉ）を入力し、２つのインピーダンス値のいずれかに切り換えられる。

図９は、実施の形態２の可変インピーダンス素子８１（ｉ）の構成を示す図である。可変インピーダンス素子８１（ｉ）（１≦ｉ≦Ｎ）は、信号入力端子２１１１、２１１２、信号出力端子２１２１、２１２２、制御信号を入力する制御端子２１３、抵抗２１４１、２１５１、２１４２、２１５２、２１７、Ｎ型ＭＯＳトランジスタ２１６１、２１６２で構成されている。
第１の回路は、信号入力端子２１１１、信号出力端子２１２１、制御端子２１３、抵抗２１４１、２１５１、２１７、Ｎ型ＭＯＳトランジスタ２１６１で構成される。第２の回路は、信号入力端子２１１２、信号出力端子２１２２、制御信号を入力する制御端子２１３、抵抗２１４２、２１５２、２１７、Ｎ型ＭＯＳトランジスタ２１６２で構成される。第１の回路及び第２の回路は、制御端子２１３及び抵抗２１７を共有する。

抵抗２１４１の抵抗値Ｒ２１４１と抵抗２１５１の抵抗値Ｒ２１５１と抵抗２１４２の抵抗値Ｒ２１４２と抵抗２１５２の抵抗値Ｒ２１５２とは、同一の値Ｒである。Ｎ型ＭＯＳトランジスタ２１６１は、ドレインが抵抗２１４１と抵抗２１５１との接続点に接続され、ソースが抵抗２１７を介して接地され、ゲートに入力する制御信号Ｖｃｔｌ（ｉ）（１≦ｉ≦Ｎ）によって導通又は遮断するスイッチング素子である。トランジスタ２１６２は、ドレインが抵抗２１４２と抵抗２１５２との接続点に接続され、ソースが抵抗２１７を介して接地され、ゲートに入力する制御信号Ｖｃｔｌ（ｉ）（１≦ｉ≦Ｎ）によって導通又は遮断するスイッチング素子である。

実施の形態１の可変インピーダンス素子は、図２に示すように、ＭＯＳトランジスタ２１６のソースが接地されている。その場合、ソース−グラウンド間の寄生インピーダンスが減衰特性に与える影響が少なくない。また、グラウンドからのノイズが信号に影響を与える場合もある。実施の形態２の可変インピーダンス素子８１（ｉ）は、２つのＮ型ＭＯＳトランジスタ２１６１、２１６２のソースとグラウンドとの間に抵抗２１７を設けて、ソース−グラウンド間の寄生インピーダンスが減衰特性に影響を与えることを防止している。実施の形態２の可変アッテネータ回路は、バランスした２つの入力信号（差動型の信号対）又は相補型の２つの入力信号を入力し、減衰させて出力する。これにより、グラウンドからのノイズが信号に影響を与えることを防止する。

《実施の形態３》
図１０を用いて、本発明の実施の形態３における可変アッテネータ回路について説明する。実施の形態３の可変アッテネータ回路は、実施の形態１と異なるアナログ／デジタル変換器を有する。それ以外の点において、実施の形態３の可変アッテネータ回路は、実施の形態１と同一である。実施の形態３の可変アッテネータ回路のアナログ／デジタル変換器の構成を説明する。

図１０は、実施の形態３のアナログ／デジタル変換器の構成を示すブロック図である。実施の形態３のアナログ／デジタル変換器は、実施の形態１の基準電圧源４１及び電圧比較器３１に代えて、図１０の構成を有する。図１０において、アナログ／デジタル変換器は、入力バッファ１００１、減算器１００２、電圧比較器１００３、論理制御部１００４、ｐビット（ｐは２以上の任意の正整数）のデジタル／アナログ変換器１００５、出力レジスタ１００６、制御信号生成部１００７、Ｎ個の制御信号出力端子１００８（１）〜１００８（Ｎ）を有する逐次比較型のアナログ／デジタル変換器である。実施の形態３において、デジタル／アナログ変換器１００５のビット数ｐをｐ＝４として説明する。

入力バッファ１００１は、制御電圧を入力する。論理制御部１００４は、最初にデジタル／アナログ変換器１００５に１０００Ｂ（Ｂは２進数を示す。）を設定する。減算器１００２は、入力バッファ１００１が出力する制御電圧からデジタル／アナログ変換器１００５が出力する電圧（デジタル値１０００Ｂに対応する電圧）を減算し、減算結果を出力する。電圧比較器１００３は、減算結果を入力し、正値であればＨｉｇｈレベル、負値であればＬｏｗレベルの出力信号を出力する。論理制御部１００４は、電圧比較器１００３の出力レベルがＨｉｇｈレベルであれば、ＭＳＢを１と決定し、電圧比較器１００３の出力レベルがＬｏｗレベルであれば、ＭＳＢを０と決定する。

例えばＭＳＢが０であれば、次に論理制御部１００４は、デジタル／アナログ変換器１００５に０１００Ｂを設定する。減算器１００２は、入力バッファ１００１が出力する制御電圧からデジタル／アナログ変換器１００５が出力する電圧（デジタル値０１００Ｂに対応する電圧）を減算し、減算結果を出力する。電圧比較器１００３は、減算結果を入力し、正値であればＨｉｇｈレベル、負値であればＬｏｗレベルの出力信号を出力する。論理制御部１００４は、電圧比較器１００３の出力レベルがＨｉｇｈレベルであれば、上から２桁目のビットを１と決定し、電圧比較器１００３の出力レベルがＬｏｗレベルであれば、上から２桁目のビットを０と決定する。以下、上記の処理を繰り返して、ｐビット（４ビット）のデジタル値を決定する。

次に論理制御部１００４は、４ビットのデジタル値を出力レジスタ１００６にロードする。出力レジスタ１００６は、次に論理制御部１００４が新たな４ビットのデジタル値をロードするまで、その値を保持する。制御信号生成部１００５は、デコーダである。制御信号生成部１００７は、出力レジスタ１００６が出力するカウンタ値Ｋを入力し、カウンタ値Ｋと同一個数の制御信号出力端子１００８（１）〜１００８（Ｋ）からＬｏｗレベルの制御信号を出力し、（Ｎ−Ｋ）個の制御信号出力端子１００８（Ｋ＋１）〜１００８（Ｎ）からＨｉｇｈレベルの制御信号を出力する。制御信号出力端子１００８（ｉ）（１≦ｉ≦Ｎ）は、それぞれ可変インピーダンス素子２１（ｉ）の制御端子２１３（ｉ）と接続される。以下、上記の処理を繰り返す。

上記の構成により、実施の形態３のアナログ／デジタル変換器は、制御電圧のレベルとほぼ比例した数であるＫ個（Ｋは０≦Ｋ≦Ｎである整数）のＬｏｗの制御信号と、（Ｎ−Ｋ）個のＨｉｇｈレベルの制御信号とを出力する。

実施の形態３において、電圧比較器１００３を複数個設け、一度に複数ビットずつデジタル値を決定する構成にしても良い。

Ｄ／Ａ変換器１００５に代えて、基準電圧保持部を設けても良い。基準電圧保持部は基準電圧を保持するコンデンサと、コンデンサに１ＬＳＢに相当する電圧を充電する充電回路と、コンデンサから１ＬＳＢに相当する電圧を放電する放電回路と、コンデンサが保持する電圧を出力する出力バッファと、を有する。論理制御部１００４は、前回のデジタル／アナログ変換結果のデジタル値を起点として、デジタル値をインクリメントして充電回路に充電指令を送り、デジタル値をデクリメントして放電回路に放電指令を送る。電圧比較器１００３の出力値がＨｉｇｈレベルからＬｏｗレベルに変化し、又はＬｏｗレベルからＨｉｇｈレベルに変化した時点で論理制御部１００４が保持するデジタル値が、デジタル／アナログ変換結果となる。

実施の形態１から３において、Ｎ個の可変インピーダンス素子は、信号入力端子と信号出力端子との間に並列に接続された。これに代えて、Ｎ個の可変インピーダンス素子を信号入力端子と信号出力端子との間に直列に接続しても良い。又は、Ｎ１個（Ｎ１は２以上の正整数）の可変インピーダンス素子を直列に接続した直列体を、Ｎ２個（Ｎ２は２以上の正整数）、信号入力端子と信号出力端子との間に並列に接続しても良い。アナログ／デジタル変換器が制御電圧をＭ個（Ｍは２≦Ｍ＜Ｎの正整数）の制御信号に変換し、複数の可変インピーダンス素子が同一の制御信号を入力する構成としても良い。Ｎ個の可変インピーダンス素子及びＮ個の電圧比較器の回路構成・回路定数を個々に変えて特性を調整しても良い。但し、これらの構成を有する可変アッテネータ回路は、上記の実施の形態の可変アッテネータ回路と異なる特性の信号減衰量を有する。好ましくは、実施の形態と同一の構成を有する。

本発明は、可変アッテネータ回路およびこれを用いた半導体装置に有用である。

本発明の実施の形態１における可変アッテネータ回路を示す図 実施の形態１の可変インピーダンス素子を具体的に示した図 実施の形態１の電圧比較器を具体的に示した図 実施の形態１の基準電圧源を具体的に示した図 実施の形態１の可変アッテネータ回路の動作原理を示す図 実施の形態１の可変アッテネータ回路の等価回路を示す図 実施の形態１の回路を用いたシミュレーション結果を示す図 本発明の実施の形態２における差動型可変アッテネータ回路を示す図 実施の形態２の可変インピーダンス素子を具体的に示した図 実施の形態３のアナログ／デジタル変換器の構成を示すブロック図 従来例の可変アッテネータ回路を示す図

符号の説明

１、２１１、２１１１、２１１２ 信号入力端子
２、２１２、２１２１、２１２２ 信号出力端子
３、２１３ 制御端子
２１、８１ 可変インピーダンス素子
３１ 電圧比較器
４１ 基準電圧源
２１４、２１５、２１７、４１１、２１４１、２１５１、２１４２、２１５２、３１１３、３１１４、３１１６、３１１７、３１２０ 抵抗
２１６、２１６１、２１６２ Ｎ型ＭＯＳトランジスタ
３１１、３１２ 入力端子
３１３、４０１ 出力端子
４１０、３１１５ 電流源
３１１１、３１１２ ＮＰＮトランジスタ
３１１８、３１１９ ＰＮＰバイポーラトランジスタ
３１２１ コンデンサ
１００１ 入力バッファ
１００２ 減算器
１００３ 電圧比較器
１００４ 論理制御部
１００５ Ｄ／Ａ変換器
１００６ 出力レジスタ
１００７ 制御信号生成部
１００８ 制御信号出力端子

Claims (5)

1. 第１の信号入力端子と、
   第１の信号出力端子と、
   制御電圧を入力する第１の制御端子と、
   前記制御電圧をＭ個（Ｍは２以上の正整数）の制御信号に変換するアナログ／デジタル変換器と、
   前記第１の信号入力端子と前記第１の信号出力端子との間に並列及び／又は直列に接続され、いずれかの前記制御信号によってインピーダンスを可変されるＮ個（ＮはＮ≧Ｍの正整数）の可変インピーダンス素子と、
   を有し、
   前記制御信号が第１の値及び第２の値の２値のデジタル信号であり、前記アナログ／デジタル変換器は、前記制御電圧のレベルとほぼ比例した数であるＫ個（Ｋは０≦Ｋ≦Ｍである整数）の第１の値の前記制御信号と、（Ｍ−Ｋ）個の第２の値の前記制御信号とを出力し、
   ＮはＭと同一の値であり、Ｎ個の前記可変インピーダンス素子は、同一の構成を有し、前記第１の信号入力端子と前記第１の信号出力端子との間に並列に接続され、それぞれの前記制御信号によって、２つのインピーダンス値のいずれかに切り換えられ、
   前記可変インピーダンス素子は、
   第２の信号入力端子と、
   第２の信号出力端子と、
   制御信号を入力する第２の制御端子と、
   定電圧端子と、
   前記第２の信号入力端子と前記第２の信号出力端子との間に挿入された、ほぼ同一のインピーダンスを有する２つの抵抗を直列に接続した直列接続体と、
   ２つの前記抵抗の接続点と前記定電圧端子との間に挿入され、前記制御信号によって導通又は遮断するスイッチング素子と、
   を有することを特徴とする可変アッテネータ回路。
2. 前記直列接続体は、前記２つの抵抗である第１の受動素子と第２の受動素子とを直列に接続した第１の直列接続体であり、
   前記スイッチング素子は、ドレインが前記第１の受動素子と前記第２の受動素子との接続点に接続され、ソースが前記定電圧端子に直接又は抵抗を介して接続され、前記制御信号をゲートに入力する第１のＭＯＳトランジスタであることを特徴とする請求項１に記載の可変アッテネータ回路。
3. 第３の信号入力端子と、第３の信号出力端子と、を更に有し、
   それぞれの前記可変インピーダンス素子は、前記第１の信号入力端子と前記第１の信号出力端子との間を並列又は直列に接続するための第１の回路と同一の回路であって、同一の前記制御信号によってインピーダンスを可変される第２の回路を更に有し、
   Ｎ個の前記可変インピーダンス素子の前記第２の回路は、前記第３の信号入力端子と前記第３の信号出力端子との間を並列又は直列に接続する、
   ことを特徴とする請求項１又は請求項２に記載の可変アッテネータ回路。
4. 前記直列接続体は、前記２つの抵抗である第１の受動素子と第２の受動素子を直列に接続した第１の直列接続体であり、
   前記スイッチング素子は、ドレインが前記第１の受動素子と前記第２の受動素子との接続点に接続され、ソースが前記定電圧端子に直接又は第５の受動素子を介して接続され、前記制御信号をゲートに入力する第１のＭＯＳトランジスタであり、
   前記可変インピーダンス素子は、
   第４の信号入力端子と、
   第４の信号出力端子と、
   前記第４の信号入力端子と前記第４の信号出力端子との間に挿入され、第３の受動素子と第４の受動素子とを直列に接続した第２の直列接続体と、
   ドレインが前記第３の受動素子と前記第４の受動素子との接続点に接続され、ソースが前記定電圧端子に直接、前記第５の受動素子を介して、又は前記第５の受動素子と同一のインピーダンスを有する第６の受動素子を介して接続され、前記制御信号をゲートに入力する第２のＭＯＳトランジスタと、
   をさらに有することを特徴とする請求項３に記載の可変アッテネータ回路。
5. 前記第１の受動素子、前記第２の受動素子、前記第３の受動素子及び前記第４の受動素子が抵抗であり、又はそれらの受動素子と前記第５の受動素子とが抵抗であり、又はそれらの受動素子と前記第５の受動素子と前記第６の受動素子とが抵抗であることを特徴とする請求項４に記載の可変アッテネータ回路。

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