JP4749460B2 - 半導体集積回路 - Google Patents
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Description
本発明は、半導体集積回路に関し、特に、携帯電話、自動車電話、コードレス電話、画像処理装置等に用いて好適なものである。
図１０は、従来技術によるＤ／Ａ（デジタル／アナログ）変換システムの構成を示す図である。Ｄ／Ａ変換器（ＤＡＣ）１０１は、ｎビットのデジタル信号Ｄ１〜Ｄｎをアナログ電流に変換して出力する。抵抗１０２は、電流を電圧に変換する機能を有し、抵抗１０２の両端には、Ｄ／Ａ変換器１０１が出力するアナログ電流に応じたアナログ電圧が発生する。ローパスフィルタ（ＬＰＦ）１０３は、抵抗１０２に発生するアナログ電圧に対してフィルタリング処理して低周波数帯域の信号のみを通過させて、アナログ電圧を出力する。
電子ボリューム１０７は、オペアンプ１０６、固定抵抗１０４及び可変抵抗１０５を含む反転オペアンプにより構成される。電子ボリューム１０７の出力電圧ＡＮの増幅率は、固定抵抗１０４と可変抵抗１０５との比により決まる。Ｄ／Ａ変換システムは、製造プロセス上のばらつきを調整するために、Ｄ／Ａ変換システムを製品出荷する前に、電子ボリューム１０７内の可変抵抗１０５の抵抗値を変化させることにより、出力レベルを調整する必要がある。
この電子ボリューム１０７は、Ｄ／Ａ変換システムの製造ばらつきを抑制するために必要不可欠なものであるが、大面積を必要とする。すなわち、電子ボリューム１０７は、オペアンプ１０６を含むために、どうしても半導体チップ上での占有面積が大きくならざるを得ず、Ｄ／Ａ変換システムも大型化してしまう。
Ｄ／Ａ変換システムは、携帯電話等に用いられており、近年、高速動作が要求されている。上記のローパスフィルタ１０３は、電圧入力及び電圧出力のＲＣ型ローパスフィルタであり、通常、約５個のオペアンプを含んでいる。従来はＤ／Ａ変換システムを比較的低速で動作させていたので、ローパスフィルタ１０３内のオペアンプの消費電流が小さかったが、近年はＤ／Ａ変換システムを高速で動作させる必要があるため、ローパスフィルタ１０３内のオペアンプの消費電流が１個当たり２〜３ｍＡと大きなものになってしまっている。また、電子ボリューム１０７内のオペアンプ１０６の消費電流も大きい。その結果、Ｄ／Ａ変換システムの消費電力が大きくなってしまい、携帯電話等の電池寿命が短くなってしまう。
また、従来は、個々で独立して設計された既存のＤ／Ａ変換器１０１、ローパスフィルタ１０３、電子ボリューム１０７のディスクリートセルを組み合わせて１個の半導体チップを形成し、その半導体チップに抵抗１０２を外部抵抗として接続していた。この外部抵抗１０２は、高精度の固定抵抗であるが、この外部抵抗１０２が外付けになるので、Ｄ／Ａ変換システム自体が大型化してしまう。
図１１は、従来技術によるＡ／Ｄ（アナログ／デジタル）変換システムの構成を示す図である。ローパスフィルタ（ＬＰＦ）１１１は、上記のローパスフィルタ１０３と同様に、電圧入力及び電圧出力のＲＣ型フィルタであり、アナログ電圧ＡＮに対してローパスフィルタリング処理をして、フィルタリング処理されたアナログ電圧を出力する。電子ボリューム１１６は、上記の電子ボリューム１０７と同様に、オペアンプ１１４、固定抵抗１１２及び可変抵抗１１３を有し、可変抵抗１１３の抵抗値を変化させることにより、ローパスフィルタ１１１によりフィルタリング処理されたアナログ電圧のレベルを調整することができる。Ａ／Ｄ変換器（ＡＤＣ）１１５は、電子ボリューム１１６によりレベル調整されたアナログ電圧をｎビットのデジタル信号Ｄ１〜Ｄｎに変換する。
このＡ／Ｄ変換システムにおいても、上記のＤ／Ａ変換システム（図１０）と同様に、Ａ／Ｄ変換システムの製造ばらつきを抑制するために電子ボリューム１１６が必要不可欠であるが、電子ボリューム１１６は大面積を必要とし、Ａ／Ｄ変換システム自体も大型化してしまう。
また、このＡ／Ｄ変換システムは、ローパスフィルタ１１１内のオペアンプ及び電子ボリューム１１６内のオペアンプ１１４の消費電流が大きくなってしまい、Ａ／Ｄ変換システムを使用した携帯電話等の電池寿命が短くなってしまう不都合があった。
以上のように、従来技術によるＤ／Ａ変換システム及びＡ／Ｄ変換システムは、オペアンプを含む電子ボリュームが大面積を占めるために、Ｄ／Ａ変換システム及びＡ／Ｄ変換システム自体が大きくなってしまう。
また、ローパスフィルタ内のオペアンプ及び電子ボリューム内のオペアンプの消費電流が大きいために、Ｄ／Ａ変換システム又はＡ／Ｄ変換システムを使用する携帯電話等の電池寿命が短くなってしまう。
また、Ｄ／Ａ変換システム（図１０）では、Ｄ／Ａ変換器１０１、ローパスフィルタ１０３及び電子ボリューム１０７を１個の半導体チップ内に形成し、その半導体チップに抵抗１０２を外部抵抗として外付けしているために、Ｄ／Ａ変換システム自体が大型化してしまう。
本発明の目的は、製造プロセス条件及び／又は環境条件によらずに安定した電圧を出力することができる半導体集積回路を提供することである。
本発明の半導体集積回路は、抵抗変動係数に反比例する入力電流を入力するための入力端子と、前記抵抗変動係数と同一の抵抗変動係数に反比例するバイアス電流を供給するための電流源と、前記電流源及び前記入力端子の間に接続され、前記バイアス電流を流すための前記抵抗変動係数と同一の抵抗変動係数に比例する第１の抵抗と、前記入力端子及び基準レベル端子の間に接続され、前記入力電流及び前記バイアス電流を流すための前記抵抗変動係数と同一の抵抗変動係数に比例する第２の抵抗と、前記電流源及び前記第１の抵抗の間に接続され、前記抵抗変動係数とは無関係の電圧を出力するための出力端子とを備えたことを特徴とする。
本発明によれば、製造プロセス条件及び／又は環境条件によらずに安定した電圧を出力することができる。
以下、本発明の一実施形態を図面に基づいて説明する。
図１は、本発明の実施形態によるＤ／Ａ（デジタル／アナログ）変換システムを実現する半導体集積回路１の構成例を示すブロック図である。半導体集積回路１は、１個の半導体チップとして形成され、Ｄ／Ａ変換器（ＤＡＣ）２、電子ボリューム及びレベルシフタ部３、フィルタ４を内蔵する。Ｄ／Ａ変換器２は、ｎビットのデジタル信号Ｄ１〜Ｄｎを入力するための入力信号線と、ポジティブ端子Ａ１Ｐに接続されるポジティブアナログ出力信号線と、ネガティブ端子Ａ１Ｎに接続されるネガティブアナログ出力信号線を有する。電子ボリューム及びレベルシフタ部３は、ポジティブ端子Ａ１Ｐに接続されるポジティブアナログ入力信号線と、ネガティブ端子Ａ１Ｎに接続されるネガティブアナログ入力信号線と、ポジティブ端子Ａ２Ｐに接続されるポジティブアナログ出力信号線と、ネガティブ端子Ａ２Ｎに接続されるネガティブアナログ出力信号線を有する。フィルタ４は、ポジティブ端子Ａ２Ｐに接続されるポジティブアナログ入力信号線と、ネガティブ端子Ａ２Ｎに接続されるネガティブアナログ入力信号線と、ポジティブ端子Ａ５Ｐに接続されるポジティブアナログ出力信号線と、ネガティブ端子Ａ５Ｎに接続されるネガティブアナログ出力信号線を有する。
図１は、本発明の実施形態によるＤ／Ａ（デジタル／アナログ）変換システムを実現する半導体集積回路１の構成例を示すブロック図である。半導体集積回路１は、１個の半導体チップとして形成され、Ｄ／Ａ変換器（ＤＡＣ）２、電子ボリューム及びレベルシフタ部３、フィルタ４を内蔵する。Ｄ／Ａ変換器２は、ｎビットのデジタル信号Ｄ１〜Ｄｎを入力するための入力信号線と、ポジティブ端子Ａ１Ｐに接続されるポジティブアナログ出力信号線と、ネガティブ端子Ａ１Ｎに接続されるネガティブアナログ出力信号線を有する。電子ボリューム及びレベルシフタ部３は、ポジティブ端子Ａ１Ｐに接続されるポジティブアナログ入力信号線と、ネガティブ端子Ａ１Ｎに接続されるネガティブアナログ入力信号線と、ポジティブ端子Ａ２Ｐに接続されるポジティブアナログ出力信号線と、ネガティブ端子Ａ２Ｎに接続されるネガティブアナログ出力信号線を有する。フィルタ４は、ポジティブ端子Ａ２Ｐに接続されるポジティブアナログ入力信号線と、ネガティブ端子Ａ２Ｎに接続されるネガティブアナログ入力信号線と、ポジティブ端子Ａ５Ｐに接続されるポジティブアナログ出力信号線と、ネガティブ端子Ａ５Ｎに接続されるネガティブアナログ出力信号線を有する。
Ｄ／Ａ変換器２は、ｎビットのデジタル信号Ｄ１〜Ｄｎを入力し、デジタル信号Ｄ１〜Ｄｎをアナログ信号に変換し、図１０に示したＤ／Ａ変換器１０１と異なり、差動アナログ電流を出力する。差動アナログ電流は、互いに位相が反転したポジティブ電流とネガティブ電流とからなる。ポジティブ電流は、Ｄ／Ａ変換器２のポジティブアナログ出力信号線を介してポジティブ端子Ａ１Ｐに出力される。ネガティブ電流は、Ｄ／Ａ変換器２のネガティブアナログ出力信号線を介してネガティブ端子Ａ１Ｎに出力される。この電流出力型Ｄ／Ａ変換器２は、電圧出力型Ｄ／Ａ変換器に比べて、高速処理に適している。Ｄ／Ａ変換器２の内部構成は、後に図２（Ａ）、（Ｂ）を参照しながら説明する。
電子ボリューム及びレベルシフタ部３は、電流／電圧変換器の機能と電子ボリュームの機能とを有し、Ｄ／Ａ変換器２から出力される差動アナログ電流を、レベル調整された差動アナログ電圧に変換する。具体的には、電子ボリューム及びレベルシフタ部３は、差動アナログ電圧の直流分のレベル及び交流分の振幅レベルを調整することができる。また、電子ボリューム及びレベルシフタ部３は、レベルシフタの機能を有し、フィルタ４の入力に必要な電圧レベルに上げるために、ポジティブ電圧及びネガティブ電圧のそれぞれの直流分のレベルを上げて（シフトして）、フィルタ４に差動アナログ電圧を出力する。電子ボリューム及びレベルシフタ部３は、図１０に示した従来のＤ／Ａ変換システムにおける電子ボリューム１０７の機能と電流／電圧変換器としての抵抗１０２の機能とを併せ持っているので、固定抵抗を外付けにする必要がなく、半導体集積回路１自体を小型化することができる。電子ボリューム及びレベルシフタ部３の内部構成は、後に図３（Ａ）、（Ｂ）を参照しながら説明する。
フィルタ４は、ノイズを除去するためのｇｍ−Ｃ型ローパスフィルタであり、電子ボリューム及びレベルシフタ部３から出力される差動アナログ電圧に対してフィルタリング処理して低周波数帯域の信号のみを通過させて、フィルタリング処理された差動アナログ電流を端子Ａ５Ｐ及びＡ５Ｎに出力する。フィルタ４は、電圧入力及び電流出力のｇｍ−Ｃ型フィルタであり、図１０に示した電圧入力及び電圧出力のＲＣ型フィルタ１０３に比べて消費電流が少ない。フィルタ４の内部構成は、後に図４（Ａ）、（Ｂ）を参照しながら説明する。
図２（Ａ）は、図１に示したＤ／Ａ変換器２の内部構成を示す回路図である。まず、回路構成を説明する。ｎビットのデジタル信号Ｄ１〜Ｄｎは、それぞれｎ個のスイッチ１２の制御端子に入力される。ｎ個の電流源１１は、それぞれｎ個のスイッチ１２の各共通端子Ｃと正基準電位との間に接続される。ただし、ｎ個の電流源１１は、すべて同じ電流を出力するのではなく、最上位のビット信号Ｄｎが入力されるスイッチ１２に対応する電流源１１が最も大きな電流を出力し、下位のビット信号ほどそれに対応する電流源１１が小さな電流を出力し、最下位のビット信号Ｄ１に対応する電流源１１が最も小さな電流を出力する。スイッチ１２の各ポジティブ端子Ｐはすべて端子Ａ１Ｐに接続され、スイッチ１２の各ネガティブ端子Ｎはすべて端子Ａ１Ｎに接続される。
次に、回路の動作を説明する。デジタル信号Ｄ１〜Ｄｎは、各ビット信号が０又は１の２値信号である。各ビット信号が０のときには、そのビット信号に対応するスイッチ１２は、共通端子Ｃとネガティブ端子Ｎとの間を接続する。各ビット信号が１のときには、そのビット信号に対応するスイッチ１２は、共通端子Ｃとポジティブ端子Ｐとの間を接続する。共通端子Ｃとポジティブ端子Ｐとが接続されると、そのスイッチ１２に対応する電流源１１は、ポジティブ出力端子Ａ１Ｐに電流を出力する。共通端子Ｃとネガティブ端子Ｎとが接続されると、そのスイッチ１２に対応する電流源１１は、ネガティブ出力端子Ａ１Ｎに電流を出力する。
その結果、ポジティブ端子Ａ１Ｐには、ビット信号が１になったものに対応する電流源１１の電流の合計値がポジティブアナログ電流Ｉ１Ｐ（図２（Ｂ））として出力される。一方、ネガティブ端子Ａ１Ｐには、ビット信号が０になったものに対応する電流源１１の電流の合計値がネガティブアナログ電流Ｉ１Ｎ（図２（Ｂ））として出力される。図２（Ｂ）に示すように、ポジティブアナログ電流Ｉ１Ｐとネガティブアナログ電流Ｉ１Ｎは、互いに位相が反転した差動アナログ電流を形成する。例えば、ｎ＝８ビットの場合、ｍ本のビット信号が１になり、８−ｍ本のビット信号が０になり、ポジティブアナログ電流Ｉ１Ｐ及びネガティブアナログ電流Ｉ１Ｎの大きさが決まる。
図３（Ａ）は、電子ボリューム及びレベルシフタ部３の内部構成を示す回路図である。電子ボリューム及びレベルシフタ部３は、電子ボリューム２１及びレベルシフタ２２Ｐ，２２Ｎを有する。電子ボリューム２１は、可変抵抗２３，２４Ｐ，２４Ｎを有する。レベルシフタ２２Ｐ，２２Ｎは、それぞれ電流源２５及びｐチャネルＭＯＳトランジスタ２６を有する。
まず、電子ボリューム２１について説明する。可変抵抗２３は、ポジティブ端子Ａ１Ｐに接続されるポジティブアナログ入力信号線とネガティブ端子Ａ１Ｎに接続されるネガティブアナログ入力信号線との間に接続される。可変抵抗２４Ｐは、ポジティブ端子Ａ１Ｐに接続されるポジティブアナログ入力信号線とグランド電位との間に接続される。可変抵抗２４Ｎは、ネガティブ端子Ａ１Ｎに接続されるネガティブアナログ入力信号線とグランド電位との間に接続される。
可変抵抗２４Ｐは、図２のＤ／Ａ変換器２から入力されるポジティブアナログ電流Ｉ１Ｐをポジティブアナログ電圧Ｖ１Ｐ（図３（Ａ）、（Ｂ））に変換する。ポジティブアナログ電圧Ｖ１Ｐは、ポジティブ端子Ａ１Ｐに接続されるポジティブアナログ入力信号線上の電圧である。半導体集積回路１はどうしても製造ばらつきが生じるので、半導体集積回路１の製品出荷前に可変抵抗２４Ｐの抵抗値を変化させてポジティブアナログ電圧Ｖ１Ｐの直流分のレベルを調整する必要がある。このレベル調整により、図３（Ｂ）に示すように、ポジティブアナログ電圧Ｖ１Ｐの直流分のバイアスレベルをＶ１（例えば０．５Ｖ）に調整する。
可変抵抗２４Ｎは、図２のＤ／Ａ変換器２から入力されるネガティブアナログ電流Ｉ１Ｎをネガティブアナログ電圧Ｖ１Ｎ（図３（Ａ）、（Ｂ））に変換する。ネガティブアナログ電圧Ｖ１Ｎは、ネガティブ端子Ａ１Ｎに接続されるネガティブアナログ入力信号線上の電圧である。上記と同様に、半導体集積回路１の製造ばらつきを抑制するために、可変抵抗２４Ｎの抵抗値を変化させて、ネガティブアナログ電圧Ｖ１Ｎの直流分のバイアスレベルをＶ１（例えば０．５Ｖ）に調整する。
さらに、半導体集積回路１の製造ばらつきを抑制するために、可変抵抗２３の抵抗値を変化させることにより、ポジティブアナログ電圧Ｖ１Ｐ及びネガティブアナログ電圧Ｖ１Ｎの交流分の振幅レベルＡＭ（図３（Ｂ））を調整する。
以上のように、電子ボリューム２１は、アナログ電圧のレベルを調整する機能と共に、Ｄ／Ａ変換されたアナログ電流をアナログ電圧に変換する電流／電圧変換器の機能をも有する。この電子ボリューム２１は、図１０の電子ボリューム１０７とは異なり、オペアンプ１０６を有さず、３個の可変抵抗２３，２４Ｐ，２４Ｎで構成することができる。これにより、電子ボリューム２１の小型化及び消費電流の低減化を図ることができ、ひいては半導体集積回路１の小型化及び消費電力の低減化を図ることができる。
次に、レベルシフタ２２Ｐについて説明する。ｐチャネルＭＯＳトランジスタ２６は、ゲートがポジティブ端子Ａ１Ｐに接続され、ソースがポジティブ出力端子Ａ２Ｐに接続され、ドレインがグランド電位に接続される。また、電流源２５は、正基準電位とｐチャネルＭＯＳトランジスタ２６のソースとの間に接続される。
次に、レベルシフタ２２Ｎについて説明する。ｐチャネルＭＯＳトランジスタ２６は、ゲートがネガティブ端子Ａ１Ｎに接続され、ソースがネガティブ出力端子Ａ２Ｎに接続され、ドレインがグランド電位に接続される。また、電流源２５は、正基準電位とｐチャネルＭＯＳトランジスタ２６のソースとの間に接続される。
図３（Ａ）、（Ｂ）に示すように、レベルシフタ２２Ｐは、直流バイアスレベルがＶ１（例えば０．５Ｖ）のポジティブアナログ電圧Ｖ１Ｐを入力し、直流バイアスレベルがＶ２（例えば１．５５Ｖ）のポジティブアナログ電圧Ｖ２Ｐを出力することができる。
また、レベルシフタ２２Ｎは、直流バイアスレベルがＶ１（例えば０．５Ｖ）のネガティブアナログ電圧Ｖ１Ｎを入力し、直流バイアスレベルがＶ２（例えば１．５５Ｖ）のネガティブアナログ電圧Ｖ２Ｎを出力することができる。
上記のレベルシフタ２２Ｐ，２２Ｎは、直流バイアスレベルＶ１を、後段のフィルタ４（図１）の入力に必要な直流バイアスレベルＶ２に上げるものである。電子ボリューム２１により直流バイアスレベルＶ１を調整することができるが、Ｄ／Ａ変換器２（図２（Ａ）、（Ｂ））内の電流源（ＭＯＳトランジスタ）１１の性質上、電子ボリューム２１は直流バイアスレベルを約０．５Ｖより高くすることが困難である。そのため、レベルシフタ２２Ｐ，２２Ｎにより、直流バイアスレベルＶ１（約０．５Ｖ）を、フィルタ４の入力に必要な直流バイアスレベルＶ２（約１．５５Ｖ）まで上げる必要がある。したがって、電子ボリューム２１が出力する差動アナログ電圧の直流バイアスレベルがフィルタ４の入力に必要なレベルに達しているときには、レベルシフタ２２Ｐ，２２Ｎが不要になる。
図４（Ａ）は、図１に示したフィルタ４の内部構成を示す回路図である。フィルタ４は、電圧入力及び電流出力のｇｍ−Ｃ型ローパスフィルタであり、ＯＴＡ（Operational Transconductance Amplifier）３１及び容量３２Ｐ，３２Ｎを有する。さらに、ＯＴＡ３１は、ポジティブ入力端子Ａ３Ｐ、ネガティブ入力端子Ａ３Ｎ、ポジティブ出力端子Ａ４Ｐ、ネガティブ出力端子Ａ４Ｎを有する。ポジティブ入力端子Ａ３Ｐはポジティブ端子Ａ２Ｐに接続され、ネガティブ入力端子Ａ３Ｎはネガティブ端子Ａ２Ｎに接続される。ポジティブ出力端子Ａ４Ｐはポジティブ端子Ａ５Ｐに接続され、ネガティブ出力端子Ａ４Ｎはネガティブ端子Ａ５Ｎに接続される。容量３２Ｐは、ポジティブ端子Ａ４Ｐ及びＡ５Ｐ間のポジティブアナログ出力信号線とグランド電位との間に接続される。容量３２Ｎは、ネガティブ端子Ａ４Ｎ及びＡ５Ｎ間のネガティブアナログ出力信号線とグランド電位との間に接続される。
図４（Ｂ）は、上記のＯＴＡ３１の内部構成を示す回路図である。ポジティブ入力端子Ａ３Ｐは、ｐチャネルＭＯＳトランジスタ３４Ｐのゲートに接続され、ポジティブ出力端子Ａ４Ｐは、ｐチャネルＭＯＳトランジスタ３４Ｐのソースに接続される。電流源３３Ｐは、正基準電位とｐチャネルＭＯＳトランジスタ３４Ｐのソースとの間に接続される。電流源３５Ｐは、ｐチャネルＭＯＳトランジスタ３４Ｐのドレインとグランド電位との間に接続される。
ネガティブ入力端子Ａ３Ｎは、ｐチャネルＭＯＳトランジスタ３４Ｎのゲートに接続され、ネガティブ出力端子Ａ４Ｎは、ｐチャネルＭＯＳトランジスタ３４Ｎのソースに接続される。電流源３３Ｎは、正基準電位とｐチャネルＭＯＳトランジスタ３４Ｎのソースとの間に接続される。電流源３５Ｎは、ｐチャネルＭＯＳトランジスタ３４Ｎのドレインとグランド電位との間に接続される。ｐチャネルＭＯＳトランジスタ３６は、ゲートが所定の基準電位に接続され、ソース／ドレインがｐチャネルＭＯＳトランジスタ３４Ｐ及び３４Ｎの各ドレインに接続される。ｐチャネルＭＯＳトランジスタ３６は、ｎチャネルＭＯＳトランジスタでもよく、抵抗として機能する。
ＯＴＡ３１は、ポジティブ入力端子Ａ３Ｐにポジティブアナログ電圧Ｖ３Ｐ（電圧Ｖ２Ｐと同じ電圧）を入力し、ネガティブ入力端子Ａ３Ｎにネガティブアナログ電圧Ｖ３Ｎ（電圧Ｖ２Ｎと同じ電圧）を入力し、ポジティブ出力端子Ａ４Ｐにポジティブアナログ電流Ｉ４Ｐを出力し、ネガティブ出力端子Ａ４Ｎにネガティブアナログ電流Ｉ４Ｎを出力する。ポジティブアナログ電圧Ｖ３Ｐが大きくなるほど、ｐチャネルＭＯＳトランジスタ３４Ｐのソース−ドレイン間を流れる電流が小さくなり、ポジティブアナログ電流Ｉ４Ｐが大きくなる。同様に、ネガティブアナログ電圧Ｖ３Ｎが大きくなるほど、ｐチャネルＭＯＳトランジスタ３４Ｎのソース−ドレイン間を流れる電流が小さくなり、ネガティブアナログ電流Ｉ４Ｎが大きくなる。ＯＴＡ３１は、差動アナログ電圧Ｖ３Ｐ，Ｖ３Ｎを差動アナログ電流Ｉ４Ｐ，Ｉ４Ｎに変換して出力する。
以上のように、ｇｍ−Ｃ型フィルタ４は、図１０のＲＣ型フィルタ１０３と異なり、内部にオペアンプを有さずにＯＴＡ３１を有する。フィルタ係数に依存するが、ｇｍ−Ｃ型フィルタ４は、通常、約５個のＯＴＡ３１を有する。ＯＴＡ３１は、１個当たり０．１ｍＡの小さな消費電流で済む。これに対し、図１０のＲＣ型フィルタ１０３は、通常、約５個のオペアンプを有し、そのオペアンプは、１個当たり２〜３ｍＡの大きな消費電流を必要とする。したがって、本実施形態によるｇｍ−Ｃ型フィルタ４は、図１０のＲＣ型フィルタ１０３と比べて、劇的に消費電流が減少する。Ｄ／Ａ変換システムは、携帯電話等に用いられ、近年、高速動作が要求されているが、高速動作させても、半導体集積回路１の消費電力を小さくし、半導体集積回路１を使用する携帯電話等の電池寿命を長くすることができる。また、ＯＴＡ３１は、オペアンプよりも占有面積が小さいので、ＯＴＡ３１を含むｇｍ−Ｃ型フィルタ４は、図１０のオペアンプを含むＲＣ型フィルタ１０３よりも占有面積が小さくなり、Ｄ／Ａ変換システムを小型にすることができる。
また、電子ボリューム２１を３個の可変抵抗で構成することにより、図１０に示した電子ボリューム１０７内のオペアンプ１０６を削除することができるので、電子ボリューム２１の占有面積を小さくし、かつ消費電流を小さくすることができる。これにより、半導体集積回路１の消費電力が小さくなり、半導体集積回路１を小型化することができる。
また、図１０に示したＤ／Ａ変換システムでは、抵抗１０２を外部抵抗として半導体チップに外付けしていたために、Ｄ／Ａ変換システム自体が大型化してしまっていた。本実施形態によれば、電子ボリューム２１は、図１０に示した電子ボリューム１０７の機能と電流／電圧変換器としての抵抗１０２の機能とを併せ持つ。また、その電子ボリューム２１は、半導体チップ内に内蔵させて外部抵抗を削除することができるので、半導体集積回路１を小さくすることができる。
図５は、本発明の実施形態による他のＤ／Ａ変換システムを実現する半導体集積回路６１の構成例を示すブロック図である。この半導体集積回路６１は、レベル調整を行う電子ボリュームとして固定抵抗６３Ｐ，６４Ｐ，６３Ｎ，６４Ｎを用いる点で、可変抵抗２３，２４Ｐ，２４Ｎ（図３（Ａ））を用いる半導体集積回路１（図１）と異なる。
Ｄ／Ａ変換器（ＤＡＣ）６２は、デジタル信号Ｄ１〜Ｄｎを入力し、ポジティブ端子Ａ１Ｐにポジティブアナログ電流を出力し、ネガティブ端子Ａ１Ｎにネガティブアナログ電流を出力し、その他に、同一の基準定電流を端子ＩＲ１及びＩＲ２に出力する。このＤ／Ａ変換器６２の内部構成は、後に図６を参照しながら説明する。
固定抵抗６３Ｐは、端子ＩＲ１及びＡ１Ｐの間に接続される。固定抵抗６４Ｐは、端子Ａ１Ｐ及びグランド電位との間に接続される。固定抵抗６３Ｎは、端子ＩＲ２及びＡ１Ｎの間に接続される。固定抵抗６４Ｎは、端子Ａ１Ｎ及びグランド電位との間に接続される。
レベルシフタ６５Ｐは、図３（Ａ）のレベルシフタ２２Ｐと同じ構成を有し、入力が端子Ａ１Ｐに接続され、出力が端子Ａ２Ｐに接続される。レベルシフタ６５Ｎは、図３（Ａ）のレベルシフタ２２Ｎと同じ構成を有し、入力が端子Ａ１Ｎに接続され、出力が端子Ａ２Ｎに接続される。フィルタ６６は、図４（Ａ）のフィルタ４と同じ構成を有し、入力が端子Ａ２Ｐ及びＡ２Ｎに接続され、出力が端子Ａ５Ｐ及びＡ５Ｎに接続される。
上記の固定抵抗６３Ｐは、ポジティブアナログ電圧の直流分のレベルを調整するための抵抗であり、固定抵抗６３Ｎは、ネガティブアナログ電圧の直流分のレベルを調整するための抵抗である。また、固定抵抗６４Ｐ及び６４Ｎは、ポジティブアナログ電圧及びネガティブアナログ電圧で形成される差動アナログ電圧の交流分の振幅レベルを調整するための抵抗である。
ここで、固定抵抗６３Ｐ，６４Ｐ，６３Ｎ，６４Ｎは、可変抵抗と異なり、製造後はその抵抗値を変更することができないが、製造ばらつきを抑制する機能を有する。その理由を説明する。固定抵抗６３Ｐ，６４Ｐ，６３Ｎ，６４Ｎ及び後述の図６のＤ／Ａ変換器６２内の固定抵抗７３は、同タイプ及び同ユニットで製造されるため、ばらつきの性質及び量がほぼ同じである。すなわち、これらの固定抵抗は、すべて同じ大小方向に同じ量だけ誤差が生じる。その結果、そのばらつきが互いに相殺し合い、出力端子Ａ２Ｐ及びＡ２Ｎに出力される電圧値のばらつきを抑制することができる。
図６は、図５に示したＤ／Ａ変換器６２の内部構成を示す回路図である。抵抗７３は、ｎチャネルＭＯＳトランジスタ７２ａのゲートとｎチャネルＭＯＳトランジスタ８１のドレインの相互接続点とグランド電位の間に接続される。所定の基準電位ＶＲＥＦは、ｎチャネルＭＯＳトランジスタ７２ｂのゲートに入力される。電流源７１ａは、正基準電位とｎチャネルＭＯＳトランジスタ７２ａのドレインとの間に接続される。電流源７１ｂは、正基準電位とｎチャネルＭＯＳトランジスタ７２ｂのドレインとの間に接続される。電流源７４は、ｎチャネルＭＯトランジスタ７２ａ及び７２ｂの各ソースの相互接続点とグランド電位との間に接続される。
ｎチャネルＭＯＳトランジスタ７２ｂのドレインは、ｐチャネルＭＯＳトランジスタ７５、７６及び７７の各ゲートに接続される。ｐチャネルＭＯＳトランジスタ７５、７６及び７７の各ソースは、正基準電位に接続される。ｐチャネルＭＯＳトランジスタ７６のドレインは端子ＩＲ１に接続され、ｐチャネルＭＯＳトランジスタ７７のドレインは端子ＩＲ２に接続される。端子ＩＲ１及びＩＲ２からは、同一の基準定電流が出力される。ｐチャネルＭＯＳトランジスタ７５のドレインは、ｎチャネルＭＯＳトランジスタ８１のドレイン及びｎチャネルＭＯＳトランジスタ８３のゲートに接続される。
バイアス回路７８は、トランジスタ８１，８２，８３及び電流源７９，８０を有する。ｎチャネルＭＯＳトランジスタ８１は、ソースがグランド電位に接続され、ゲートがｎチャネルＭＯＳトランジスタ８２のゲートに接続される。ｎチャネルＭＯＳトランジスタ８２は、ゲートが自己のドレインに接続され、ソースがグランド電位に接続される。電流源７９は、正基準電位とｎチャネルＭＯＳトランジスタ８２のドレインとの間に接続される。電流源８０は、正基準電位とｎチャネルＭＯＳトランジスタ８３のドレインとの間に接続される。ｎチャネルＭＯＳトランジスタ８３は、ソースがグランド電位に接続され、ドレインがｐチャネルＭＯＳトランジスタ８４のゲートに接続される。ｐチャネルＭＯＳトランジスタ８４は、ｎチャネルＭＯＳトランジスタでもよい。
ｐチャネルＭＯＳトランジスタ８４は、ソースが正基準電位に接続され、ドレインがｎチャネルＭＯＳトランジスタ８５及び８６の各ドレインに接続される。ＭＯＳトランジスタ８６のゲートには、デジタル信号Ｄ１〜Ｄｎのうちの１つのビット信号Ｄが入力され、ＭＯＳトランジスタ８５のゲートには、ビット信号Ｄの反転信号ＸＤが入力される。ｎチャネルＭＯＳトランジスタ８６のソースはポジティブ端子Ａ１Ｐに接続され、ＭＯＳトランジスタ８５のソースはネガティブ端子Ａ１Ｎに接続される。ＭＯＳトランジスタ８４が、図２（Ａ）の電流源１１に相当し、ＭＯＳトランジスタ８５及び８６が、図２（Ａ）のスイッチ１２に相当する。すなわち、ＭＯＳトランジスタ８４は、定電流を出力する。ＭＯＳトランジスタ８６は、ビット信号Ｄが１を示すハイレベルになるとオンになり、ソース−ドレイン間で電流を通過させる。ＭＯＳトランジスタ８５は、反転信号ＸＤが１（ビット信号Ｄが０）を示すハイレベルになるとオンになり、ソース−ドレイン間で電流を通過させる。ＭＯＳトランジスタ８４〜８６の組は、図２（Ａ）と同様に、ビット数分だけ並ぶ。このＤ／Ａ変換器６２を構成することにより、上記のように、図５に示す固定抵抗６３Ｐ，６４Ｐ，６３Ｎ，６４Ｎにより電圧値を調整し、電圧値のばらつきを抑制することができる。
図７は、本発明の実施形態によるＡ／Ｄ（アナログ／デジタル）変換システムを実現する半導体集積回路５１の構成例を示すブロック図である。半導体集積回路５１は、１個の半導体チップであり、フィルタ５２、電子ボリューム及びレベルシフタ部５３、及びＡ／Ｄ変換器（ＡＤＣ）５４を内蔵する。フィルタ５２は、入力線がポジティブ端子Ａ２Ｐ及びネガティブ端子Ａ２Ｎに接続され、出力線がポジティブ端子Ａ５Ｐ及びネガティブ端子Ａ５Ｎに接続される。電子ボリューム及びレベルシフタ部５３は、入力線がポジティブ端子Ａ５Ｐ及びネガティブ端子Ａ５Ｎに接続され、出力線がポジティブ端子Ａ６Ｐ及びネガティブ端子Ａ６Ｎに接続される。Ａ／Ｄ変換器５４は、入力線がポジティブ端子Ａ６Ｐ及びネガティブ端子Ａ６Ｎに接続され、ｎビットのデジタル信号Ｄ１〜Ｄｎを出力する。
フィルタ５２は、図４（Ａ）、（Ｂ）に示したフィルタ４と同じ構成を有する。電子ボリューム及びレベルシフタ部５３の内部構成は、後に図８を参照しながら説明する。Ａ／Ｄ変換器５４の内部構成は、後に図９（Ａ）、（Ｂ）を参照しながら説明する。
図８は、図７に示した電子ボリューム及びレベルシフタ部５３の内部構成を示す回路図である。電子ボリューム及びレベルシフタ部５３は、電子ボリューム２１及びレベルシフタ６１Ｐ，６１Ｎを有する。電子ボリューム２１は、図３（Ａ）に示したものと同じ構成である。レベルシフタ６１Ｐは、オペアンプ６２Ｐで構成され、ポジティブアナログ電圧の直流バイアスレベルを例えば１．５Ｖから１．１Ｖに下げてポジティブ端子Ａ６Ｐに出力する。レベルシフタ６１Ｎは、オペアンプ６２Ｎで構成され、ネガティブアナログ電圧の直流バイアスレベルを例えば１．５Ｖから１．１Ｖに下げてネガティブ端子Ａ６Ｎに出力する。
なお、レベルシフタ６１Ｐ及び６１Ｎは、電子ボリューム及びレベルシフタ部５３内に設けるのではなく、Ａ／Ｄ変換器５４（図７）内に設けてもよい。その場合は、レベルシフタ６１Ｐ，６１ＮとＡ／Ｄ変換器５４内の素子とを共通化することができるので、小型化することができる。
図９（Ａ）は、図７に示したＡ／Ｄ変換器５４の内部構成を示す回路図である。説明の簡略化のため、端子Ａ６Ｐ及びＡ６Ｎに入力される差動アナログ電圧を２ビットのデジタル信号Ｄ１，Ｄ２に変換して出力する場合を例に説明するが、１ビット及び３ビット以上のデジタル信号に変換する場合にも適用することができる。
高電位ＶＲＨと低電位ＶＲＬとの間に、抵抗９０、９１、９２、９３及び９４が直列に接続される。抵抗９２は、抵抗９２ａ及び９２ｂが直列に接続され、抵抗９２ａ及び９２ｂ間に端子ＳＧが接続される。４個のコンパレータ９５ａ，９５ｂ，９５ｃ，９５ｄは、それぞれ第１〜第４の入力端子を有する。各コンパレータの第１及び第２の入力端子には、ポジティブ端子Ａ６Ｐ及びネガティブ端子Ａ６Ｎが接続される。
コンパレータ９５ａは、第３の入力端子が抵抗９０及び９１の相互接続点に接続され、第４の入力端子が抵抗９３及び９４の相互接続点に接続される。コンパレータ９５ｂは、第３の入力端子が抵抗９１及び９２の相互接続点に接続され、第４の入力端子が抵抗９２及び９３の相互接続点に接続される。コンパレータ９５ｃは、第３の入力端子が抵抗９２及び９３の相互接続点に接続され、第４の入力端子が抵抗９１及び９２の相互接続点に接続される。コンパレータ９５ｄは、第３の入力端子が抵抗９３及び９４の相互接続点に接続され、第４の入力端子が抵抗９０及び９１の相互接続点に接続される。
デコーダＤＤは、コンパレータ９５ａから出力されるビット信号ｄ４、コンパレータ９５ｂから出力されるビット信号ｄ３、コンパレータ９５ｃから出力されるビット信号ｄ２、コンパレータ９５ｄから出力されるビット信号ｄ１を入力し、２ビットのデジタル信号Ｄ１及びＤ２を出力する。
図９（Ｂ）は、上記のコンパレータ９５ａの内部構成を示す回路図である。コンパレータ９５ｂ，９５ｃ，９５ｄも、コンパレータ９５ａの構成と同様である。コンパレータ９５ａは、第１〜第４の入力端子Ｖｉｐ，Ｖｉｎ，Ｖｒｐ，Ｖｒｎを有する。スイッチ９６は、制御信号φ１に応じてスイッチの切り換えを行う。スイッチ９７及び９８は、制御信号φ２に応じてスイッチの切り換えを行う。
まず、スイッチ９６が閉じてスイッチ９７及び９８が開く。第１の入力端子（ポジティブ入力端子）Ｖｉｐは、容量ＣＰを介してコンパレータ９９の＋端子に接続される。第２の入力端子（ネガティブ入力端子）Ｖｉｎは、容量ＣＮを介してコンパレータ９９の−端子に接続される。容量ＣＰは、第１の入力端子Ｖｉｐに入力されるポジティブ入力電圧により充電され、容量ＣＮは、第２の入力端子Ｖｉｎに入力されるネガティブ入力電圧により充電される。
次に、スイッチ９６が開いてスイッチ９７及び９８が閉じる。第３の入力端子（ポジティブ参照端子）Ｖｒｐは、容量ＣＰを介してコンパレータ９９の＋端子及び端子ＳＧに接続される。第４の入力端子（ネガティブ参照端子）Ｖｒｎは、容量ＣＮを介してコンパレータ９９の−端子及び端子ＳＧに接続される。コンパレータ９９の＋端子には、第１の入力端子Ｖｉｐに入力されるポジティブ入力電圧と、第３の入力端子Ｖｒｐに入力されるポジティブ参照電圧との差分に応じた電圧が印加される。コンパレータ９９の−端子には、第２の入力端子Ｖｉｎに入力されるネガティブ入力電圧と、第４の入力端子Ｖｒｎに入力されるネガティブ参照電圧との差分に応じた電圧が印加される。コンパレータ９９は、＋端子に入力される電圧が−端子に入力される電圧よりも大きいときにはビット信号ｄ４を１として出力し、−端子に入力される電圧が＋端子に入力される電圧よりも大きいときにはビット信号ｄ４を０として出力する。
図９（Ａ）において、デコーダＤＤは、最上位ビットｄ４から最下位ビットｄ１に向かってｄ４，ｄ３，ｄ２，ｄ１の順番でビット判定を行う。ビット信号ｄ４が１のときには、ビット信号ｄ１〜ｄ３にかかわらず、下位ビットＤ１＝１及び上位ビットＤ２＝１のデジタル信号を出力する。ビット信号ｄ４が０かつビット信号ｄ３が１のときには、ビット信号ｄ１及びｄ２にかかわらず、下位ビットＤ１＝０及び上位ビットＤ２＝１のデジタル信号を出力する。ビット信号ｄ４及びｄ３が０かつビット信号ｄ２が１のときには、ビット信号ｄ１にかかわらず、下位ビットＤ１＝１及び上位ビットＤ２＝０のデジタル信号を出力する。ビット信号ｄ２〜ｄ４が０かつビット信号ｄ１が１のときには、下位ビットＤ１＝０及び上位ビットＤ２＝０のデジタル信号を出力する。これにより、アナログ／デジタル変換が実現される。
以上のように、Ａ／Ｄ変換システムを実現する半導体集積回路５１においても、ｇｍ−Ｃ型フィルタ５２を用いることにより、ＲＣ型フィルタと比べて、劇的に消費電流が減少するので、半導体集積回路５１の消費電力が小さくなり、半導体集積回路５１を使用する携帯電話等の電池寿命が長くなる。
また、電子ボリューム２１を３個の可変抵抗で構成することにより、図１１に示した従来の電子ボリューム１１６内のオペアンプ１１４を削除することができるので、電子ボリューム２１の占有面積を小さくし、かつ消費電流を小さくすることができる。これにより、半導体集積回路５１の消費電力が小さくなり、半導体集積回路５１を小型化することができる。
なお、上記の電子ボリューム２１は、抵抗を用いてレベル調整を行う場合を例に説明したが、抵抗の代わりにトランジスタや容量等の素子を用いてレベル調整を行ってもよい。本実施形態によるＤ／Ａ変換システム又はＡ／Ｄ変換システムの半導体集積回路は、携帯電話、自動車電話、コードレス電話、画像処理装置（ビデオ装置、ＤＶＤ装置等）等に用いることができる。
上記の半導体集積回路は、その製造プロセス条件及び／又は環境条件によりその動作特性が変動することがある。次に、製造プロセス条件及び／又は環境条件により変動する係数を補正することができる半導体集積回路を説明する。
図１２は、製造プロセス条件及び／又は環境条件により変動する係数を補正するための電流／電圧変換器（電子ボリューム及びレベルシフタ部）１２０を示す。この電流／電圧変換器１２０は、図１の入力端子Ａ１Ｐ及び出力端子Ａ２Ｐの間で電子ボリューム及びレベルシフタ部３の代わりに設けられる。図１の入力端子Ａ１Ｎ及び出力端子Ａ２Ｎの間にも、電流／電圧変換器１２０と同じものが設けられる。
入力端子Ａ１Ｐは、抵抗変動係数Ｋｒｐに反比例する入力電流Ｉ１２５を入力するための端子である。入力電流Ｉ１２５は、次式で表される。
Ｉ１２５＝Ｉ０×ｆ（Ｄ）／Ｋｒｐ
ここで、Ｉ０は、図１のＤ／Ａ変換器２の最大出力電流の代表値である。Ｄは、Ｄ／Ａ変換器２に入力されるデジタル値である。ｆ（Ｄ）は、入力デジタル値Ｄに比例する関数値であり、０〜１の範囲の値である。Ｋｒｐは、ＬＳＩ内蔵抵抗の抵抗値の変動係数であり、半導体集積回路１が形成される同一の半導体基板上の抵抗の変動係数である。同一半導体基板上に形成される抵抗は、その半導体プロセスの性質上、製造プロセス条件及び動作環境条件により変化する抵抗変動係数Ｋｒｐがすべて同じである。入力端子Ａ１Ｐの前段のＤ／Ａ変換器２にＬＳＩ内蔵抵抗を含むために、入力電流Ｉ１２５は抵抗変動係数Ｋｒｐに反比例する。具体的には、後に説明する図６のＤ／Ａ変換器６２がＬＳＩ内蔵抵抗７３を含むので、入力電流Ｉ１２５は抵抗変動係数Ｋｒｐに反比例する。
電流源１２１は、上記の抵抗変動係数Ｋｒｐと同一の抵抗変動係数に反比例するバイアス電流Ｉ１２６を供給することができる。バイアス電流Ｉ１２６は、次式で表される。
Ｉ１２６＝Ｋｂ×Ｉ０／Ｋｒｐ
ここで、Ｋｂは、バイアス電流Ｉ１２６と上記の関数ｆ（Ｄ）が１のときの入力電流Ｉ１２５との比の代表値である。電流源１２１は、上記の抵抗変動係数Ｋｒｐと同一の抵抗変動係数のＬＳＩ内蔵抵抗（図６の抵抗７３）を含むために、バイアス電流Ｉ１２６は抵抗変動係数Ｋｒｐに反比例する。
第１の抵抗Ｒ１２２は、電流源１２１及び入力端子Ａ１Ｐの間に接続され、バイアス電流Ｉ１２６を流すことができ、その抵抗値は上記の抵抗変動係数Ｋｒｐと同一の抵抗変動係数に比例する。第１の抵抗Ｒ１２２は、次式で表される。
Ｒ１２２＝Ｋｒｐ×Ｒ１
ここで、Ｒ１は、抵抗Ｒ１２２の代表抵抗値である。
ここで、Ｒ１は、抵抗Ｒ１２２の代表抵抗値である。
第２の抵抗Ｒ１２４は、入力端子Ａ１Ｐ及び基準レベル端子（グランド端子）の間に接続され、入力電流Ｉ１２５及びバイアス電流Ｉ１２６を流すことができ、その抵抗値は上記の抵抗変動係数Ｋｒｐと同一の抵抗変動係数に比例する。第２の抵抗Ｒ１２４は、次式で表される。
Ｒ１２４＝Ｋｒｐ×Ｒ２
ここで、Ｒ２は、抵抗Ｒ１２４の代表抵抗値である。
ここで、Ｒ２は、抵抗Ｒ１２４の代表抵抗値である。
出力端子Ａ２Ｐは、電流源１２１及び第１の抵抗Ｒ１２２の間に接続され、抵抗変動係数Ｋｒｐとは無関係の電圧を出力する。入力端子Ａ１Ｐが接続されるノード１２３の電圧Ｖｍは、次式で表される。
Ｖｍ＝Ｒ１２４×（Ｉ１２５＋Ｉ１２６）
＝Ｋｒｐ×Ｒ２×（Ｉ０×ｆ（Ｄ）／Ｋｒｐ＋Ｋｂ×Ｉ０／Ｋｒｐ）
＝Ｒ２×Ｉ０×ｆ（Ｄ）＋Ｒ２×Ｋｂ×Ｉ０
＝Ｋｒｐ×Ｒ２×（Ｉ０×ｆ（Ｄ）／Ｋｒｐ＋Ｋｂ×Ｉ０／Ｋｒｐ）
＝Ｒ２×Ｉ０×ｆ（Ｄ）＋Ｒ２×Ｋｂ×Ｉ０
出力端子Ａ２Ｐの電圧Ｖｏｕｔは、次式で表される。
Ｖｏｕｔ＝Ｖｍ＋Ｒ１２２×Ｉ１２６
＝（Ｒ２×Ｉ０×ｆ（Ｄ）＋Ｒ２×Ｋｂ×Ｉ０）
＋（Ｋｒｐ×Ｒ１）×（Ｋｂ×Ｉ０／Ｋｒｐ）
＝Ｋｂ×Ｉ０×（Ｒ１＋Ｒ２）＋Ｒ２×Ｉ０×ｆ（Ｄ）
＝（Ｒ２×Ｉ０×ｆ（Ｄ）＋Ｒ２×Ｋｂ×Ｉ０）
＋（Ｋｒｐ×Ｒ１）×（Ｋｂ×Ｉ０／Ｋｒｐ）
＝Ｋｂ×Ｉ０×（Ｒ１＋Ｒ２）＋Ｒ２×Ｉ０×ｆ（Ｄ）
このように、出力電圧Ｖｏｕｔの式には、ＬＳＩ内蔵抵抗の抵抗変動係数Ｋｒｐが含まれず、出力電圧Ｖｏｕｔは、抵抗変動係数Ｋｒｐには無関係の電圧になる。すなわち、製造プロセスバラツキ及び動作環境条件の変化に影響せず、安定した出力電圧Ｖｏｕｔを得ることができる。
第２の抵抗Ｒ１２４を可変抵抗にすることにより、第２の抵抗Ｒ１２４に電子ボリュームの機能を持たせることができる。この電流／電圧変換器１２０は、電子ボリューム及びレベルシフタの機能を有する。
以上のように、半導体集積回路１は、同一の半導体基板上に形成される。すなわち、電流源１２１内の抵抗、第１の抵抗Ｒ１２２及び第２の抵抗Ｒ１２４は同一の半導体基板上にＬＳＩ内蔵抵抗として形成されるので、電流源１２１内の抵抗、第１の抵抗Ｒ１２２及び第２の抵抗Ｒ１２４は同一の抵抗変動係数Ｋｒｐを有する。この抵抗変動係数Ｋｒｐは、製造プロセス条件及び動作環境条件により変化するものである。電流／電圧変換器１２０は、製造プロセス条件及び／又は環境条件により変動する係数Ｋｒｐを補正した電圧Ｖｏｕｔに変換して出力端子Ａ２Ｐから出力することができる。
なお、図３（Ａ）の電子ボリューム及びレベルシフタ部３を用いて抵抗変動係数Ｋｒｐを補正するには、図３（Ａ）の抵抗２３，２４Ｐ，２４Ｎをデジタル入力による可変抵抗とし、抵抗２３，２４Ｐ，２４Ｎの抵抗値をチューニングする方法が考えられる。しかし、そのようなチューニング回路を半導体集積回路に追加すると、半導体集積回路の面積が大きくなり、消費電流も大きくなる。また、動作中にチューニングを行えないので、動作環境条件による特性変動分は設計時にマージンとして見積もっておく必要があり、冗長な設計になってしまう。すなわち、チューニング回路の入力デジタルビット数が増加し、その面積が増大してしまう。
図１２の電流／電圧変換器１２０によれば、チューニングを行わなくても抵抗変動係数Ｋｒｐを補正した出力電圧Ｖｏｕｔを出力することができる。チューニングを行わなくても抵抗変動係数Ｋｒｐが自動的にキャンセルされて電圧が出力されるので、チューニングの工程が必要なくなる。また、設計時に不必要なマージンをとる必要がなくなる。また、半導体集積回路の面積及び消費電流の増大を防止しつつも、抵抗変動係数Ｋｒｐを補正した電圧を出力することができる。
また、図１２の第１の抵抗Ｒ１２２、第２の抵抗Ｒ１２４及び電流源１２１内の抵抗は以下の理由で低精度の抵抗でよいので、コストを低減することができる。高精度の抵抗は外付けの抵抗により実現するが、低精度の抵抗はＬＳＩ内蔵抵抗で実現できる。本実施形態による電流／電圧変換器１２０は、抵抗変動係数Ｋｒｐが大きくても、自動的に抵抗変動係数Ｋｒｐを補正することができるので、第１の抵抗Ｒ１２２、第２の抵抗Ｒ１２４及び電流源１２１内の抵抗を低精度のＬＳＩ内蔵抵抗で実現することができる。
図１３は、より具体的な半導体集積回路１３０を示す。半導体集積回路１３０は、Ｄ／Ａ変換器６２、電流／電圧変換器１３１Ｐ，１３１Ｎ及びフィルタ６６を有する。Ｄ／Ａ変換器６２及びフィルタ６６は、図５に示すものと同じである。
電流／電圧変換器１３１Ｐは、バイアス端子ＩＲ１、入力端子Ａ１Ｐ及び出力端子Ａ２Ｐに接続される。電流／電圧変換器１３１Ｎは、バイアス端子ＩＲ２、入力端子Ａ１Ｎ及び出力端子Ａ２Ｐに接続される。電流／電圧変換器１３１Ｐ及び１３１Ｎは、図１２と同様に、それぞれ第１の抵抗Ｒ１２２及び第２の抵抗Ｒ１２４を有する。
Ｄ／Ａ変換器６２は、図６に示すように、抵抗変動係数ＫｒｐのＬＳＩ内蔵抵抗７３を有する。このＬＳＩ内蔵抵抗７３の影響を受けて、バイアス端子ＩＲ１，ＩＲ２及び入力端子Ａ１Ｐ，Ａ１Ｎは、図１２に示したように、抵抗変動係数Ｋｒｐに反比例するバイアス電流Ｉ１２６及び入力電流Ｉ１２５を出力する。
入力端子Ａ１Ｐ，Ａ１Ｎには、抵抗変動係数Ｋｒｐに反比例する電流Ｉ１２５が入力されるが、電流／電圧変換器１３１Ｐ，１３１Ｎは抵抗変動係数Ｋｒｐを補正した電圧に変換して出力することができる。出力端子Ａ２Ｐ，Ａ２Ｎからは、製造プロセス条件及び／又は環境条件によらず安定した電圧が出力される。
図１２及び図１３ではＤ／Ａ変換システムの半導体集積回路について説明したが、Ａ／Ｄ変換システムの半導体集積回路についても同様に図１２及び図１３の電流／電圧変換器を適用することができる。すなわち、図７のＡ／Ｄ変換システムにおいて、電子ボリューム及びレベルシフタ部５３の代わりに、図１３の電流／電圧変換器１３１Ｐ，１３１Ｎを設ければよい。抵抗変動係数Ｋｒｐに反比例する電流が入力端子Ａ５Ｐ，Ａ５Ｎに入力されれば、電流／電圧変換器はその抵抗変動係数Ｋｒｐを補正した電圧を出力することができる。抵抗変動係数Ｋｒｐに反比例する電流が入力端子Ａ５Ｐ，Ａ５Ｎに入力される例としては、入力端子Ａ５Ｐ，Ａ５Ｎの前段のフィルタ５２にＬＳＩ内蔵抵抗を用いる場合やさらにその前段でＬＳＩ内蔵抵抗を用いる場合がある。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の様々な形態をまとめると、以下のようになる。
（付記１）デジタル信号をアナログ信号に変換し、互いに位相が反転したポジティブアナログ電流とネガティブアナログ電流とからなる差動アナログ電流をポジティブ信号線及びネガティブ信号線に出力するデジタル／アナログ変換器と、
前記ポジティブ信号線と基準電位との間に接続される第１の抵抗と、
前記ネガティブ信号線と基準電位との間に接続される第２の抵抗と、
前記ポジティブ信号線及び前記ネガティブ信号線を介して入力される差動アナログ信号に対してフィルタリング処理を行うフィルタとを備えたことを特徴とする半導体集積回路。
（付記２）前記ポジティブ信号線と前記ネガティブ信号線との間に接続される第３の抵抗をさらに備えたことを特徴とする付記（１）に記載の半導体集積回路。
（付記３）前記第１、第２及び第３の抵抗はそれぞれ可変抵抗であることを特徴とする付記（２）に記載の半導体集積回路。
（付記４）前記フィルタは、ローパスフィルタであることを特徴とする付記（３）に記載の半導体集積回路。
（付記５）前記フィルタは、ＯＴＡ及び容量を含むことを特徴とする付記（４）に記載の半導体集積回路。
（付記６）前記ポジティブ信号線上の信号の直流分のレベルと前記ネガティブ信号線上の信号の直流分のレベルとをシフトするレベルシフタをさらに備え、
前記フィルタは、前記レベルシフタによりレベルシフトされた前記ポジティブ信号線及び前記ネガティブ信号線上の信号により形成される差動アナログ信号に対してフィルタリング処理を行うことを特徴とする付記（５）に記載の半導体集積回路。
（付記７）デジタル信号をアナログ信号に変換してアナログ電流を出力するデジタル／アナログ変換器と、
前記デジタル／アナログ変換器から出力されるアナログ電流をレベル調整されたアナログ電圧に変換する電流／電圧変換器と、
前記電流／電圧変換器により変換されたアナログ電圧に対してフィルタリング処理を行うフィルタとを備えたことを特徴とする半導体集積回路。
（付記８）前記デジタル／アナログ変換器は、デジタル信号をアナログ信号に変換して互いに位相が反転した差動アナログ電流を出力し、
前記電流／電圧変換器は、前記デジタル／アナログ変換器から出力される差動アナログ電流をレベル調整された差動アナログ電圧に変換し、
前記フィルタは、前記電流／電圧変換器により変換された差動アナログ電圧に対してフィルタリング処理を行うことを特徴とする付記（７）に記載の半導体集積回路。
（付記９）前記電流／電圧変換器は、前記差動アナログ電圧を形成する２つのアナログ電圧のそれぞれの直流分のレベルを調整するための第１及び第２の素子と、前記差動アナログ電圧の交流分の振幅レベルを調整するための第３の素子とを含むことを特徴とする付記（８）に記載の半導体集積回路。
（付記１０）前記第１、第２及び第３の素子はそれぞれ抵抗であることを特徴とする付記（９）に記載の半導体集積回路。
（付記１１）前記第１、第２及び第３の素子はそれぞれ可変抵抗であることを特徴とする付記（１０）に記載の半導体集積回路。
（付記１２）前記フィルタは、ローパスフィルタであることを特徴とする付記（１１）に記載の半導体集積回路。
（付記１３）前記フィルタは、ＯＴＡ及び容量を含むことを特徴とする付記（１２）に記載の半導体集積回路。
（付記１４）前記電流／電圧変換器により変換された差動アナログ電圧を形成する２つのアナログ電圧のそれぞれの直流分のレベルをシフトするレベルシフタをさらに備え、
前記フィルタは、前記レベルシフタによりレベルシフトされた差動アナログ電圧に対してフィルタリング処理を行うことを特徴とする付記（１３）に記載の半導体集積回路。
（付記１５）互いに位相が反転したポジティブアナログ信号とネガティブアナログ信号とからなる差動アナログ信号に対してフィルタリング処理を行い、フィルタリング処理したポジティブアナログ信号及びネガティブアナログ信号をポジティブ信号線及びネガティブ信号線に出力するフィルタと、
前記ポジティブ信号線と基準電位との間に接続される第１の抵抗と、
前記ネガティブ信号線と基準電位との間に接続される第２の抵抗と、
前記ポジティブ信号線及び前記ネガティブ信号線を介して入力される差動アナログ信号をデジタル信号に変換するアナログ／デジタル変換器とを備えたことを特徴とする半導体集積回路。
（付記１６）前記ポジティブ信号線と前記ネガティブ信号線との間に接続される第３の抵抗をさらに備えたことを特徴とする付記（１５）に記載の半導体集積回路。
（付記１７）前記第１、第２及び第３の抵抗はそれぞれ可変抵抗であることを特徴とする付記（１６）に記載の半導体集積回路。
（付記１８）前記フィルタは、ローパスフィルタであることを特徴とする付記（１７）に記載の半導体集積回路。
（付記１９）前記フィルタは、ＯＴＡ及び容量を含むことを特徴とする付記（１８）に記載の半導体集積回路。
（付記２０）前記ポジティブ信号線上のポジティブアナログ信号の直流分のレベルと前記ネガティブ信号線上のネガティブアナログ信号の直流分のレベルとをシフトするレベルシフタをさらに備え、
前記アナログ／デジタル変換器は、前記レベルシフタによりレベルシフトされたポジティブアナログ信号及びネガティブアナログ信号により形成される差動アナログ信号をデジタル信号に変換することを特徴とする付記（１９）に記載の半導体集積回路。
（付記２１）入力信号をフィルタリング処理し、フィルタリング処理されたアナログ電流を出力するフィルタと、
前記フィルタから出力されるアナログ電流をレベル調整されたアナログ電圧に変換する電流／電圧変換器と、
前記電流／電圧変換器により変換されたアナログ電圧をデジタル信号に変換するアナログ／デジタル変換器とを備えたことを特徴とする半導体集積回路。
（付記２２）前記フィルタは、互いに位相が反転した差動アナログ電流に対してフィルタリング処理をして差動アナログ電流を出力し、
前記電流／電圧変換器は、前記フィルタから出力される差動アナログ電流をレベル調整された差動アナログ電圧に変換し、
前記アナログ／デジタル変換器は、前記電流／電圧変換器により変換された差動アナログ電圧をデジタル信号に変換することを特徴とする付記（２１）に記載の半導体集積回路。
（付記２３）前記電流／電圧変換器は、前記差動アナログ電圧を形成する２つのアナログ電圧のそれぞれの直流分のレベルを調整するための第１及び第２の素子と、前記差動アナログ電圧の交流分の振幅のレベルを調整するための第３の素子とを含むことを特徴とする付記（２２）に記載の半導体集積回路。
（付記２４）前記第１、第２及び第３の素子はそれぞれ抵抗であることを特徴とする付記（２３）に記載の半導体集積回路。
（付記２５）前記第１、第２及び第３の素子はそれぞれ可変抵抗であることを特徴とする付記（２４）に記載の半導体集積回路。
（付記２６）前記フィルタは、ローパスフィルタであることを特徴とする付記（２５）に記載の半導体集積回路。
（付記２７）前記フィルタは、ＯＴＡ及び容量を含むことを特徴とする付記（２６）に記載の半導体集積回路。
（付記２８）前記電流／電圧変換器により変換される差動アナログ電圧を形成する２つのアナログ電圧のそれぞれの直流分のレベルをシフトするレベルシフタをさらに備え、
前記アナログ／デジタル変換器は、前記レベルシフタによりレベルシフトされた差動アナログ電圧をデジタル信号に変換することを特徴とする付記（２７）に記載の半導体集積回路。
（付記２９）前記電流／電圧変換器は、製造プロセス条件及び／又は環境条件により変動する係数を補正した電圧に変換することを特徴とする付記（７）に記載の半導体集積回路。
（付記３０）前記電流／電圧変換器は、
抵抗変動係数に反比例する入力電流を入力するための入力端子と、
前記抵抗変動係数と同一の抵抗変動係数に反比例するバイアス電流を供給するための電流源と、
前記電流源及び前記入力端子の間に接続され、前記バイアス電流を流すための前記抵抗変動係数と同一の抵抗変動係数に比例する第１の抵抗と、
前記入力端子及び基準レベル端子の間に接続され、前記入力電流及び前記バイアス電流を流すための前記抵抗変動係数と同一の抵抗変動係数に比例する第２の抵抗と、
前記電流源及び前記第１の抵抗の間に接続され、前記抵抗変動係数とは無関係の電圧を出力するための出力端子とを含むことを特徴とする付記（７）に記載の半導体集積回路。
（付記３１）前記第２の抵抗は、電子ボリュームを実現するための可変抵抗であることを特徴とする付記（３０）に記載の半導体集積回路。
（付記３２）前記電流／電圧変換器は、製造プロセス条件及び／又は環境条件により変動する係数を補正した電圧に変換することを特徴とする付記（２１）に記載の半導体集積回路。
（付記３３）前記電流／電圧変換器は、
抵抗変動係数に反比例する入力電流を入力するための入力端子と、
前記抵抗変動係数と同一の抵抗変動係数に反比例するバイアス電流を供給するための電流源と、
前記電流源及び前記入力端子の間に接続され、前記バイアス電流を流すための前記抵抗変動係数と同一の抵抗変動係数に比例する第１の抵抗と、
前記入力端子及び基準レベル端子の間に接続され、前記入力電流及び前記バイアス電流を流すための前記抵抗変動係数と同一の抵抗変動係数に比例する第２の抵抗と、
前記電流源及び前記第１の抵抗の間に接続され、前記抵抗変動係数とは無関係の電圧を出力するための出力端子とを含むことを特徴とする付記（２１）に記載の半導体集積回路。
（付記３４）前記第２の抵抗は、電子ボリュームを実現するための可変抵抗であることを特徴とする付記（３３）に記載の半導体集積回路。
（付記３５）抵抗変動係数に反比例する入力電流を入力するための入力端子と、
前記抵抗変動係数と同一の抵抗変動係数に反比例するバイアス電流を供給するための電流源と、
前記電流源及び前記入力端子の間に接続され、前記バイアス電流を流すための前記抵抗変動係数と同一の抵抗変動係数に比例する第１の抵抗と、
前記入力端子及び基準レベル端子の間に接続され、前記入力電流及び前記バイアス電流を流すための前記抵抗変動係数と同一の抵抗変動係数に比例する第２の抵抗と、
前記電流源及び前記第１の抵抗の間に接続され、前記抵抗変動係数とは無関係の電圧を出力するための出力端子とを備えたことを特徴とする半導体集積回路。
（付記３６）前記第１及び第２の抵抗は同一の半導体基板上に形成され、前記第１及び第２の抵抗は同一の抵抗変動係数を有することを特徴とする付記（３５）に記載の半導体集積回路。
（付記３７）前記電流源、前記第１及び第２の抵抗は同一の半導体基板上に形成され、前記電流源は前記第１及び第２の抵抗と同一の抵抗変動係数の第３の抵抗を含むことを特徴とする付記（３６）に記載の半導体集積回路。
（付記３８）前記第２の抵抗は、電子ボリュームを実現するための可変抵抗であることを特徴とする付記（３５）に記載の半導体集積回路。
（付記１）デジタル信号をアナログ信号に変換し、互いに位相が反転したポジティブアナログ電流とネガティブアナログ電流とからなる差動アナログ電流をポジティブ信号線及びネガティブ信号線に出力するデジタル／アナログ変換器と、
前記ポジティブ信号線と基準電位との間に接続される第１の抵抗と、
前記ネガティブ信号線と基準電位との間に接続される第２の抵抗と、
前記ポジティブ信号線及び前記ネガティブ信号線を介して入力される差動アナログ信号に対してフィルタリング処理を行うフィルタとを備えたことを特徴とする半導体集積回路。
（付記２）前記ポジティブ信号線と前記ネガティブ信号線との間に接続される第３の抵抗をさらに備えたことを特徴とする付記（１）に記載の半導体集積回路。
（付記３）前記第１、第２及び第３の抵抗はそれぞれ可変抵抗であることを特徴とする付記（２）に記載の半導体集積回路。
（付記４）前記フィルタは、ローパスフィルタであることを特徴とする付記（３）に記載の半導体集積回路。
（付記５）前記フィルタは、ＯＴＡ及び容量を含むことを特徴とする付記（４）に記載の半導体集積回路。
（付記６）前記ポジティブ信号線上の信号の直流分のレベルと前記ネガティブ信号線上の信号の直流分のレベルとをシフトするレベルシフタをさらに備え、
前記フィルタは、前記レベルシフタによりレベルシフトされた前記ポジティブ信号線及び前記ネガティブ信号線上の信号により形成される差動アナログ信号に対してフィルタリング処理を行うことを特徴とする付記（５）に記載の半導体集積回路。
（付記７）デジタル信号をアナログ信号に変換してアナログ電流を出力するデジタル／アナログ変換器と、
前記デジタル／アナログ変換器から出力されるアナログ電流をレベル調整されたアナログ電圧に変換する電流／電圧変換器と、
前記電流／電圧変換器により変換されたアナログ電圧に対してフィルタリング処理を行うフィルタとを備えたことを特徴とする半導体集積回路。
（付記８）前記デジタル／アナログ変換器は、デジタル信号をアナログ信号に変換して互いに位相が反転した差動アナログ電流を出力し、
前記電流／電圧変換器は、前記デジタル／アナログ変換器から出力される差動アナログ電流をレベル調整された差動アナログ電圧に変換し、
前記フィルタは、前記電流／電圧変換器により変換された差動アナログ電圧に対してフィルタリング処理を行うことを特徴とする付記（７）に記載の半導体集積回路。
（付記９）前記電流／電圧変換器は、前記差動アナログ電圧を形成する２つのアナログ電圧のそれぞれの直流分のレベルを調整するための第１及び第２の素子と、前記差動アナログ電圧の交流分の振幅レベルを調整するための第３の素子とを含むことを特徴とする付記（８）に記載の半導体集積回路。
（付記１０）前記第１、第２及び第３の素子はそれぞれ抵抗であることを特徴とする付記（９）に記載の半導体集積回路。
（付記１１）前記第１、第２及び第３の素子はそれぞれ可変抵抗であることを特徴とする付記（１０）に記載の半導体集積回路。
（付記１２）前記フィルタは、ローパスフィルタであることを特徴とする付記（１１）に記載の半導体集積回路。
（付記１３）前記フィルタは、ＯＴＡ及び容量を含むことを特徴とする付記（１２）に記載の半導体集積回路。
（付記１４）前記電流／電圧変換器により変換された差動アナログ電圧を形成する２つのアナログ電圧のそれぞれの直流分のレベルをシフトするレベルシフタをさらに備え、
前記フィルタは、前記レベルシフタによりレベルシフトされた差動アナログ電圧に対してフィルタリング処理を行うことを特徴とする付記（１３）に記載の半導体集積回路。
（付記１５）互いに位相が反転したポジティブアナログ信号とネガティブアナログ信号とからなる差動アナログ信号に対してフィルタリング処理を行い、フィルタリング処理したポジティブアナログ信号及びネガティブアナログ信号をポジティブ信号線及びネガティブ信号線に出力するフィルタと、
前記ポジティブ信号線と基準電位との間に接続される第１の抵抗と、
前記ネガティブ信号線と基準電位との間に接続される第２の抵抗と、
前記ポジティブ信号線及び前記ネガティブ信号線を介して入力される差動アナログ信号をデジタル信号に変換するアナログ／デジタル変換器とを備えたことを特徴とする半導体集積回路。
（付記１６）前記ポジティブ信号線と前記ネガティブ信号線との間に接続される第３の抵抗をさらに備えたことを特徴とする付記（１５）に記載の半導体集積回路。
（付記１７）前記第１、第２及び第３の抵抗はそれぞれ可変抵抗であることを特徴とする付記（１６）に記載の半導体集積回路。
（付記１８）前記フィルタは、ローパスフィルタであることを特徴とする付記（１７）に記載の半導体集積回路。
（付記１９）前記フィルタは、ＯＴＡ及び容量を含むことを特徴とする付記（１８）に記載の半導体集積回路。
（付記２０）前記ポジティブ信号線上のポジティブアナログ信号の直流分のレベルと前記ネガティブ信号線上のネガティブアナログ信号の直流分のレベルとをシフトするレベルシフタをさらに備え、
前記アナログ／デジタル変換器は、前記レベルシフタによりレベルシフトされたポジティブアナログ信号及びネガティブアナログ信号により形成される差動アナログ信号をデジタル信号に変換することを特徴とする付記（１９）に記載の半導体集積回路。
（付記２１）入力信号をフィルタリング処理し、フィルタリング処理されたアナログ電流を出力するフィルタと、
前記フィルタから出力されるアナログ電流をレベル調整されたアナログ電圧に変換する電流／電圧変換器と、
前記電流／電圧変換器により変換されたアナログ電圧をデジタル信号に変換するアナログ／デジタル変換器とを備えたことを特徴とする半導体集積回路。
（付記２２）前記フィルタは、互いに位相が反転した差動アナログ電流に対してフィルタリング処理をして差動アナログ電流を出力し、
前記電流／電圧変換器は、前記フィルタから出力される差動アナログ電流をレベル調整された差動アナログ電圧に変換し、
前記アナログ／デジタル変換器は、前記電流／電圧変換器により変換された差動アナログ電圧をデジタル信号に変換することを特徴とする付記（２１）に記載の半導体集積回路。
（付記２３）前記電流／電圧変換器は、前記差動アナログ電圧を形成する２つのアナログ電圧のそれぞれの直流分のレベルを調整するための第１及び第２の素子と、前記差動アナログ電圧の交流分の振幅のレベルを調整するための第３の素子とを含むことを特徴とする付記（２２）に記載の半導体集積回路。
（付記２４）前記第１、第２及び第３の素子はそれぞれ抵抗であることを特徴とする付記（２３）に記載の半導体集積回路。
（付記２５）前記第１、第２及び第３の素子はそれぞれ可変抵抗であることを特徴とする付記（２４）に記載の半導体集積回路。
（付記２６）前記フィルタは、ローパスフィルタであることを特徴とする付記（２５）に記載の半導体集積回路。
（付記２７）前記フィルタは、ＯＴＡ及び容量を含むことを特徴とする付記（２６）に記載の半導体集積回路。
（付記２８）前記電流／電圧変換器により変換される差動アナログ電圧を形成する２つのアナログ電圧のそれぞれの直流分のレベルをシフトするレベルシフタをさらに備え、
前記アナログ／デジタル変換器は、前記レベルシフタによりレベルシフトされた差動アナログ電圧をデジタル信号に変換することを特徴とする付記（２７）に記載の半導体集積回路。
（付記２９）前記電流／電圧変換器は、製造プロセス条件及び／又は環境条件により変動する係数を補正した電圧に変換することを特徴とする付記（７）に記載の半導体集積回路。
（付記３０）前記電流／電圧変換器は、
抵抗変動係数に反比例する入力電流を入力するための入力端子と、
前記抵抗変動係数と同一の抵抗変動係数に反比例するバイアス電流を供給するための電流源と、
前記電流源及び前記入力端子の間に接続され、前記バイアス電流を流すための前記抵抗変動係数と同一の抵抗変動係数に比例する第１の抵抗と、
前記入力端子及び基準レベル端子の間に接続され、前記入力電流及び前記バイアス電流を流すための前記抵抗変動係数と同一の抵抗変動係数に比例する第２の抵抗と、
前記電流源及び前記第１の抵抗の間に接続され、前記抵抗変動係数とは無関係の電圧を出力するための出力端子とを含むことを特徴とする付記（７）に記載の半導体集積回路。
（付記３１）前記第２の抵抗は、電子ボリュームを実現するための可変抵抗であることを特徴とする付記（３０）に記載の半導体集積回路。
（付記３２）前記電流／電圧変換器は、製造プロセス条件及び／又は環境条件により変動する係数を補正した電圧に変換することを特徴とする付記（２１）に記載の半導体集積回路。
（付記３３）前記電流／電圧変換器は、
抵抗変動係数に反比例する入力電流を入力するための入力端子と、
前記抵抗変動係数と同一の抵抗変動係数に反比例するバイアス電流を供給するための電流源と、
前記電流源及び前記入力端子の間に接続され、前記バイアス電流を流すための前記抵抗変動係数と同一の抵抗変動係数に比例する第１の抵抗と、
前記入力端子及び基準レベル端子の間に接続され、前記入力電流及び前記バイアス電流を流すための前記抵抗変動係数と同一の抵抗変動係数に比例する第２の抵抗と、
前記電流源及び前記第１の抵抗の間に接続され、前記抵抗変動係数とは無関係の電圧を出力するための出力端子とを含むことを特徴とする付記（２１）に記載の半導体集積回路。
（付記３４）前記第２の抵抗は、電子ボリュームを実現するための可変抵抗であることを特徴とする付記（３３）に記載の半導体集積回路。
（付記３５）抵抗変動係数に反比例する入力電流を入力するための入力端子と、
前記抵抗変動係数と同一の抵抗変動係数に反比例するバイアス電流を供給するための電流源と、
前記電流源及び前記入力端子の間に接続され、前記バイアス電流を流すための前記抵抗変動係数と同一の抵抗変動係数に比例する第１の抵抗と、
前記入力端子及び基準レベル端子の間に接続され、前記入力電流及び前記バイアス電流を流すための前記抵抗変動係数と同一の抵抗変動係数に比例する第２の抵抗と、
前記電流源及び前記第１の抵抗の間に接続され、前記抵抗変動係数とは無関係の電圧を出力するための出力端子とを備えたことを特徴とする半導体集積回路。
（付記３６）前記第１及び第２の抵抗は同一の半導体基板上に形成され、前記第１及び第２の抵抗は同一の抵抗変動係数を有することを特徴とする付記（３５）に記載の半導体集積回路。
（付記３７）前記電流源、前記第１及び第２の抵抗は同一の半導体基板上に形成され、前記電流源は前記第１及び第２の抵抗と同一の抵抗変動係数の第３の抵抗を含むことを特徴とする付記（３６）に記載の半導体集積回路。
（付記３８）前記第２の抵抗は、電子ボリュームを実現するための可変抵抗であることを特徴とする付記（３５）に記載の半導体集積回路。
１，６１ 半導体集積回路（Ｄ／Ａ変換システム）
２，６２ Ｄ／Ａ変換器
３ 電子ボリューム及びレベルシフタ部
４，６６ フィルタ
１１ 電流源
１２ スイッチ
２１ 電子ボリューム
２２，６５ レベルシフタ
２３，２４ 抵抗
３１ ＯＴＡ
３２ 容量
５１ 半導体集積回路（Ａ／Ｄ変換システム）
５２ フィルタ
５３ 電子ボリューム及びレベルシフタ部
５４ Ａ／Ｄ変換器
６１ レベルシフタ
６３，６４ 抵抗
１０１ Ｄ／Ａ変換器
１０２ 外部抵抗
１０３ ローパスフィルタ
１０４，１０５ 抵抗
１０６ オペアンプ
１０７ 電子ボリューム
１１１ ローパスフィルタ
１１２，１１３ 抵抗
１１４ オペアンプ
１１５ Ａ／Ｄ変換器
１１６ 電子ボリューム
１２０ 電流／電圧変換器
１２１ 電流源
Ｒ１２２ 第１の抵抗
１２３ ノード
Ｒ１２４ 第２の抵抗
Ｉ１２５ 入力電流
Ｉ１２６ バイアス電流
１３０ 半導体集積回路
１３１Ｐ，１３１Ｎ 電流／電圧変換器
２，６２ Ｄ／Ａ変換器
３ 電子ボリューム及びレベルシフタ部
４，６６ フィルタ
１１ 電流源
１２ スイッチ
２１ 電子ボリューム
２２，６５ レベルシフタ
２３，２４ 抵抗
３１ ＯＴＡ
３２ 容量
５１ 半導体集積回路（Ａ／Ｄ変換システム）
５２ フィルタ
５３ 電子ボリューム及びレベルシフタ部
５４ Ａ／Ｄ変換器
６１ レベルシフタ
６３，６４ 抵抗
１０１ Ｄ／Ａ変換器
１０２ 外部抵抗
１０３ ローパスフィルタ
１０４，１０５ 抵抗
１０６ オペアンプ
１０７ 電子ボリューム
１１１ ローパスフィルタ
１１２，１１３ 抵抗
１１４ オペアンプ
１１５ Ａ／Ｄ変換器
１１６ 電子ボリューム
１２０ 電流／電圧変換器
１２１ 電流源
Ｒ１２２ 第１の抵抗
１２３ ノード
Ｒ１２４ 第２の抵抗
Ｉ１２５ 入力電流
Ｉ１２６ バイアス電流
１３０ 半導体集積回路
１３１Ｐ，１３１Ｎ 電流／電圧変換器
Claims (4)
- 抵抗変動係数に反比例する入力電流を入力するための入力端子と、
前記抵抗変動係数と同一の抵抗変動係数に反比例するバイアス電流を供給するための電流源と、
前記電流源及び前記入力端子の間に接続され、前記バイアス電流を流すための前記抵抗変動係数と同一の抵抗変動係数に比例する第１の抵抗と、
前記入力端子及び基準レベル端子の間に接続され、前記入力電流及び前記バイアス電流を流すための前記抵抗変動係数と同一の抵抗変動係数に比例する第２の抵抗と、
前記電流源及び前記第１の抵抗の間に接続され、前記抵抗変動係数とは無関係の電圧を出力するための出力端子とを備えたことを特徴とする半導体集積回路。 - 前記第１及び第２の抵抗は同一の半導体基板上に形成され、前記第１及び第２の抵抗は同一の抵抗変動係数を有することを特徴とする請求項１記載の半導体集積回路。
- 前記電流源、前記第１及び第２の抵抗は同一の半導体基板上に形成され、前記電流源は前記第１及び第２の抵抗と同一の抵抗変動係数の第３の抵抗を含むことを特徴とする請求項２記載の半導体集積回路。
- 前記第２の抵抗は、電子ボリュームを実現するための可変抵抗であることを特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008318434A JP4749460B2 (ja) | 2000-05-12 | 2008-12-15 | 半導体集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000140034 | 2000-05-12 | ||
| JP2000140034 | 2000-05-12 | ||
| JP2008318434A JP4749460B2 (ja) | 2000-05-12 | 2008-12-15 | 半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001132688A Division JP4268770B2 (ja) | 2000-05-12 | 2001-04-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009089429A JP2009089429A (ja) | 2009-04-23 |
| JP4749460B2 true JP4749460B2 (ja) | 2011-08-17 |
Family
ID=18647389
Family Applications (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001132688A Expired - Fee Related JP4268770B2 (ja) | 2000-05-12 | 2001-04-27 | 半導体集積回路 |
| JP2008318410A Expired - Fee Related JP4759043B2 (ja) | 2000-05-12 | 2008-12-15 | 半導体集積回路 |
| JP2008318434A Expired - Fee Related JP4749460B2 (ja) | 2000-05-12 | 2008-12-15 | 半導体集積回路 |
Family Applications Before (2)
| Application Number | Title | Priority Date | Filing Date |
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| JP2001132688A Expired - Fee Related JP4268770B2 (ja) | 2000-05-12 | 2001-04-27 | 半導体集積回路 |
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Country Status (3)
| Country | Link |
|---|---|
| EP (2) | EP2262110A3 (ja) |
| JP (3) | JP4268770B2 (ja) |
| KR (1) | KR100805755B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1289137A1 (en) * | 2001-08-06 | 2003-03-05 | Semiconductor Ideas to The Market (ItoM) BV | Integrated RC Filter |
| US8625818B2 (en) * | 2009-07-13 | 2014-01-07 | Fairchild Semiconductor Corporation | No pop switch |
| CN102594351B (zh) * | 2012-02-27 | 2014-08-20 | 张禹瑄 | 模拟数字转换装置 |
| JP2013197711A (ja) * | 2012-03-16 | 2013-09-30 | Rohm Co Ltd | オーディオ信号処理回路、オーディオ信号処理方法、それを用いた車載用オーディオ装置、オーディオコンポーネント装置、電子機器 |
| WO2015098057A1 (ja) | 2013-12-27 | 2015-07-02 | 株式会社ソシオネクスト | 積分器、デルタシグマ変調器および通信装置 |
| JP6385529B2 (ja) * | 2017-07-04 | 2018-09-05 | ローム株式会社 | オーディオ信号処理回路、オーディオ信号処理方法、それを用いた車載用オーディオ装置、オーディオコンポーネント装置、電子機器 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3849632A (en) * | 1972-06-19 | 1974-11-19 | Pitney Bowes Inc | Reading apparatus for optical bar codes |
| JPH0669140B2 (ja) * | 1982-11-19 | 1994-08-31 | 株式会社東芝 | レベルシフト回路 |
| JPS63245129A (ja) * | 1987-03-31 | 1988-10-12 | Mori Ryoichi | デジタルアナログ変換器 |
| US4942399A (en) * | 1989-03-15 | 1990-07-17 | International Business Machines Corporation | Adaptive flash analog/digital converter for differential input signal |
| US5194865A (en) * | 1991-12-06 | 1993-03-16 | Interbold | Analog-to-digital converter circuit having automatic range control |
| JP2570126B2 (ja) * | 1993-08-05 | 1997-01-08 | 日本電気株式会社 | 復調装置 |
| JPH088747A (ja) * | 1994-06-16 | 1996-01-12 | Nok Corp | アナログ／デジタル変換回路 |
| JP2865013B2 (ja) * | 1995-03-13 | 1999-03-08 | 日本電気株式会社 | 復調システム |
| JP3779056B2 (ja) * | 1998-01-30 | 2006-05-24 | 富士通株式会社 | 電圧発生回路、及び、ｄ／ａ変換回路 |
-
2000
- 2000-10-06 KR KR1020000058727A patent/KR100805755B1/ko not_active IP Right Cessation
- 2000-10-10 EP EP10181414.3A patent/EP2262110A3/en not_active Withdrawn
- 2000-10-10 EP EP20000308901 patent/EP1154572A3/en not_active Ceased
-
2001
- 2001-04-27 JP JP2001132688A patent/JP4268770B2/ja not_active Expired - Fee Related
-
2008
- 2008-12-15 JP JP2008318410A patent/JP4759043B2/ja not_active Expired - Fee Related
- 2008-12-15 JP JP2008318434A patent/JP4749460B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002033665A (ja) | 2002-01-31 |
| KR100805755B1 (ko) | 2008-02-21 |
| JP2009089429A (ja) | 2009-04-23 |
| EP1154572A3 (en) | 2006-11-08 |
| EP1154572A2 (en) | 2001-11-14 |
| JP4268770B2 (ja) | 2009-05-27 |
| EP2262110A2 (en) | 2010-12-15 |
| JP2009065718A (ja) | 2009-03-26 |
| EP2262110A3 (en) | 2014-10-15 |
| JP4759043B2 (ja) | 2011-08-31 |
| KR20010104194A (ko) | 2001-11-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110426 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| S111 | Request for change of ownership or part of ownership |
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| R350 | Written notification of registration of transfer |
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