KR100263527B1 - 디지털 제어 가변 감쇠기 - Google Patents

디지털 제어 가변 감쇠기 Download PDF

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Abstract

본 발명은 FET를 포함하는 브리지 T형 회로망(Network)과 SPDT(Single Pole Double Throw) 스위치로 이루어진 다단계의 디지털 감쇠블록을 이용하여 출력 신호를 정확하고 넓은 대역폭으로 감쇠시킬 수 있도록 된 디지털 제어 가변 감쇠기(Digital control variable attenuator)에 관한 것이다.
본 발명은 감쇠작동의 유무를 결정하는 제어로직의 제어신호(Q,Q')에 의해 서로 50Ω의 인터스테이지 매칭 라인으로 연결되어 있는 1dB 감쇠부(10)와 2dB 감쇠부(20) 및 4dB 감쇠부(30)가 각각 개별적으로 감쇠작동을 하도록 되어 있기 때문에, 사용자가 1dB 감쇠부(10)와 2dB 감쇠부(20) 및 4dB 감쇠부(30)에 있는 각각의 FET와 스위칭 단자(S1,S1')를 임의로 선택하여 온/오프시키면 출력 신호의 감쇠량이 1∼7dB의 범위에서 필요한 만큼의 미세한 디지털값으로 조절되도록 되어 있다.

Description

디지털 제어 가변 감쇠기(Digital controled variable attenuator)
본 발명은 통신용 감쇠기(Attenuator)에 관한 것이며, 보다 상세히는 FET(전계효과트랜지스터)를 포함하는 브리지 T형 회로망(Network)과 SPDT(Single Pole Double Throw) 스위치로 이루어진 다단계의 디지털 감쇠블록을 이용하여 출력 신호를 정확하고 넓은 대역폭으로 감쇠시킬 수 있도록 된 디지털 제어 가변 감쇠기에 관한 것이다.
일반적으로 위성 통신 분야에서는 고체 소자 전력 증폭기(SSPA)를 사용하여 높은 출력 신호를 발생시키게 된다. 이와 같이, 높은 출력 신호를 발생시키는 증폭기(SSPA)를 사용하게 되면 출력 신호가 높아질수록 온도에 대한 상기 증폭기(SSPA)의 이득이 변하기 때문에 출력 신호의 수준을 조절할 필요가 있으며, 대개의 경우 출력 신호를 조절하기 위한 수단으로 감쇠기를 사용한다.
즉, 상기 감쇠기는 입출력 신호의 정재파비(VSWR)를 향상시켜 출력 신호의 중심주파수와 그 대역폭을 원하는 값으로 조절하도록 되어 있다.
하지만, 종래의 통신용 감쇠기는 저항으로만 구성된 수동 아날로그 타입의 회로망을 이용하여 회로망의 저항값을 단순 조절하므로써 출력 신호를 조절하도록 되어 있기 때문에 신호의 정재파비를 정확하고 안정되게 향상시킬 수 없으며, 이로 인해 출력 신호의 대역폭이 좁아지고 신호 손실이 발생하는 문제점이 있다.
따라서, 본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 저항과 FET를 포함하는 브리지 T형 회로망과 SPDT 스위치로 이루어진 다단계의 디지털 감쇠블록을 이용하여 출력 신호를 정확하고 넓은 대역폭으로 감쇠시킬 수 있도록 된 디지털 제어 가변 감쇠기를 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위한 디지털 제어 가변 감쇠기는 FET와 저항을 포함하는 브리지 T형 회로망으로 이루어져 있으며 제어로직의 제어신호에 의해 FET가 온/오프되면 입력 신호를 1dB 만큼 감쇠시키는 1dB 감쇠부와, FET와 저항을 포함하는 브리지 T형 회로망으로 이루어져 있으며 제어로직의 제어신호에 의해 FET가 온/오프되면 제어로직의 제어신호에 의해 상기 1dB 감쇠부로부터 출력되어 입력되는 신호를 2dB 만큼 감쇠시키는 2dB 감쇠부 및, 각각 두 개의 스위칭 단자를 포함하는 SPDT 제1스위치와 SPDT 제2스위치가 서로의 스위칭 단자 사이에 있는 감쇠경로와 정상경로에 의해 서로 대칭으로 접속되어 있으며 제어로직의 제어신호에 의해 상기 스위칭 단자가 절환되면 상기 2dB 감쇠부로부터 출력되어 입력되는 신호를 4dB 만큼 감쇠시키는 4dB 감쇠부로 구성된 것을 특징으로 한다.
상기와 같이 구성된 본 발명의 디지털 제어 가변 감쇠기는 감쇠작동의 유무를 결정하는 제어로직의 제어신호에 의해 상기 1dB 감쇠부와 2dB 감쇠부 및 4dB 감쇠부가 각각 개별적으로 감쇠작동을 하도록 되어 있기 때문에, 사용자가 상기 각각의 감쇠부에 있는 FET와 스위칭단자를 임의로 선택하여 온/오프시키면 출력 신호의 감쇠량을 1∼7dB의 범위에서 필요한 만큼의 미세한 디지털값으로 조절할 수 있도록 되어 있다.
도 1은 본 발명에 따른 디지털 제어 가변 감쇠기를 도시한 블록도,
도 2는 도 1에 도시된 1dB 감쇠부를 도시한 회로도,
도 3은 도 1에 도시된 2dB 감쇠부를 도시한 회로도,
도 4는 도 1에 도시된 4dB 감쇠부를 도시한 회로도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 1dB 감쇠부 20 : 2dB 감쇠부
30 : 4dB 감쇠부 31,32 : SPDT 제1,2스위치
R,Z0: 저항 FET : 전계효과트랜지스터
Patt: 감쇠경로 Pref: 정상경로
S1,S1' : 스위칭 단자
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 디지털 제어 가변 감쇠기를 도시한 블록도이고, 도 2는 도 1에 도시된 1dB 감쇠부를 도시한 회로도이며, 도 3은 도 1에 도시된 2dB 감쇠부를 도시한 회로도이고, 도 4는 도 1에 도시된 4dB 감쇠부를 도시한 회로도이다.
1dB 감쇠부(10)는 FET1과 FET2, 저항 R1, R2, Z0를 포함하는 브리지 T형 회로망으로 이루어져 있으며 제어로직의 제어신호(Q,Q')에 의해 FET1과 FET2가 온/오프되면 입력 신호를 1dB 만큼 감쇠시킨다.
상기 1dB 감쇠부(10)는 서로 직렬 접속된 두 개의 저항 Z0의 양끝단에 신호의 입출력 단자가 있으며, 상기 두 개의 저항 Z0와 그 사이의 접점에 병렬로 접속된 저항 R2가 브리지 T형 회로망을 형성하고, 상기 두 개의 저항 Z0의 양단에 저항 R1이 병렬 접속되어 있으며, 이 저항 R1의 양단에 FET1이 병렬 접속되어 있고, 상기 두 개의 저항 Z0사이의 접점에 병렬 접속된 저항 R2의 타단에 FET2가 직렬 접속되어 있다.
2dB 감쇠부(20)는 FET11과 FET21, 저항 R11, R21, Z0를 포함하는 브리지 T형 회로망으로 이루어져 있으며 제어로직의 제어신호(Q,Q')에 의해 FET11과 FET21이 온/오프되면 제어로직의 제어신호(Q,Q')에 의해 상기 1dB 감쇠부(10)로부터 출력되어 입력되는 신호를 2dB 만큼 감쇠시킨다.
상기 2dB 감쇠부(20)는 서로 직렬 접속된 두 개의 저항 Z0의 양끝단에 신호의 입출력 단자가 있으며, 상기 두 개의 저항 Z0와 그 사이의 접점에 병렬로 접속된 저항 R21이 브리지 T형 회로망을 형성하고, 상기 두 개의 저항 Z0의 양단에 저항 R11이 병렬 접속되어 있으며, 이 저항 R11의 양단에 FET11이 병렬 접속되어 있고, 상기 두 개의 저항 Z0사이의 접점에 병렬 접속된 저항 R21의 타단에 FET21이 직렬 접속되어 있다.
4dB 감쇠부(30)는 각각 두 개의 스위칭 단자 S1, S1'를 포함하는 SPDT 제1스위치(31)와 SPDT 제2스위치(32)가 서로의 스위칭 단자 S1 사이에 있는 감쇠경로(Patt)와 서로의 스위칭 단자 S1' 사이에 있는 정상경로(Pref)에 의해 서로 대칭으로 접속되어 있으며 제어로직의 제어신호(Q,Q')에 의해 상기 스위칭 단자 S1, S1'가 절환되면 상기 2dB 감쇠부(20)로부터 출력되어 입력되는 신호를 4dB 만큼 감쇠시킨다.
상기 4dB 감쇠부(30)의 SPDT 제1스위치(31)는 서로 병렬 접속된 FET3과 FET4의 접점에 입력 단자가 연결되어 있고, 상기 FET3의 소오스와 FET5의 드레인이 서로 병렬 접속되어 있으며, 상기 FET4의 소오스와 FET6의 드레인이 서로 병렬 접속되어 있고, 상기 FET3의 소오스와 FET5의 드레인의 접점과 상기 FET4의 소오스와 FET6의 드레인의 접점에 각각 상기 감쇠경로(Patt)와 연결되는 스위칭 단자 S1과 상기 정상경로(Pref)와 연결되는 S1'가 출력 단자로서 형성된다.
상기 4dB 감쇠부(30)의 SPDT 제2스위치(32)는 서로 병렬 접속된 FET31과 FET41의 접점에 출력 단자가 연결되어 있고, 상기 FET31의 드레인과 FET51의 소오스가 서로 병렬 접속되어 있으며, 상기 FET4의 드레인과 FET61의 소오스가 서로 병렬 접속되어 있고, 상기 FET31의 드레인과 FET51의 소오스의 접점과 상기 FET41의 드레인과 FET61의 소오스의 접점에 각각 상기 감쇠경로(Patt)와 연결되는 스위칭 단자 S1과 상기 정상경로(Pref)와 연결되는 S1'가 입력 단자로서 형성된다.
여기서, 상기 1dB 감쇠부(10)와, 2dB 감쇠부(20), 4dB 감쇠부(30)는 서로 50Ω의 인터스테이지(Interstage) 매칭 라인에 의해 연결되어 있으며, 상기 감쇠경로(Patt)는 저항을 포함한 회로망으로 구현되고, 상기 정상경로(Pref)는 스트립 라인으로 구현된다. 또한, 상기 1dB 감쇠부(10)와, 2dB 감쇠부(20), 4dB 감쇠부(30)는 서로 선형적으로 결합하여 MMIC(Monolithic Microwave Integrated Circuit)로 구현할 수 있다.
상기와 같은 구성에 의해서 본 발명에 따른 디지털 제어 가변 감쇠기는 다음과 같이 작동한다.
도 2와, 도 3, 도 4에 도시된 바와 같이, 상기 1dB 감쇠부(10)와, 2dB 감쇠부(20), 4dB 감쇠부(30)에 포함된 모든 FET는 제어로직의 제어신호 Q와 Q'에 의해 온/오프 동작이 제어된다. 제어로직의 제어신호 Q가 상기 FET들의 게이트로 인가되면 상기 1dB 감쇠부(10)와, 2dB 감쇠부(20), 4dB 감쇠부(30)는 모두 RF 입력 신호를 무감쇠 신호로 출력하고, 제어로직의 제어신호 Q'가 상기 FET들의 게이트로 인가되면 상기 1dB 감쇠부(10)와, 2dB 감쇠부(20), 4dB 감쇠부(30)는 모두 RF 입력 신호를 1dB, 2dB, 4dB로 감쇠하여 출력한다.
만약, 도 2에 도시된 상기 1dB 감쇠부(10)의 FET1의 게이트로 제어로직의 제어신호 Q가 인가되면 상기 FET1이 온되므로 상기 1dB 감쇠부(10)는 RF 입력 신호를 무감쇠 신호로 출력한다. 이때, 상기 FET2는 오프된다.
반대로, 상기 1dB 감쇠부(10)의 FET2의 게이트로 제어로직의 제어신호 Q'가 인가되면 상기 FET2이 온되므로 상기 1dB 감쇠부(10)는 RF 입력 신호를 1dB 만큼 감쇠하여 출력한다. 이때, 상기 FET1은 오프되고, 감쇠량 1dB는 상기 브리지 T형 회로망을 형성하는 저항 R1, R2,Z0의 값에 의해 결정된다.
또한, 도 3에 도시된 상기 2dB 감쇠부(20)의 FET11의 게이트로 제어로직의 제어신호 Q가 인가되면 상기 FET11이 온되므로 상기 2dB 감쇠부(20)는 RF 입력 신호를 무감쇠 신호로 출력한다. 이때, 상기 FET21은 오프된다.
반대로, 상기 2dB 감쇠부(20)의 FET21의 게이트로 제어로직의 제어신호 Q'가 인가되면 상기 FET21이 온되므로 상기 2dB 감쇠부(20)는 RF 입력 신호를 2dB 만큼 감쇠하여 출력한다. 이때, 상기 FET11은 오프되고, 감쇠량 2dB는 상기 브리지 T형 회로망을 형성하는 저항 R11, R21,Z0의 값에 의해 결정된다.
마찬가지로, 도 4에 도시된 상기 4dB 감쇠기(30)의 SPDT 제1스위치(31)에 있는 FET4, FET5 및 상기 SPDT 제2스위치(32)에 있는 FET41, FET51의 각각의 게이트로 제어로직의 제어신호 Q가 인가되면 상기 FET4, FET5 및 상기 FET41, FET51이 모두 온되므로 상기 4dB 감쇠부(30)는 RF 입력 신호를 무감쇠 신호로 출력한다.
이때, 상기 FET3, FET6 및 상기 FET31, FET61은 모두 오프되며, RF 입력 신호는 상기 SPDT 제1스위치(31)와 SPDT 제2스위치(32)의 각각의 스위칭 단자 S1'을 연결하는 정상경로(Pref)의 스트립 라인을 통해 무감쇠 신호로 출력된다.
반대로, 상기 4dB 감쇠기(30)의 SPDT 제1스위치(31)에 있는 FET3, FET6 및 상기 SPDT 제2스위치(32)에 있는 FET31, FET61의 각각의 게이트로 제어로직의 제어신호 Q'가 인가되면 상기 FET3, FET6 및 상기 FET31, FET61이 모두 온되므로 상기 4dB 감쇠부(30)는 RF 입력 신호를 4dB 만큼 감쇠하여 출력한다.
이때, 상기 FET4, FET5 및 상기 FET41, FET51은 모두 오프되며, RF 입력 신호의 감쇠량 4dB는 상기 SPDT 제1스위치(31)와 SPDT 제2스위치(32)의 각각의 스위칭 단자 S1을 연결하는 감쇠경로(Patt)의 저항값에 의해 결정된다.
결과적으로, 본 발명에 따른 상기 1dB 감쇠부(10)와, 2dB 감쇠부(20), 4dB 감쇠부(30)의 감쇠작동은 상기 제어로직의 제어신호 Q, Q'에 의해 결정되므로 사용자가 제어로직의 제어신호 Q, Q'를 임의로 선택하여 상기 FET들을 온/오프시키면 출력 신호의 감쇠량을 1∼7dB의 범위에서 필요한 만큼의 미세한 디지털값으로 조절할 수 있게 된다.
예컨대, 제어로직의 제어신호 Q에 의해 상기 1dB 감쇠부(10)와 2dB 감쇠부(20)가 감쇠작동을 하고 제어로직의 제어신호 Q'에 의해 상기 4dB 감쇠부(30)가 감쇠작동을 하지 않으면 본 발명에 따른 디지털 제어 가변 감쇠기의 감쇠량은 총 3dB가 되며, 제어로직의 제어신호 Q에 의해 상기 2dB 감쇠부(20)와 4dB 감쇠부(30)가 감쇠작동을 하고 제어로직의 제어신호 Q'에 의해 상기 1dB 감쇠부(10)가 감쇠작동을 하지 않으면 본 발명에 따른 디지털 제어 가변 감쇠기의 감쇠량은 총 6dB가 되는 것이다.
상술한 바와 같이 본 발명에 따른 디지털 제어 가변 감쇠기는 저항과 FET를 포함하는 브리지 T형 회로망과 SPDT 스위치로 이루어진 다단계(1,2,4dB)의 디지털 감쇠부를 선형적으로 결합시킨 MMIC로 구현할 수 있으며 제어로직의 제어신호에 의해 각각 개별적으로 감쇠작동시키도록 되어 있기 때문에, 제품을 대량 생산할 수 있으며 출력 신호를 손실없이 필요한 만큼의 미세한 디지털값으로 조절하여 정확하고 넓은 대역폭으로 감쇠시킬 수 있는 효과가 있다.
이상에서 설명한 것은 본 발명에 따른 디지털 제어 가변 감쇠기를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구의 범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (5)

  1. FET1과 FET2, 저항 R1, R2, Z0를 포함하는 브리지 T형 회로망으로 이루어져 있으며 제어로직의 제어신호(Q,Q')에 의해 FET1과 FET2가 온/오프되면 입력 신호를 1dB 만큼 감쇠시키는 1dB 감쇠부(10)와,
    FET11과 FET21, 저항 R11, R21, Z0를 포함하는 브리지 T형 회로망으로 이루어져 있으며 제어로직의 제어신호(Q,Q')에 의해 FET11과 FET21이 온/오프되면 제어로직의 제어신호(Q,Q')에 의해 상기 1dB 감쇠부(10)로부터 출력되어 입력되는 신호를 2dB 만큼 감쇠시키는 2dB 감쇠부(20) 및,
    각각 두 개의 스위칭 단자 S1, S1'를 포함하는 SPDT 제1스위치(31)와 SPDT 제2스위치(32)가 서로의 스위칭 단자 S1 사이에 있는 감쇠경로(Patt)와 서로의 스위칭 단자 S1' 사이에 있는 정상경로(Pref)에 의해 서로 대칭으로 접속되어 있으며 제어로직의 제어신호(Q,Q')에 의해 상기 스위칭 단자 S1, S1'가 절환되면 상기 2dB 감쇠부(20)로부터 출력되어 입력되는 신호를 4dB 만큼 감쇠시키는 4dB 감쇠부(30)
    로 구성된 것을 특징으로 하는 디지털 제어 가변 감쇠기.
  2. 제 1 항에 있어서, 상기 1dB 감쇠부(10)는
    서로 직렬 접속된 두 개의 저항 Z0의 양끝단에 신호의 입출력 단자가 있으며, 상기 두 개의 저항 Z0와 그 사이의 접점에 병렬로 접속된 저항 R2가 브리지 T형 회로망을 형성하고, 상기 두 개의 저항 Z0의 양단에 저항 R1이 병렬 접속되어 있으며, 이 저항 R1의 양단에 FET1이 병렬 접속되어 있고, 상기 두 개의 저항 Z0사이의 접점에 병렬 접속된 저항 R2의 타단에 FET2가 직렬 접속되어 있는 것을 특징으로 하는 디지털 제어 가변 감쇠기.
  3. 제 1 항에 있어서, 상기 2dB 감쇠부(20)는
    서로 직렬 접속된 두 개의 저항 Z0의 양끝단에 신호의 입출력 단자가 있으며, 상기 두 개의 저항 Z0와 그 사이의 접점에 병렬로 접속된 저항 R21이 브리지 T형 회로망을 형성하고, 상기 두 개의 저항 Z0의 양단에 저항 R11이 병렬 접속되어 있으며, 이 저항 R11의 양단에 FET11이 병렬 접속되어 있고, 상기 두 개의 저항 Z0사이의 접점에 병렬 접속된 저항 R21의 타단에 FET21이 직렬 접속되어 있는 것을 특징으로 하는 디지털 제어 가변 감쇠기.
  4. 제 1 항에 있어서, 상기 4dB 감쇠부(30)의 SPDT 제1스위치(31)는
    서로 병렬 접속된 FET3과 FET4의 접점에 입력 단자가 연결되어 있고, 상기 FET3의 소오스와 FET5의 드레인이 서로 병렬 접속되어 있으며, 상기 FET4의 소오스와 FET6의 드레인이 서로 병렬 접속되어 있고, 상기 FET3의 소오스와 FET5의 드레인의 접점과 상기 FET4의 소오스와 FET6의 드레인의 접점에 각각 상기 감쇠경로(Patt)와 연결되는 스위칭 단자 S1과 상기 정상경로(Pref)와 연결되는 S1'가 출력 단자로서 형성된 것을 특징으로 하는 디지털 제어 가변 감쇠기.
  5. 제 1 항에 있어서, 상기 4dB 감쇠부(30)의 SPDT 제2스위치(32)는
    서로 병렬 접속된 FET31과 FET41의 접점에 출력 단자가 연결되어 있고, 상기 FET31의 드레인과 FET51의 소오스가 서로 병렬 접속되어 있으며, 상기 FET4의 드레인과 FET61의 소오스가 서로 병렬 접속되어 있고, 상기 FET31의 드레인과 FET51의 소오스의 접점과 상기 FET41의 드레인과 FET61의 소오스의 접점에 각각 상기 감쇠경로(Patt)와 연결되는 스위칭 단자 S1과 상기 정상경로(Pref)와 연결되는 S1'가 입력 단자로서 형성된 것을 특징으로 하는 디지털 제어 가변 감쇠기.
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