JPH10173464A - ステップアッテネータ - Google Patents
ステップアッテネータInfo
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- JPH10173464A JPH10173464A JP33197096A JP33197096A JPH10173464A JP H10173464 A JPH10173464 A JP H10173464A JP 33197096 A JP33197096 A JP 33197096A JP 33197096 A JP33197096 A JP 33197096A JP H10173464 A JPH10173464 A JP H10173464A
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- JP
- Japan
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- terminal
- mosfet
- circuit
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Abstract
(57)【要約】
【課題】スルー状態時とアッテネーション状態時におけ
る位相偏移を最小にするステップアッテネータを提供す
る。 【解決手段】入力端子1、出力端子2、制御端子3およ
び制御端子4に対応して、抵抗5、6、7および9と、
MOSFET10、抵抗11および12を含む位相補償
回路13とを備えて構成されており、抵抗7、9および
FET8はアッテネーション切替設定回路を形成してい
る。前記アッテネーション切替設定回路の制御端子3、
および位相補償回路13の制御端子4に対する制御信号
を介して、スルー動作時およひアッテネーション動作時
における通過位相の偏移量は最小に抑制される。
る位相偏移を最小にするステップアッテネータを提供す
る。 【解決手段】入力端子1、出力端子2、制御端子3およ
び制御端子4に対応して、抵抗5、6、7および9と、
MOSFET10、抵抗11および12を含む位相補償
回路13とを備えて構成されており、抵抗7、9および
FET8はアッテネーション切替設定回路を形成してい
る。前記アッテネーション切替設定回路の制御端子3、
および位相補償回路13の制御端子4に対する制御信号
を介して、スルー動作時およひアッテネーション動作時
における通過位相の偏移量は最小に抑制される。
Description
【0001】
【発明の属する技術分野】本発明はステップアッテネー
タに関し、特にマイクロ波周波数帯において使用される
ステップアッテネータに関する。
タに関し、特にマイクロ波周波数帯において使用される
ステップアッテネータに関する。
【0002】
【従来の技術】従来のマイクロ波周波数帯において使用
されるステップアッテネータは、図6の回路図に示され
るように、入力端子1、出力端子2および制御端子3に
対応して、抵抗5、6、7および9と、MOSFET8
とを含むT字型のステップアッテネータとして構成され
ており、当該ステップアッテネータをスルーの状態とす
る場合には、制御端子3に入力される“L”レベルの制
御信号によりMOSFET8はOFFの状態となり、入
力端子1に入力される信号は、減衰されることなく出力
端子2を介して出力される。また、ステップアッテネー
タをアッテネーションの状態とする場合には、制御端子
3に入力される“H”レベルの制御信号によりMOSF
ET8はONの状態となり、入力端子1に入力される信
号は、抵抗5と、抵抗7とMOSFET8の内部インピ
ーダンスの直列インピーダンスにより減衰されて出力端
子2より出力される。即ち、従来のステップアッテネー
タにおいては、図6に示されるようなT字型の回路構成
において、制御端子3に入力される制御信号により、ス
ルー/アッテネーションの何れかに設定される。
されるステップアッテネータは、図6の回路図に示され
るように、入力端子1、出力端子2および制御端子3に
対応して、抵抗5、6、7および9と、MOSFET8
とを含むT字型のステップアッテネータとして構成され
ており、当該ステップアッテネータをスルーの状態とす
る場合には、制御端子3に入力される“L”レベルの制
御信号によりMOSFET8はOFFの状態となり、入
力端子1に入力される信号は、減衰されることなく出力
端子2を介して出力される。また、ステップアッテネー
タをアッテネーションの状態とする場合には、制御端子
3に入力される“H”レベルの制御信号によりMOSF
ET8はONの状態となり、入力端子1に入力される信
号は、抵抗5と、抵抗7とMOSFET8の内部インピ
ーダンスの直列インピーダンスにより減衰されて出力端
子2より出力される。即ち、従来のステップアッテネー
タにおいては、図6に示されるようなT字型の回路構成
において、制御端子3に入力される制御信号により、ス
ルー/アッテネーションの何れかに設定される。
【0003】
【発明が解決しようとする課題】上述した従来のステッ
プアッテネータにおいては、制御端子3に入力される制
御信号により、MOSFET8がOFFの状態となって
スルーの状態に設定される場合には、MOSFET8は
等価的に容量素子として動作する状態となり、また前記
制御信号によりMOSFET8がONの状態となってア
ッテネーションの状態に設定される場合には、MOSF
ET8は、内部インピーダンスに対応する低抵抗として
動作する状態となる。従って、出力端子2より、スルー
時に出力される信号と、アッテーネーション時に出力さ
れる信号との間には、相互間に大きな位相偏移が生じる
という欠点がある。
プアッテネータにおいては、制御端子3に入力される制
御信号により、MOSFET8がOFFの状態となって
スルーの状態に設定される場合には、MOSFET8は
等価的に容量素子として動作する状態となり、また前記
制御信号によりMOSFET8がONの状態となってア
ッテネーションの状態に設定される場合には、MOSF
ET8は、内部インピーダンスに対応する低抵抗として
動作する状態となる。従って、出力端子2より、スルー
時に出力される信号と、アッテーネーション時に出力さ
れる信号との間には、相互間に大きな位相偏移が生じる
という欠点がある。
【0004】本発明の目的は、スール時とアッテネーシ
ョン時における出力信号間の位相偏移量を低減すること
のできるステップアッテネータを提供することにある。
ョン時における出力信号間の位相偏移量を低減すること
のできるステップアッテネータを提供することにある。
【0005】
【課題を解決するための手段】第1の発明のステップア
ッテネータは、入力端子と出力端子との間に直列に接続
される第1の抵抗回路および第2の抵抗回路と、前記第
1および第2の抵抗回路の接続点と特定の低電位端子と
の間に接続されるアッテネーション切替設定回路と、前
記第1および第2の抵抗回路の接続点と前記低電位端子
との間に接続される位相補償回路と、を少なくとも備え
て構成されることを特徴としている。
ッテネータは、入力端子と出力端子との間に直列に接続
される第1の抵抗回路および第2の抵抗回路と、前記第
1および第2の抵抗回路の接続点と特定の低電位端子と
の間に接続されるアッテネーション切替設定回路と、前
記第1および第2の抵抗回路の接続点と前記低電位端子
との間に接続される位相補償回路と、を少なくとも備え
て構成されることを特徴としている。
【0006】また、第1の発明のステップアッテネータ
は、総入力端子と総出力端子との間に縦続接続される複
数段のステップアッテネータにより形成されるマルチビ
ット対応のステップアッテネータにおいて、前記複数段
のステップアッテネータに含まれる各ステップアッテネ
ータが、それぞれの入力端子と出力端子との間に直列に
接続される第1の抵抗回路および第2の抵抗回路と、前
記第1および第2の抵抗回路の接続点と特定の低電位端
子との間に接続されるアッテネーション切替設定回路
と、前記第1および第2の抵抗回路の接続点と前記低電
位端子との間に接続される位相補償回路と、を少なくと
も備えて構成されることを特徴としている。
は、総入力端子と総出力端子との間に縦続接続される複
数段のステップアッテネータにより形成されるマルチビ
ット対応のステップアッテネータにおいて、前記複数段
のステップアッテネータに含まれる各ステップアッテネ
ータが、それぞれの入力端子と出力端子との間に直列に
接続される第1の抵抗回路および第2の抵抗回路と、前
記第1および第2の抵抗回路の接続点と特定の低電位端
子との間に接続されるアッテネーション切替設定回路
と、前記第1および第2の抵抗回路の接続点と前記低電
位端子との間に接続される位相補償回路と、を少なくと
も備えて構成されることを特徴としている。
【0007】なお、前記第1および第2の発明におい
て、前記アッテネーション切替設定回路は、前記第1お
よび第2の抵抗回路の接続点と特定の低電位端子との間
に直列に接続される第3の抵抗回路および第1のMOS
FETと、第1の制御端子と前記第1のMOSFETの
ゲートとの間に接続される第4の抵抗回路とを備えて構
成し、前記位相補償回路は、前記第1および第2の抵抗
回路の接続点と前記低電位端子との間に直列に接続され
る第2のMOSFETおよび第5の抵抗回路と、第2の
制御端子と前記第2のMOSFETのゲートとの間に接
続される第6の抵抗回路とを備えて構成して、前記第3
の抵抗回路と前記第1のMOSFETの接続点と、前記
第2のMOSFETと前記第5の抵抗回路の接続点とを
相互に接続し、前記第1および第2の制御端子に対して
それぞれ入力される制御信号により、前記入力端子に入
力される信号に対するアッテネーションの選択制御を行
うようにしてもよい。
て、前記アッテネーション切替設定回路は、前記第1お
よび第2の抵抗回路の接続点と特定の低電位端子との間
に直列に接続される第3の抵抗回路および第1のMOS
FETと、第1の制御端子と前記第1のMOSFETの
ゲートとの間に接続される第4の抵抗回路とを備えて構
成し、前記位相補償回路は、前記第1および第2の抵抗
回路の接続点と前記低電位端子との間に直列に接続され
る第2のMOSFETおよび第5の抵抗回路と、第2の
制御端子と前記第2のMOSFETのゲートとの間に接
続される第6の抵抗回路とを備えて構成して、前記第3
の抵抗回路と前記第1のMOSFETの接続点と、前記
第2のMOSFETと前記第5の抵抗回路の接続点とを
相互に接続し、前記第1および第2の制御端子に対して
それぞれ入力される制御信号により、前記入力端子に入
力される信号に対するアッテネーションの選択制御を行
うようにしてもよい。
【0008】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【0009】図1は本発明の第1の実施形態を示すブロ
ック図である。図1に示されるように、本実施形態は、
入力端子1、出力端子2、制御端子3および制御端子4
に対応して、抵抗5、6、7および9と、MOSFET
10、抵抗11および12を含む位相補償回路13とを
備えて構成されており、抵抗7、9およびMOSFET
8はアッテネーション切替設定回路を形成している。
ック図である。図1に示されるように、本実施形態は、
入力端子1、出力端子2、制御端子3および制御端子4
に対応して、抵抗5、6、7および9と、MOSFET
10、抵抗11および12を含む位相補償回路13とを
備えて構成されており、抵抗7、9およびMOSFET
8はアッテネーション切替設定回路を形成している。
【0010】図1において、当該ステップアッテネータ
をスルーの状態とする場合には、制御端子3に入力され
る“L”レベルの制御信号によりMOSFET8はOF
Fの状態となるとともに、制御端子4に入力される
“H”レベルの制御信号によりMOSFET10はON
の状態となって、入力端子1に入力される信号は、減衰
されることなく出力端子2を介して出力される。また、
ステップアッテネータをアッテネーションの状態とする
場合には、制御端子3に入力される“H”レベルの制御
信号によりMOSFET8はONの状態となるととも
に、制御端子4に入力される“L”レベルの制御信号に
よりMOSFET10はOFFの状態となって、入力端
子1に入力される信号は、抵抗5と、抵抗7とMOSF
ET8の内部インピーダンスの直列インピーダンスによ
り減衰されて出力端子2より出力される。
をスルーの状態とする場合には、制御端子3に入力され
る“L”レベルの制御信号によりMOSFET8はOF
Fの状態となるとともに、制御端子4に入力される
“H”レベルの制御信号によりMOSFET10はON
の状態となって、入力端子1に入力される信号は、減衰
されることなく出力端子2を介して出力される。また、
ステップアッテネータをアッテネーションの状態とする
場合には、制御端子3に入力される“H”レベルの制御
信号によりMOSFET8はONの状態となるととも
に、制御端子4に入力される“L”レベルの制御信号に
よりMOSFET10はOFFの状態となって、入力端
子1に入力される信号は、抵抗5と、抵抗7とMOSF
ET8の内部インピーダンスの直列インピーダンスによ
り減衰されて出力端子2より出力される。
【0011】この場合において、ステップアッテネータ
をスルーの状態とする場合と、アッテネーションの状態
とする場合における、当該ステップアッテネータの等価
回路が図2(a)および(b)に示される。なお図2に
おいては、図1における抵抗5、6、7および12の抵
抗値が、それぞれR5 、R6 、R7 およびR12として示
されており、MOSFET8のOFF状態における等価
的な容量がC8 として示され、MOSFET10のON
状態における内部抵抗がR10として示されている。
をスルーの状態とする場合と、アッテネーションの状態
とする場合における、当該ステップアッテネータの等価
回路が図2(a)および(b)に示される。なお図2に
おいては、図1における抵抗5、6、7および12の抵
抗値が、それぞれR5 、R6 、R7 およびR12として示
されており、MOSFET8のOFF状態における等価
的な容量がC8 として示され、MOSFET10のON
状態における内部抵抗がR10として示されている。
【0012】図2(a)を参照して明らかなように、ス
ルーの状態においては、抵抗5と6の接続点と接地点と
の間に接続される回路のインピーダンスZ1 は、入力信
号の角周波数をωとすると次式により与えられる。
ルーの状態においては、抵抗5と6の接続点と接地点と
の間に接続される回路のインピーダンスZ1 は、入力信
号の角周波数をωとすると次式により与えられる。
【0013】 Z1 =R7 R10/(R7 +R10)+R12/(1+jωC8 R12)……(1) また、2(b)を参照して明らかなように、アッテネー
ションの状態においては、抵抗5と6の接続点と接地点
との間に接続される上記回路のインピーダンスZ2 は、
同様に次式により与えられる。
ションの状態においては、抵抗5と6の接続点と接地点
との間に接続される上記回路のインピーダンスZ2 は、
同様に次式により与えられる。
【0014】 Z1 =R8 R12/(R8 +R12)+R7 /(1+jωC10R7 )……(2) 従って、上記(1)式および(2)式より、当該ステッ
プアッテネータによる減衰量A(dB)は、各回路素子
が特性インピーダンスZ0 により正規化されているもの
とすると、次式のように表わされる。
プアッテネータによる減衰量A(dB)は、各回路素子
が特性インピーダンスZ0 により正規化されているもの
とすると、次式のように表わされる。
【0015】 A(dB) =20 log|Z1 (R5 +1+2Z2 )/Z2 (R5 +1+2Z1 )| ………(3) 上記の(1)式および(2)式より、位相偏移量が最小
となるように、リアクタンス成分の値の差異を最小にす
るとともに、(3)式により、所望の減衰量が得られる
ように、各素子の値が決定される。本発明においては、
位相補償回路13の付加により、アッテネーション状態
においても、スルー状態時のリアクタンス成分と同程度
のリアクタンス成分を付加することができ、これによ
り、スルー状態時におけるリアクタンス成分と、アッテ
ネーション状態時におけるリアクタンス成分との変化を
最小にすることが可能となり、ステップアッテネータに
おける通過位相偏移量を最小にすることができる。
となるように、リアクタンス成分の値の差異を最小にす
るとともに、(3)式により、所望の減衰量が得られる
ように、各素子の値が決定される。本発明においては、
位相補償回路13の付加により、アッテネーション状態
においても、スルー状態時のリアクタンス成分と同程度
のリアクタンス成分を付加することができ、これによ
り、スルー状態時におけるリアクタンス成分と、アッテ
ネーション状態時におけるリアクタンス成分との変化を
最小にすることが可能となり、ステップアッテネータに
おける通過位相偏移量を最小にすることができる。
【0016】本実施形態の実際のマイクロ波周波数帯の
半導体集積回路に対する1適用例においては、基板は厚
さ80μmのGaAsにより形成され、図1に示される
FET8およびMOSFET10は、それぞれゲート幅
が100μmに設定されて、アッテネータを形成する抵
抗5(R5 )および抵抗6(R6 )は共に4.58Ωに
設定されるとともに、抵抗7(R7 )は140Ω、抵抗
12(R12)は940Ωに設定されている。なお、制御
端子3および制御端子4に入力される制御信号は、それ
ぞれ0Vおよび−5Vである。
半導体集積回路に対する1適用例においては、基板は厚
さ80μmのGaAsにより形成され、図1に示される
FET8およびMOSFET10は、それぞれゲート幅
が100μmに設定されて、アッテネータを形成する抵
抗5(R5 )および抵抗6(R6 )は共に4.58Ωに
設定されるとともに、抵抗7(R7 )は140Ω、抵抗
12(R12)は940Ωに設定されている。なお、制御
端子3および制御端子4に入力される制御信号は、それ
ぞれ0Vおよび−5Vである。
【0017】図5に示されるのは、当該適用例のシミュ
レーション結果による周波数と位相偏移量との関係と、
従来例における周波数と位相偏移量との関係とを対比し
て示した図である。図5において、特性線101は、本
発明による前記マイクロ波周波数帯の半導体集積回路に
対する1適用例のステップアッテネータの位相偏移特性
を示しており、制御端子3に−5Vを印加して、制御端
子4に0Vを印加した場合の通過位相と、制御端子3に
0Vを印加して、制御端子4に0Vを印加した場合の通
過位相との差異に相当する位相偏移(deg)が示され
ている。また、特性線102は、従来型のステップアッ
テネータによるマイクロ波周波数帯のステップアッテネ
ータの位相偏移特性を示しており、図6のステップアッ
テネータの制御端子3に−5Vを印加した場合の通過位
相と、制御端子3に0Vを印加した場合の通過位相との
差異に相当する位相偏移(deg)が示されている。
レーション結果による周波数と位相偏移量との関係と、
従来例における周波数と位相偏移量との関係とを対比し
て示した図である。図5において、特性線101は、本
発明による前記マイクロ波周波数帯の半導体集積回路に
対する1適用例のステップアッテネータの位相偏移特性
を示しており、制御端子3に−5Vを印加して、制御端
子4に0Vを印加した場合の通過位相と、制御端子3に
0Vを印加して、制御端子4に0Vを印加した場合の通
過位相との差異に相当する位相偏移(deg)が示され
ている。また、特性線102は、従来型のステップアッ
テネータによるマイクロ波周波数帯のステップアッテネ
ータの位相偏移特性を示しており、図6のステップアッ
テネータの制御端子3に−5Vを印加した場合の通過位
相と、制御端子3に0Vを印加した場合の通過位相との
差異に相当する位相偏移(deg)が示されている。
【0018】図5の位相偏移特性に示されるように、本
発明のステップアッテネータにおける位相偏移量は、従
来型のステップアッテネータに対比して約1/2程度の
位相偏移量に低減され、明らかに顕著な改善効果が得ら
れている。
発明のステップアッテネータにおける位相偏移量は、従
来型のステップアッテネータに対比して約1/2程度の
位相偏移量に低減され、明らかに顕著な改善効果が得ら
れている。
【0019】次に、図3は、本発明の第2の実施形態を
示すブロック図であり、総入力端子14および総出力端
子15に対応して、これらの入出力端子間において縦続
接続されるn個のステップアッテネータ16−1〜16
−nにより構成される。これらのn個のステップアッテ
ネータ16−1〜16−nは、それぞれ図1に示される
単ビットに対応するステップアッテネータであり、この
ように、複数の単ビット対応のステップアッテネータを
縦続接続することにより、多ビット対応のステップアッ
テネータが実現される。各ステップアッテネータの動作
については、上記において、図1および図2を参照して
説明したとうりである。
示すブロック図であり、総入力端子14および総出力端
子15に対応して、これらの入出力端子間において縦続
接続されるn個のステップアッテネータ16−1〜16
−nにより構成される。これらのn個のステップアッテ
ネータ16−1〜16−nは、それぞれ図1に示される
単ビットに対応するステップアッテネータであり、この
ように、複数の単ビット対応のステップアッテネータを
縦続接続することにより、多ビット対応のステップアッ
テネータが実現される。各ステップアッテネータの動作
については、上記において、図1および図2を参照して
説明したとうりである。
【0020】
【発明の効果】以上説明したように、本発明は、T字型
のアッテネータとして構成されるステップアッテネータ
に適用されて、入力側の直列抵抗回路と出力側の直列抵
抗回路の接続点と低電位点との間に設けられているアッ
テネーション切替設定回路に対して位相補償回路を並列
に付加接続し、これらのアッテネーション切替設定回路
および位相補償回路に対して所定の制御信号を入力する
ことにより、スルー動作時およひアッテネーション動作
時における通過位相の偏移量を最小に抑制することがで
きるという効果がある。
のアッテネータとして構成されるステップアッテネータ
に適用されて、入力側の直列抵抗回路と出力側の直列抵
抗回路の接続点と低電位点との間に設けられているアッ
テネーション切替設定回路に対して位相補償回路を並列
に付加接続し、これらのアッテネーション切替設定回路
および位相補償回路に対して所定の制御信号を入力する
ことにより、スルー動作時およひアッテネーション動作
時における通過位相の偏移量を最小に抑制することがで
きるという効果がある。
【図1】本発明の第1の実施形態を示すブロック図であ
る。
る。
【図2】前記第1の実施形態のスルー状態時およびアッ
テネーション状態時における等価回路図である。
テネーション状態時における等価回路図である。
【図3】本発明の第2の実施形態を示すブロック図であ
る。
る。
【図4】前記第1の実施形態および従来例のシミュレー
ションによる位相偏移特性を示す図である。
ションによる位相偏移特性を示す図である。
【図5】従来例を示すブロック図である。
1 入力端子 2 出力端子 3、4 制御端子 5〜7、9、11、12 抵抗 8、10 MOSFET 13 位相補償回路 14 総入力端子 15 総出力端子 16ー1〜16ーn ステップアッテネータ
Claims (3)
- 【請求項1】 入力端子と出力端子との間に直列に接続
される第1の抵抗回路および第2の抵抗回路と、 前記第1および第2の抵抗回路の接続点と特定の低電位
端子との間に接続されるアッテネーション切替設定回路
と、 前記第1および第2の抵抗回路の接続点と前記低電位端
子との間に接続される位相補償回路と、 を少なくとも備えて構成されることを特徴とするステッ
プアッテネータ。 - 【請求項2】 総入力端子と総出力端子との間に縦続接
続される複数段のステップアッテネータにより形成され
るマルチビット対応のステップアッテネータにおいて、 前記複数段のステップアッテネータに含まれる各ステッ
プアッテネータが、それぞれの入力端子と出力端子との
間に直列に接続される第1の抵抗回路および第2の抵抗
回路と、 前記第1および第2の抵抗回路の接続点と特定の低電位
端子との間に接続されるアッテネーション切替設定回路
と、 前記第1および第2の抵抗回路の接続点と前記低電位端
子との間に接続される位相補償回路と、 を少なくとも備えて構成されることを特徴とするステッ
プアッテネータ。 - 【請求項3】 前記アッテネーション切替設定回路が、
前記第1および第2の抵抗回路の接続点と特定の低電位
端子との間に直列に接続される第3の抵抗回路および第
1のMOSFETと、 第1の制御端子と前記第1のMOSFETのゲートとの
間に接続される第4の抵抗回路とを備えて構成され、 前記位相補償回路が、前記第1および第2の抵抗回路の
接続点と前記低電位端子との間に直列に接続される第2
のMOSFETおよび第5の抵抗回路と、 第2の制御端子と前記第2のMOSFETのゲートとの
間に接続される第6の抵抗回路とを備えて構成されて、 前記第3の抵抗回路と前記第1のMOSFETの接続点
と、前記第2のMOSFETと前記第5の抵抗回路の接
続点とが相互に接続され、前記第1および第2の制御端
子に対してそれぞれ入力される制御信号により、前記入
力端子に入力される信号に対するアッテネーションの選
択制御を行うことを特徴とする請求項1または請求項2
記載のステップアッテネータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8331970A JP2993449B2 (ja) | 1996-12-12 | 1996-12-12 | ステップアッテネータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8331970A JP2993449B2 (ja) | 1996-12-12 | 1996-12-12 | ステップアッテネータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10173464A true JPH10173464A (ja) | 1998-06-26 |
JP2993449B2 JP2993449B2 (ja) | 1999-12-20 |
Family
ID=18249691
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8331970A Expired - Lifetime JP2993449B2 (ja) | 1996-12-12 | 1996-12-12 | ステップアッテネータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2993449B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003088477A1 (fr) * | 2002-04-15 | 2003-10-23 | Mitsubishi Denki Kabushiki Kaisha | Attenuateur variable |
US7394994B2 (en) | 2002-07-11 | 2008-07-01 | Nxp B.V. | Optical receiver circuit |
KR101030050B1 (ko) | 2009-12-14 | 2011-04-21 | 한국과학기술원 | 낮은 위상 변동을 가지는 디지털 감쇠기 |
CN108023572A (zh) * | 2017-11-16 | 2018-05-11 | 北京遥感设备研究所 | 一种低相差cmos差分数控衰减器 |
-
1996
- 1996-12-12 JP JP8331970A patent/JP2993449B2/ja not_active Expired - Lifetime
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003088477A1 (fr) * | 2002-04-15 | 2003-10-23 | Mitsubishi Denki Kabushiki Kaisha | Attenuateur variable |
US7394994B2 (en) | 2002-07-11 | 2008-07-01 | Nxp B.V. | Optical receiver circuit |
KR101030050B1 (ko) | 2009-12-14 | 2011-04-21 | 한국과학기술원 | 낮은 위상 변동을 가지는 디지털 감쇠기 |
CN108023572A (zh) * | 2017-11-16 | 2018-05-11 | 北京遥感设备研究所 | 一种低相差cmos差分数控衰减器 |
Also Published As
Publication number | Publication date |
---|---|
JP2993449B2 (ja) | 1999-12-20 |
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