JPH11234067A - レベルアッテネータ - Google Patents
レベルアッテネータInfo
- Publication number
- JPH11234067A JPH11234067A JP10036402A JP3640298A JPH11234067A JP H11234067 A JPH11234067 A JP H11234067A JP 10036402 A JP10036402 A JP 10036402A JP 3640298 A JP3640298 A JP 3640298A JP H11234067 A JPH11234067 A JP H11234067A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- level attenuator
- control voltage
- terminal
- dual
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】減衰量のリニアリティーが良好である従来のレ
ベルアッテネータは、０ｄＢｍの高入力に耐えることが
できない。 【解決手段】高周波信号を入力する第１ゲート端子と制
御電圧を印加する第２ゲート端子と当該制御電圧に基い
て減衰される前記高周波信号を出力するドレイン端子と
を有するデュアルゲートＦＥＴで構成したレベルアッテ
ネータにおいて、前記デュアルゲートＦＥＴを２個具備
し、第１ゲート端子同士及び第２ゲート端子同士、さら
にドレイン端子同士を接続した両デュアルゲートＦＥＴ
同士のパラレル接続で構成した。
ベルアッテネータは、０ｄＢｍの高入力に耐えることが
できない。 【解決手段】高周波信号を入力する第１ゲート端子と制
御電圧を印加する第２ゲート端子と当該制御電圧に基い
て減衰される前記高周波信号を出力するドレイン端子と
を有するデュアルゲートＦＥＴで構成したレベルアッテ
ネータにおいて、前記デュアルゲートＦＥＴを２個具備
し、第１ゲート端子同士及び第２ゲート端子同士、さら
にドレイン端子同士を接続した両デュアルゲートＦＥＴ
同士のパラレル接続で構成した。
Description
【０００１】
【発明の属する技術分野】本発明は高周波信号のレベル
アッテネータに関し、特にデュアルゲートＦＥＴ（電界
効果トランジスタ）を用いたレベルアッテネータに関す
る。
アッテネータに関し、特にデュアルゲートＦＥＴ（電界
効果トランジスタ）を用いたレベルアッテネータに関す
る。
【０００２】
【従来技術】図３は本出願人による設計の従来のデュア
ルゲートＦＥＴを用いたレベルアッテネータである。１
はデュアルゲートＦＥＴ、高周波信号は入力端子Ａから
５０オームのマッチング回路（コイルＬ１及びコンデン
サＣ1 ）を介し第１ゲートＧ１に入力される。高周波信
号の減衰量は制御端子Ｂから制御電圧（０〜５Ｖ）を第
２ゲートＧ２に印加してコントロールする。減衰された
高周波信号はドレイン端子ＤからコンデンサＣ２を介し
て出力される。電源端子Ｅからは電圧５Ｖが印加され抵
抗Ｒ２（５０オーム）及びコイルＬ２を並列接続した負
荷を介してドレイン端子Ｄに電源電圧が印加される。ま
た電源端子Ｅからの電圧５Ｖは抵抗Ｒ１，Ｒ３で分圧さ
れたバイアス用電源電圧として第１ゲートＧ１に印加さ
れる。制御電圧が５Ｖから下がるほどドレインＤとソー
スＳ間を流れる電流が減るので減衰率が高まる。その減
衰特性は図４の制御電圧（Ｖ）−出力レベル（ｄＢｍ）
（入力−１０ｄＢｍ）測定図のようにリニアリティー
（直線性）が比較的に良い。
ルゲートＦＥＴを用いたレベルアッテネータである。１
はデュアルゲートＦＥＴ、高周波信号は入力端子Ａから
５０オームのマッチング回路（コイルＬ１及びコンデン
サＣ1 ）を介し第１ゲートＧ１に入力される。高周波信
号の減衰量は制御端子Ｂから制御電圧（０〜５Ｖ）を第
２ゲートＧ２に印加してコントロールする。減衰された
高周波信号はドレイン端子ＤからコンデンサＣ２を介し
て出力される。電源端子Ｅからは電圧５Ｖが印加され抵
抗Ｒ２（５０オーム）及びコイルＬ２を並列接続した負
荷を介してドレイン端子Ｄに電源電圧が印加される。ま
た電源端子Ｅからの電圧５Ｖは抵抗Ｒ１，Ｒ３で分圧さ
れたバイアス用電源電圧として第１ゲートＧ１に印加さ
れる。制御電圧が５Ｖから下がるほどドレインＤとソー
スＳ間を流れる電流が減るので減衰率が高まる。その減
衰特性は図４の制御電圧（Ｖ）−出力レベル（ｄＢｍ）
（入力−１０ｄＢｍ）測定図のようにリニアリティー
（直線性）が比較的に良い。
【０００３】
【発明が解決しようとする課題】しかしながら、図３に
示す減衰量のリニアリティーが良好である従来のレベル
アッテネータは、０ｄＢｍの高入力に耐えることができ
ない。実際のところ図４に示す測定は入力−１０ｄＢｍ
の測定例である。
示す減衰量のリニアリティーが良好である従来のレベル
アッテネータは、０ｄＢｍの高入力に耐えることができ
ない。実際のところ図４に示す測定は入力−１０ｄＢｍ
の測定例である。
【０００４】
【課題を解決するための手段】上記従来技術の課題を解
決するために本発明は、高周波信号を入力する第１ゲー
ト端子と制御電圧を印加する第２ゲート端子と当該制御
電圧に基いて減衰される前記高周波信号を出力するドレ
イン端子とを有するデュアルゲートＦＥＴで構成したレ
ベルアッテネータにおいて、前記デュアルゲートＦＥＴ
を２個具備し、第１ゲート端子同士及び第２ゲート端子
同士、さらにドレイン端子同士を接続した両デュアルゲ
ートＦＥＴ同士のパラレル接続で構成した。
決するために本発明は、高周波信号を入力する第１ゲー
ト端子と制御電圧を印加する第２ゲート端子と当該制御
電圧に基いて減衰される前記高周波信号を出力するドレ
イン端子とを有するデュアルゲートＦＥＴで構成したレ
ベルアッテネータにおいて、前記デュアルゲートＦＥＴ
を２個具備し、第１ゲート端子同士及び第２ゲート端子
同士、さらにドレイン端子同士を接続した両デュアルゲ
ートＦＥＴ同士のパラレル接続で構成した。
【０００５】
【発明の実施の形態】図１に本発明の実施形態を示し、
従来技術図３と同一である場合にはその説明は省略す
る。図１に示すように本発明においてはデュアルゲート
ＦＥＴを２個用いてこれをパラレル（並列）に接続する
もので、図１ではデュアルゲートＦＥＴ１に対しデュア
ルゲートＦＥＴ２をパラレル接続している。すなわち、
両ＦＥＴ１，２の第１ゲートＧ１同士を接続し入力端子
Ａからの高周波信号はそれぞれ抵抗Ｒ５，Ｒ６を介して
両第１ゲートＧ１に入力される。同様に、第２ゲートＧ
２同士を接続し制御端子Ｂから制御電圧（０〜５Ｖ）を
両第２ゲートＧ２に印加するようにしている。両ＦＥＴ
１，２のドレイン同士も接続しコンデンサＣ２を介して
出力端子Ｅに接続する。また両ＦＥＴ１，２のソースＳ
同士も接続し抵抗Ｒ４，コンデンサＣ５を兼用するよう
にし更なる低コスト化に努めた。電源電圧５Ｖについて
も電源端子Ｅは負荷（コイルＬ２，抵抗Ｒ２）を介して
両ドレインＤの接続し両ドレインＤに印加される。同様
に抵抗Ｒ１，Ｒ３で分圧したバイアス用電源電圧も両第
１ゲートＧ１に印加される。
従来技術図３と同一である場合にはその説明は省略す
る。図１に示すように本発明においてはデュアルゲート
ＦＥＴを２個用いてこれをパラレル（並列）に接続する
もので、図１ではデュアルゲートＦＥＴ１に対しデュア
ルゲートＦＥＴ２をパラレル接続している。すなわち、
両ＦＥＴ１，２の第１ゲートＧ１同士を接続し入力端子
Ａからの高周波信号はそれぞれ抵抗Ｒ５，Ｒ６を介して
両第１ゲートＧ１に入力される。同様に、第２ゲートＧ
２同士を接続し制御端子Ｂから制御電圧（０〜５Ｖ）を
両第２ゲートＧ２に印加するようにしている。両ＦＥＴ
１，２のドレイン同士も接続しコンデンサＣ２を介して
出力端子Ｅに接続する。また両ＦＥＴ１，２のソースＳ
同士も接続し抵抗Ｒ４，コンデンサＣ５を兼用するよう
にし更なる低コスト化に努めた。電源電圧５Ｖについて
も電源端子Ｅは負荷（コイルＬ２，抵抗Ｒ２）を介して
両ドレインＤの接続し両ドレインＤに印加される。同様
に抵抗Ｒ１，Ｒ３で分圧したバイアス用電源電圧も両第
１ゲートＧ１に印加される。
【０００６】この図１に示すレベルアッテネータについ
て制御電圧（Ｖ）−出力レベル（ｄＢｍ）を測定した図
が図２である。図２は入力０ｄＢｍの高入力（５０オー
ム）で行っている。図２には示していないが制御電圧
１．２Ｖ以下での出力レベルは、制御電圧１．０Ｖで−
３３ｄＢｍ、０．５Ｖで−４３ｄＢｍ、０Ｖで−５７ｄ
Ｂｍであった。 このように測定結果図２（本発明）と
図４（従来例）の比較から明らかなように本発明に基く
レベルアッテネータは挿入損失が少なく、減衰量が４０
ｄＢｍ以上も得られ、減衰量のリニアリティー（直線
性）も良好で制御電圧を変化させても入出力特性が変わ
らない。またこのように優れた特性を有するレベルアッ
テネータがデュアルゲートＦＥＴ２個のパラレル接続で
構成できるので本発明は極めて安価に実施できる。
て制御電圧（Ｖ）−出力レベル（ｄＢｍ）を測定した図
が図２である。図２は入力０ｄＢｍの高入力（５０オー
ム）で行っている。図２には示していないが制御電圧
１．２Ｖ以下での出力レベルは、制御電圧１．０Ｖで−
３３ｄＢｍ、０．５Ｖで−４３ｄＢｍ、０Ｖで−５７ｄ
Ｂｍであった。 このように測定結果図２（本発明）と
図４（従来例）の比較から明らかなように本発明に基く
レベルアッテネータは挿入損失が少なく、減衰量が４０
ｄＢｍ以上も得られ、減衰量のリニアリティー（直線
性）も良好で制御電圧を変化させても入出力特性が変わ
らない。またこのように優れた特性を有するレベルアッ
テネータがデュアルゲートＦＥＴ２個のパラレル接続で
構成できるので本発明は極めて安価に実施できる。
【０００７】
【発明の効果】本発明のレベルアッテネータは高周波信
号の高入力に耐えることができ、挿入損失が少なく、高
い減衰量を容易に得ることができ、出力のリニアリティ
ー（直線性）が良好で制御電圧の変化に対して入出力特
性が変わらず、しかも安価に構成できるという利点を有
する。
号の高入力に耐えることができ、挿入損失が少なく、高
い減衰量を容易に得ることができ、出力のリニアリティ
ー（直線性）が良好で制御電圧の変化に対して入出力特
性が変わらず、しかも安価に構成できるという利点を有
する。
【図１】本発明のデュアルゲートＦＥＴを用いたレベル
アッテネータの図。
アッテネータの図。
【図２】本発明のレベルアッテネータの制御電圧（Ｖ）
−出力レベル（ｄＢｍ）（入力０ｄＢｍ）測定図。
−出力レベル（ｄＢｍ）（入力０ｄＢｍ）測定図。
【図３】従来のデュアルゲートＦＥＴを用いたレベルア
ッテネータの図。
ッテネータの図。
【図４】従来のレベルアッテネータの制御電圧（Ｖ）−
出力レベル（ｄＢｍ）（入力−１０ｄＢｍ）測定図。
出力レベル（ｄＢｍ）（入力−１０ｄＢｍ）測定図。
Ａ：入力端子（入力５０オーム） Ｂ：制御端子 Ｅ：
電源端子 Ｆ：出力端子（出力５０オーム） Ｇ１：第１ゲート Ｇ２：第２ゲート Ｄ：ドレイン
Ｓ：ソース １，２：デュアルゲートＦＥＴ Ｃ１〜Ｃ５：コンデンサ Ｌ１，Ｌ２：コイル Ｒ１〜
Ｒ６：抵抗
電源端子 Ｆ：出力端子（出力５０オーム） Ｇ１：第１ゲート Ｇ２：第２ゲート Ｄ：ドレイン
Ｓ：ソース １，２：デュアルゲートＦＥＴ Ｃ１〜Ｃ５：コンデンサ Ｌ１，Ｌ２：コイル Ｒ１〜
Ｒ６：抵抗
Claims (1)
- 【請求項１】高周波信号を入力する第１ゲート端子と制
御電圧を印加する第２ゲート端子と当該制御電圧に基い
て減衰される前記高周波信号を出力するドレイン端子と
を有するデュアルゲートＦＥＴで構成したレベルアッテ
ネータにおいて、前記デュアルゲートＦＥＴを２個具備
し、第１ゲート端子同士及び第２ゲート端子同士、さら
にドレイン端子同士を接続した両デュアルゲートＦＥＴ
同士のパラレル接続で構成したことを特徴とするレベル
アッテネータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10036402A JPH11234067A (ja) | 1998-02-18 | 1998-02-18 | レベルアッテネータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10036402A JPH11234067A (ja) | 1998-02-18 | 1998-02-18 | レベルアッテネータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11234067A true JPH11234067A (ja) | 1999-08-27 |
Family
ID=12468863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10036402A Pending JPH11234067A (ja) | 1998-02-18 | 1998-02-18 | レベルアッテネータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11234067A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004027988A1 (ja) * | 2002-09-18 | 2004-04-01 | Sony Corporation | 可変利得増幅器 |
-
1998
- 1998-02-18 JP JP10036402A patent/JPH11234067A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004027988A1 (ja) * | 2002-09-18 | 2004-04-01 | Sony Corporation | 可変利得増幅器 |
| US7323937B2 (en) | 2002-09-18 | 2008-01-29 | Sony Corporation | Variable-gain amplifier |
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