JPH0537249A - 高出力広帯域増幅回路 - Google Patents

高出力広帯域増幅回路

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JPH0537249A
JPH0537249A JP3190066A JP19006691A JPH0537249A JP H0537249 A JPH0537249 A JP H0537249A JP 3190066 A JP3190066 A JP 3190066A JP 19006691 A JP19006691 A JP 19006691A JP H0537249 A JPH0537249 A JP H0537249A
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fet
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effect transistor
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Tomoyoshi Kataoka
智由 片岡
Kazuo Hagimoto
和男 萩本
Hisaaki Kamei
久彰 亀井
Sumio Saito
澄夫 斉藤
Toru Takada
透 高田
Katsuaki Tanaka
克明 田中
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N T T ELECTRON TECHNOL KK
Anritsu Corp
Nippon Telegraph and Telephone Corp
NTT ElectronicsTechno Corp
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N T T ELECTRON TECHNOL KK
Anritsu Corp
Nippon Telegraph and Telephone Corp
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Abstract

(57)【要約】 【目的】 本発明は、広帯域で高利得を得る高出力広帯
域増幅回路に関し、新たな設計思想により、高出力化と
広帯域化を同時に達成することを目的とする。 【構成】 ゲートを複数に分割したFETと、1つの入
力信号をFETの各ゲートに対応した複数の線路に分岐
する分岐手段と、分岐手段で分岐された各入力信号を同
位相でFETの各ゲートに供給する位相制御手段とを備
えたことを特徴とする。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、光通信の電気光変換手
段における光変調器の駆動回路その他に用いられ、広帯
域で高利得を得る高出力広帯域増幅回路に関する。
【0002】
【従来の技術】図6は、従来の広帯域反転増幅回路の基
本構成を示す回路図である。図において、入力端子61
は、終端用抵抗器62を介して接地に接続されるととも
に、直流阻止用キャパシタ63を介して増幅用トランジ
スタとして用いられる電界効果トランジスタ(以下、
「FET」という。)64のゲートGに接続される。さ
らに、FET64のゲートGが、バイアス用抵抗器65
を介してバイアス用電源端子66に接続され、ソースS
が接地に接続され、ドレインDが出力端子67に接続さ
れる構成である。
【0003】図7は、FETの構造を示す模式図であ
る。図において、符号71は接地されるソースSであ
る。符号72はゲートG、符号73はドレインDであ
り、それぞれ線路74が接続される。ここで、ゲート幅
およびゲート長は、それぞれ図のように表される。
【0004】
【発明が解決しようとする課題】ところで、通常のFE
Tでは、最大出力電流はゲート幅に比例する。一方、高
出力用に設計されたFETでは、主にFETのゲート−
ソース間容量Cgsによる帯域制限により周波数特性が決
まる。すなわち、利得が最大値から3dB低下する周波数
である遮断周波数fC は、入力線路のインピーダンスを
0 とすると、 fC =1/2πCgs0 で表され、ゲート−ソース間容量Cgsにより制限され
る。
【0005】また、このゲート−ソース間容量Cgsは、
ゲート面積(=ゲート幅×ゲート長)に比例するので、
遮断周波数fC はゲート幅に反比例するといえる。した
がって、高出力化と広帯域化は相反する関係となり、例
えば最大出力電流を2倍にするためにゲート幅を2倍に
設計すると、遮断周波数fC は1/2になる。
【0006】本発明は、新たな設計思想により、高出力
化と広帯域化を同時に達成することができる高出力広帯
域増幅回路を提供することを目的とする。
【0007】
【課題を解決するための手段】請求項1に記載の発明
は、ゲートを複数に分割したFETと、1つの入力信号
を前記FETの各ゲートに対応した複数の線路に分岐す
る分岐手段と、前記分岐手段で分岐された各入力信号を
同位相で前記FETの各ゲートに供給する位相制御手段
とを備えたことを特徴とする。
【0008】請求項2に記載の発明は、請求項1に記載
の高出力広帯域増幅回路において、FETと、FETの
各ゲート入力信号を終端しかつバイアス供給に用いられ
る抵抗器と、各ゲート対応の抵抗器とFETのソース間
をそれぞれ接続するバイパス用キャパシタとを集積化し
たトランジスタチップを備えたことを特徴とする。
【0009】請求項3に記載の発明は、請求項1に記載
の高出力広帯域増幅回路において、FETと、FETの
各ゲート入力信号を終端しかつバイアス供給に用いられ
る抵抗器と、各ゲート対応の抵抗器とFETのソース間
をそれぞれ接続するバイパス用キャパシタとを集積化し
たトランジスタチップを備え、前記各ゲート対応の抵抗
器と前記FETのソース間に、大容量のキャパシタをそ
れぞれ接続したことを特徴とする。
【0010】
【作用】本発明の高出力広帯域増幅回路では、ゲートを
N分割(Nは2以上の整数)したFETのゲート総幅
(1つ当たりのゲート幅×N)を従来の1ゲートのFE
Tのゲート幅と等しくすることにより、最大出力電流を
等しくすることができる。
【0011】一方、ゲートをN分割することにより、1
ゲート当たりのゲート幅が従来の1ゲートのFETに比
べて1/Nとなり、1ゲート当たりのゲート−ソース間
容量Cgsも1/Nとなる。したがって、各ゲートにそれ
ぞれR0 のインピーダンスをもつ線路を介して信号電圧
を加えると、従来の1ゲートのFETを用いた増幅回路
に比べて遮断周波数fC をN倍にすることができる。
【0012】なお、請求項2および請求項3に記載の発
明では、FETとともに、FETの各ゲート入力信号を
終端しかつバイアス供給に用いられる抵抗器およびバイ
パス用キャパシタを集積化することにより、高周波特性
の改善を図ることができる。
【0013】ここで、図7に示す従来のFETの構造に
対比して、本発明の高出力広帯域増幅回路に用いられる
FETの構造の一例を図2に示す。ここに示すFET
は、ゲートG72が2分割された状態を示す。なお、ゲ
ート総幅w1 +w2 は、1ゲートのFETのゲート幅と
等しい。
【0014】
【実施例】図1は、本発明の第一実施例の構成を示す回
路図である。図において、高出力広帯域増幅回路の入力
端子11は、分岐回路12の入力端子に接続され、その
2つの出力端子は1入力1出力の増幅回路131 ,13
2の入力端子に接続される。各増幅回路131 ,132
の出力端子は、それぞれ終端用抵抗器621 ,622
介して接地に接続されるとともに、直流阻止用キャパシ
タ631 ,632 の一端に接続される。直流阻止用キャ
パシタ631 ,632 の他端は、それぞれバイアス用抵
抗器651 ,652 を介してバイアス用電源端子6
1 ,662 に接続されるとともに、位相シフタ1
1 ,142 の入力端子に接続される。各位相シフタ1
1 ,142 の出力端子は、ゲートが2分割されたFE
T15の各ゲートG1 ,G2 にそれぞれ接続される。さ
らに、FET15のソースSが接地に接続され、ドレイ
ンDが出力端子16に接続される構成である。
【0015】このような構成の高出力広帯域増幅回路の
入力端子11に信号を入力し、分岐回路12および増幅
回路131 ,132 で分岐増幅し、さらにFET15の
2つのゲートG1 ,G2 に同位相で到達するように位相
シフタ141 ,142 で各入力信号の位相を調整するこ
とにより、従来の1ゲートのFETと同様の利得で信号
増幅を行うことができる。一方、ゲートを2分割するこ
とにより、ゲートの入力容量に制限される帯域は、上述
したように従来の1ゲートのFETを用いた場合に比べ
て2倍にすることができる。
【0016】なお、終端用抵抗器621 ,622 、直流
阻止用キャパシタ631 ,632 、バイアス用抵抗器6
1 ,652 は、従来と同様の機能を果たす。また、2
分岐された各入力信号の位相が合うようにあらかじめ線
路長を定めることができれば、位相シフタ141 ,14
2 は不要である。
【0017】図3は、本発明の第二実施例の構成を示す
回路図である。図において、高出力広帯域増幅回路の入
力端子21は、1入力2出力の広帯域増幅回路22の入
力端子に接続される。広帯域増幅回路22の各出力端子
は、それぞれインピーダンス50Ωの線路231 ,232
および位相シフタ241,242 を介して、ゲートが2分
割されたFET25の各ゲートG1 ,G2 にそれぞれ接
続される。FET25のソースSは接地に接続され、ド
レインDは出力端子26に接続される。
【0018】さらに、FET25を含むトランジスタチ
ップ27は、線路231 ,232 からの入力信号をそれ
ぞれ終端する終端用抵抗器281 ,282 を有し、その
他端に各入力信号の直流レベルを可変できるように直流
印加端子291 ,292 が接続される。また、直流印加
端子291 ,292 を設けるために必要となるバイパス
用キャパシタ301 ,302 が、各終端用抵抗器2
1 ,282 とFET25のソースSとの間に接続され
る。直流印加端子291 ,292 とFET25のソース
Sとの間には、大容量のキャパシタ311 ,312 が接
続され、トランジスタチップ27に集積化されたバイパ
ス用キャパシタ301 ,302 とともに、入力信号の反
射を抑える構成になっている。したがって、本実施例の
終端用抵抗器281 ,282 、直流印加端子291 ,2
2 、バイパス用キャパシタ301 ,302 、キャパシ
タ311 ,312 は、第一実施例における終端用抵抗器
621 ,622 、直流阻止用キャパシタ631 ,6
2 、バイアス用抵抗器651 ,652 と同様の機能を
果たす。
【0019】このような構成の高出力広帯域増幅回路の
入力端子21に信号を入力し、広帯域増幅回路22で増
幅し、取り出される2出力をFET25の2つのゲート
1 ,G2 に同位相で到達するように位相シフタ2
1 ,242 で各入力信号の位相を調整することによ
り、従来の1ゲートのFETと同様の利得で信号増幅を
行うことができる。一方、ゲートを2分割することによ
り、ゲートの入力容量に制限される帯域は、上述したよ
うに従来の1ゲートのFETを用いた場合に比べて2倍
にすることができる。
【0020】また、FET25に入力される2つの入力
信号の位相が合うようにあらかじめ線路231 ,232
の長さを定めることができれば、位相シフタ241 ,2
2 は不要である。
【0021】なお、本実施例における1入力2手段の広
帯域増幅回路22は、第一実施例における分岐手段12
および増幅回路131 ,132 と等価であり、それらを
入れ替えることもできる。また、本実施例では、終端用
抵抗器281 ,282 がFET25を含むトランジスタ
チップ27に集積化されるので、良好な高周波特性を得
ることができる。
【0022】ところで、以上説明した第一実施例および
第二実施例では、一番簡単な構成としてFETのゲート
を2分割する例を示したが、一般にゲートをN分割する
場合でも同様の構成で実現することができる。なお、そ
の場合には、従来の1ゲートのFETと同等の利得で信
号増幅を行うことができるとともに、ゲートの入力容量
に制限される帯域は、従来の1ゲートのFETを用いた
場合に比べてN倍にすることができる。
【0023】ここで、第二実施例において、FET25
のゲートを3分割したときの第三実施例の構成を図4に
示す。図4において、1入力3出力の広帯域増幅回路3
2およびゲートを3分割したFET35を用いる他は、
それぞれ並列に各部を備える構成である。なお、FET
35の全ゲート幅を第二実施例のFET25と同じとし
た場合には、その帯域は第二実施例の構成に比べて 1.5
倍(従来の1ゲートのFETを用いた場合に比べて3
倍)になる。また、第一実施例においても同様の変更が
可能である。
【0024】図5は、本発明の第四実施例の構成を示す
回路図である。本実施例は、第二実施例の構成におい
て、FET25に入力される2つの入力信号の位相が合
うようにあらかじめ線路231 ,232 の長さを定め、
この線路231 ,232 と広帯域増幅回路22をトラン
ジスタチップ47内に集積化したことを特徴とする。そ
の他の構成は第二実施例と同様であり、同一符号を付し
て説明に代える。
【0025】このような構成の高出力広帯域増幅回路の
入力端子21に信号を入力し、広帯域増幅回路22で増
幅し、取り出される2出力をFET25の2つのゲート
1 ,G2 に同位相で入力させることにより、従来の1
ゲートのFETと同様の利得で信号増幅を行うことがで
きる。一方、ゲートを2分割することにより、ゲートの
入力容量に制限される帯域は、上述したように従来の1
ゲートのFETを用いた場合に比べて2倍にすることが
できる。
【0026】なお、本実施例では、全構成がFET25
を含むトランジスタチップ47に集積化されるので、構
造が簡単であるとともに良好な高周波特性を得ることが
できる。
【0027】
【発明の効果】以上説明したように本発明は、FETの
N分割した各ゲートに入力信号を分割し、かつ位相を揃
えて印加することにより、従来の1ゲートのFETを用
いた増幅回路に比べて、最大出力電流は等しく、かつ帯
域をN倍にすることができる。
【図面の簡単な説明】
【図1】本発明の第一実施例の構成を示す回路図であ
る。
【図2】本発明に用いられるFETの構造を示す模式図
である。
【図3】本発明の第二実施例の構成を示す回路図であ
る。
【図4】本発明の第三実施例の構成を示す回路図であ
る。
【図5】本発明の第四実施例の構成を示す回路図であ
る。
【図6】従来の広帯域反転増幅回路の基本構成を示す回
路図である。
【図7】FETの構造を示す模式図である。
【符号の説明】
11 入力端子 12 分岐回路 13 増幅回路 14 位相シフタ 15 FET 16 出力端子 21 入力端子 22,32 広帯域増幅回路 23 線路 24 位相シフタ 25,35 FET 26 出力端子 27,47 トランジスタチップ 28 終端用抵抗器 29 直流印加端子 30 バイパス用キャパシタ 31 キャパシタ 61 入力端子 62 終端用抵抗器 63 直流阻止用キャパシタ 64 FET 65 バイアス用抵抗器 66 バイアス用電源端子 67 出力端子 71 ソースS 72 ゲートG 73 ドレインD 74 線路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 片岡 智由 東京都千代田区内幸町一丁目1番6号 日 本電信電話株式会社内 (72)発明者 萩本 和男 東京都千代田区内幸町一丁目1番6号 日 本電信電話株式会社内 (72)発明者 亀井 久彰 東京都港区南麻布五丁目10番27号 アンリ ツ株式会社内 (72)発明者 斉藤 澄夫 東京都港区南麻布五丁目10番27号 アンリ ツ株式会社内 (72)発明者 高田 透 東京都武蔵野市吉祥寺本町1丁目14番5号 エヌ・テイ・テイ・エレクトロニクステ クノロジー株式会社内 (72)発明者 田中 克明 東京都武蔵野市吉祥寺本町1丁目14番5号 エヌ・テイ・テイ・エレクトロニクステ クノロジー株式会社内

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 ゲートを複数に分割した電界効果トラン
    ジスタと、 1つの入力信号を前記電界効果トランジスタの各ゲート
    に対応した複数の線路に分岐する分岐手段と、 前記分岐手段で分岐された各入力信号を同位相で前記電
    界効果トランジスタの各ゲートに供給する位相制御手段
    とを備えたことを特徴とする高出力広帯域増幅回路。
  2. 【請求項2】 請求項1に記載の高出力広帯域増幅回路
    において、 電界効果トランジスタと、電界効果トランジスタの各ゲ
    ート入力信号を終端しかつバイアス供給に用いられる抵
    抗器と、各ゲート対応の抵抗器と電界効果トランジスタ
    のソース間をそれぞれ接続するバイパス用キャパシタと
    を集積化したトランジスタチップを備えたことを特徴と
    する高出力広帯域増幅回路。
  3. 【請求項3】 請求項1に記載の高出力広帯域増幅回路
    において、 電界効果トランジスタと、電界効果トランジスタの各ゲ
    ート入力信号を終端しかつバイアス供給に用いられる抵
    抗器と、各ゲート対応の抵抗器と電界効果トランジスタ
    のソース間をそれぞれ接続するバイパス用キャパシタと
    を集積化したトランジスタチップを備え、 前記各ゲート対応の抵抗器と前記電界効果トランジスタ
    のソース間に、大容量のキャパシタをそれぞれ接続した
    ことを特徴とする高出力広帯域増幅回路。
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