JP3137204B2 - 高出力広帯域増幅回路 - Google Patents
高出力広帯域増幅回路Info
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- JP3137204B2 JP3137204B2 JP03190066A JP19006691A JP3137204B2 JP 3137204 B2 JP3137204 B2 JP 3137204B2 JP 03190066 A JP03190066 A JP 03190066A JP 19006691 A JP19006691 A JP 19006691A JP 3137204 B2 JP3137204 B2 JP 3137204B2
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Description
【０００１】
【産業上の利用分野】本発明は、光通信の電気光変換手
段における光変調器の駆動回路その他に用いられ、広帯
域で高利得を得る高出力広帯域増幅回路に関する。
段における光変調器の駆動回路その他に用いられ、広帯
域で高利得を得る高出力広帯域増幅回路に関する。
【０００２】
【従来の技術】図６は、従来の広帯域反転増幅回路の基
本構成を示す回路図である。図において、入力端子６１
は、終端用抵抗器６２を介して接地に接続されるととも
に、直流阻止用キャパシタ６３を介して増幅用トランジ
スタとして用いられる電界効果トランジスタ（以下、
「ＦＥＴ」という。）６４のゲートＧに接続される。さ
らに、ＦＥＴ６４のゲートＧが、バイアス用抵抗器６５
を介してバイアス用電源端子６６に接続され、ソースＳ
が接地に接続され、ドレインＤが出力端子６７に接続さ
れる構成である。
本構成を示す回路図である。図において、入力端子６１
は、終端用抵抗器６２を介して接地に接続されるととも
に、直流阻止用キャパシタ６３を介して増幅用トランジ
スタとして用いられる電界効果トランジスタ（以下、
「ＦＥＴ」という。）６４のゲートＧに接続される。さ
らに、ＦＥＴ６４のゲートＧが、バイアス用抵抗器６５
を介してバイアス用電源端子６６に接続され、ソースＳ
が接地に接続され、ドレインＤが出力端子６７に接続さ
れる構成である。
【０００３】図７は、ＦＥＴの構造を示す模式図であ
る。図において、符号７１は接地されるソースＳであ
る。符号７２はゲートＧ、符号７３はドレインＤであ
り、それぞれ線路７４が接続される。ここで、ゲート幅
およびゲート長は、それぞれ図のように表される。
る。図において、符号７１は接地されるソースＳであ
る。符号７２はゲートＧ、符号７３はドレインＤであ
り、それぞれ線路７４が接続される。ここで、ゲート幅
およびゲート長は、それぞれ図のように表される。
【０００４】
【発明が解決しようとする課題】ところで、通常のＦＥ
Ｔでは、最大出力電流はゲート幅に比例する。一方、高
出力用に設計されたＦＥＴでは、主にＦＥＴのゲート−
ソース間容量Ｃgsによる帯域制限により周波数特性が決
まる。すなわち、利得が最大値から３dB低下する周波数
である遮断周波数ｆC は、入力線路のインピーダンスを
Ｒ0 とすると、 ｆC ＝１／２πＣgsＲ0 で表され、ゲート−ソース間容量Ｃgsにより制限され
る。
Ｔでは、最大出力電流はゲート幅に比例する。一方、高
出力用に設計されたＦＥＴでは、主にＦＥＴのゲート−
ソース間容量Ｃgsによる帯域制限により周波数特性が決
まる。すなわち、利得が最大値から３dB低下する周波数
である遮断周波数ｆC は、入力線路のインピーダンスを
Ｒ0 とすると、 ｆC ＝１／２πＣgsＲ0 で表され、ゲート−ソース間容量Ｃgsにより制限され
る。
【０００５】また、このゲート−ソース間容量Ｃgsは、
ゲート面積（＝ゲート幅×ゲート長）に比例するので、
遮断周波数ｆC はゲート幅に反比例するといえる。した
がって、高出力化と広帯域化は相反する関係となり、例
えば最大出力電流を２倍にするためにゲート幅を２倍に
設計すると、遮断周波数ｆC は１／２になる。
ゲート面積（＝ゲート幅×ゲート長）に比例するので、
遮断周波数ｆC はゲート幅に反比例するといえる。した
がって、高出力化と広帯域化は相反する関係となり、例
えば最大出力電流を２倍にするためにゲート幅を２倍に
設計すると、遮断周波数ｆC は１／２になる。
【０００６】本発明は、新たな設計思想により、高出力
化と広帯域化を同時に達成することができる高出力広帯
域増幅回路を提供することを目的とする。
化と広帯域化を同時に達成することができる高出力広帯
域増幅回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１に記載の発明
は、ゲートを並列に複数に分割したＦＥＴと、１つの入
力信号を前記ＦＥＴの各ゲートに対応した複数の線路に
分岐する分岐手段と、前記分岐手段で分岐された各入力
信号を同位相で前記ＦＥＴの各ゲートに供給する位相制
御手段とを備えたことを特徴とする。
は、ゲートを並列に複数に分割したＦＥＴと、１つの入
力信号を前記ＦＥＴの各ゲートに対応した複数の線路に
分岐する分岐手段と、前記分岐手段で分岐された各入力
信号を同位相で前記ＦＥＴの各ゲートに供給する位相制
御手段とを備えたことを特徴とする。
【０００８】請求項２に記載の発明は、請求項１に記載
の高出力広帯域増幅回路において、ＦＥＴと、ＦＥＴの
各ゲート入力信号を終端しかつバイアス供給に用いられ
る抵抗器と、各ゲート対応の抵抗器とＦＥＴのソース間
をそれぞれ接続するバイパス用キャパシタとを集積化し
たトランジスタチップを備えたことを特徴とする。
の高出力広帯域増幅回路において、ＦＥＴと、ＦＥＴの
各ゲート入力信号を終端しかつバイアス供給に用いられ
る抵抗器と、各ゲート対応の抵抗器とＦＥＴのソース間
をそれぞれ接続するバイパス用キャパシタとを集積化し
たトランジスタチップを備えたことを特徴とする。
【０００９】請求項３に記載の発明は、請求項１に記載
の高出力広帯域増幅回路において、ＦＥＴと、ＦＥＴの
各ゲート入力信号を終端しかつバイアス供給に用いられ
る抵抗器と、各ゲート対応の抵抗器とＦＥＴのソース間
をそれぞれ接続するバイパス用キャパシタとを集積化し
たトランジスタチップを備え、前記各ゲート対応の抵抗
器と前記ＦＥＴのソース間に、大容量のキャパシタをそ
れぞれ接続したことを特徴とする。
の高出力広帯域増幅回路において、ＦＥＴと、ＦＥＴの
各ゲート入力信号を終端しかつバイアス供給に用いられ
る抵抗器と、各ゲート対応の抵抗器とＦＥＴのソース間
をそれぞれ接続するバイパス用キャパシタとを集積化し
たトランジスタチップを備え、前記各ゲート対応の抵抗
器と前記ＦＥＴのソース間に、大容量のキャパシタをそ
れぞれ接続したことを特徴とする。
【００１０】
【作用】本発明の高出力広帯域増幅回路では、ゲートを
Ｎ分割（Ｎは２以上の整数）したＦＥＴのゲート総幅
（１つ当たりのゲート幅×Ｎ）を従来の１ゲートのＦＥ
Ｔのゲート幅と等しくすることにより、最大出力電流を
等しくすることができる。
Ｎ分割（Ｎは２以上の整数）したＦＥＴのゲート総幅
（１つ当たりのゲート幅×Ｎ）を従来の１ゲートのＦＥ
Ｔのゲート幅と等しくすることにより、最大出力電流を
等しくすることができる。
【００１１】一方、ゲートをＮ分割することにより、１
ゲート当たりのゲート幅が従来の１ゲートのＦＥＴに比
べて１／Ｎとなり、１ゲート当たりのゲート−ソース間
容量Ｃgsも１／Ｎとなる。したがって、各ゲートにそれ
ぞれＲ0 のインピーダンスをもつ線路を介して信号電圧
を加えると、従来の１ゲートのＦＥＴを用いた増幅回路
に比べて遮断周波数ｆC をＮ倍にすることができる。
ゲート当たりのゲート幅が従来の１ゲートのＦＥＴに比
べて１／Ｎとなり、１ゲート当たりのゲート−ソース間
容量Ｃgsも１／Ｎとなる。したがって、各ゲートにそれ
ぞれＲ0 のインピーダンスをもつ線路を介して信号電圧
を加えると、従来の１ゲートのＦＥＴを用いた増幅回路
に比べて遮断周波数ｆC をＮ倍にすることができる。
【００１２】なお、請求項２および請求項３に記載の発
明では、ＦＥＴとともに、ＦＥＴの各ゲート入力信号を
終端しかつバイアス供給に用いられる抵抗器およびバイ
パス用キャパシタを集積化することにより、高周波特性
の改善を図ることができる。
明では、ＦＥＴとともに、ＦＥＴの各ゲート入力信号を
終端しかつバイアス供給に用いられる抵抗器およびバイ
パス用キャパシタを集積化することにより、高周波特性
の改善を図ることができる。
【００１３】ここで、図７に示す従来のＦＥＴの構造に
対比して、本発明の高出力広帯域増幅回路に用いられる
ＦＥＴの構造の一例を図２に示す。ここに示すＦＥＴ
は、ゲートＧ７２が２分割された状態を示す。なお、ゲ
ート総幅ｗ1 ＋ｗ2 は、１ゲートのＦＥＴのゲート幅と
等しい。
対比して、本発明の高出力広帯域増幅回路に用いられる
ＦＥＴの構造の一例を図２に示す。ここに示すＦＥＴ
は、ゲートＧ７２が２分割された状態を示す。なお、ゲ
ート総幅ｗ1 ＋ｗ2 は、１ゲートのＦＥＴのゲート幅と
等しい。
【００１４】
【実施例】図１は、本発明の第一実施例の構成を示す回
路図である。図において、高出力広帯域増幅回路の入力
端子１１は、分岐回路１２の入力端子に接続され、その
２つの出力端子は１入力１出力の増幅回路１３1 ，１３
2の入力端子に接続される。各増幅回路１３1 ，１３2
の出力端子は、それぞれ終端用抵抗器６２1 ，６２2 を
介して接地に接続されるとともに、直流阻止用キャパシ
タ６３1 ，６３2 の一端に接続される。直流阻止用キャ
パシタ６３1 ，６３2 の他端は、それぞれバイアス用抵
抗器６５1 ，６５2 を介してバイアス用電源端子６
６1 ，６６2 に接続されるとともに、位相シフタ１
４1 ，１４2 の入力端子に接続される。各位相シフタ１
４1 ，１４2 の出力端子は、ゲートが２分割されたＦＥ
Ｔ１５の各ゲートＧ1 ，Ｇ2 にそれぞれ接続される。さ
らに、ＦＥＴ１５のソースＳが接地に接続され、ドレイ
ンＤが出力端子１６に接続される構成である。
路図である。図において、高出力広帯域増幅回路の入力
端子１１は、分岐回路１２の入力端子に接続され、その
２つの出力端子は１入力１出力の増幅回路１３1 ，１３
2の入力端子に接続される。各増幅回路１３1 ，１３2
の出力端子は、それぞれ終端用抵抗器６２1 ，６２2 を
介して接地に接続されるとともに、直流阻止用キャパシ
タ６３1 ，６３2 の一端に接続される。直流阻止用キャ
パシタ６３1 ，６３2 の他端は、それぞれバイアス用抵
抗器６５1 ，６５2 を介してバイアス用電源端子６
６1 ，６６2 に接続されるとともに、位相シフタ１
４1 ，１４2 の入力端子に接続される。各位相シフタ１
４1 ，１４2 の出力端子は、ゲートが２分割されたＦＥ
Ｔ１５の各ゲートＧ1 ，Ｇ2 にそれぞれ接続される。さ
らに、ＦＥＴ１５のソースＳが接地に接続され、ドレイ
ンＤが出力端子１６に接続される構成である。
【００１５】このような構成の高出力広帯域増幅回路の
入力端子１１に信号を入力し、分岐回路１２および増幅
回路１３1 ，１３2 で分岐増幅し、さらにＦＥＴ１５の
２つのゲートＧ1 ，Ｇ2 に同位相で到達するように位相
シフタ１４1 ，１４2 で各入力信号の位相を調整するこ
とにより、従来の１ゲートのＦＥＴと同様の利得で信号
増幅を行うことができる。一方、ゲートを２分割するこ
とにより、ゲートの入力容量に制限される帯域は、上述
したように従来の１ゲートのＦＥＴを用いた場合に比べ
て２倍にすることができる。
入力端子１１に信号を入力し、分岐回路１２および増幅
回路１３1 ，１３2 で分岐増幅し、さらにＦＥＴ１５の
２つのゲートＧ1 ，Ｇ2 に同位相で到達するように位相
シフタ１４1 ，１４2 で各入力信号の位相を調整するこ
とにより、従来の１ゲートのＦＥＴと同様の利得で信号
増幅を行うことができる。一方、ゲートを２分割するこ
とにより、ゲートの入力容量に制限される帯域は、上述
したように従来の１ゲートのＦＥＴを用いた場合に比べ
て２倍にすることができる。
【００１６】なお、終端用抵抗器６２1 ，６２2 、直流
阻止用キャパシタ６３1 ，６３2 、バイアス用抵抗器６
５1 ，６５2 は、従来と同様の機能を果たす。また、２
分岐された各入力信号の位相が合うようにあらかじめ線
路長を定めることができれば、位相シフタ１４1 ，１４
2 は不要である。
阻止用キャパシタ６３1 ，６３2 、バイアス用抵抗器６
５1 ，６５2 は、従来と同様の機能を果たす。また、２
分岐された各入力信号の位相が合うようにあらかじめ線
路長を定めることができれば、位相シフタ１４1 ，１４
2 は不要である。
【００１７】図３は、本発明の第二実施例の構成を示す
回路図である。図において、高出力広帯域増幅回路の入
力端子２１は、１入力２出力の広帯域増幅回路２２の入
力端子に接続される。広帯域増幅回路２２の各出力端子
は、それぞれインピーダンス50Ωの線路２３1 ，２３2
および位相シフタ２４1,２４2 を介して、ゲートが２分
割されたＦＥＴ２５の各ゲートＧ1 ，Ｇ2 にそれぞれ接
続される。ＦＥＴ２５のソースＳは接地に接続され、ド
レインＤは出力端子２６に接続される。
回路図である。図において、高出力広帯域増幅回路の入
力端子２１は、１入力２出力の広帯域増幅回路２２の入
力端子に接続される。広帯域増幅回路２２の各出力端子
は、それぞれインピーダンス50Ωの線路２３1 ，２３2
および位相シフタ２４1,２４2 を介して、ゲートが２分
割されたＦＥＴ２５の各ゲートＧ1 ，Ｇ2 にそれぞれ接
続される。ＦＥＴ２５のソースＳは接地に接続され、ド
レインＤは出力端子２６に接続される。
【００１８】さらに、ＦＥＴ２５を含むトランジスタチ
ップ２７は、線路２３1 ，２３2 からの入力信号をそれ
ぞれ終端する終端用抵抗器２８1 ，２８2 を有し、その
他端に各入力信号の直流レベルを可変できるように直流
印加端子２９1 ，２９2 が接続される。また、直流印加
端子２９1 ，２９2 を設けるために必要となるバイパス
用キャパシタ３０1 ，３０2 が、各終端用抵抗器２
８1 ，２８2 とＦＥＴ２５のソースＳとの間に接続され
る。直流印加端子２９1 ，２９2 とＦＥＴ２５のソース
Ｓとの間には、大容量のキャパシタ３１1 ，３１2 が接
続され、トランジスタチップ２７に集積化されたバイパ
ス用キャパシタ３０1 ，３０2 とともに、入力信号の反
射を抑える構成になっている。したがって、本実施例の
終端用抵抗器２８1 ，２８2 、直流印加端子２９1 ，２
９2 、バイパス用キャパシタ３０1 ，３０2 、キャパシ
タ３１1 ，３１2 は、第一実施例における終端用抵抗器
６２1 ，６２2 、直流阻止用キャパシタ６３1 ，６
３2 、バイアス用抵抗器６５1 ，６５2 と同様の機能を
果たす。
ップ２７は、線路２３1 ，２３2 からの入力信号をそれ
ぞれ終端する終端用抵抗器２８1 ，２８2 を有し、その
他端に各入力信号の直流レベルを可変できるように直流
印加端子２９1 ，２９2 が接続される。また、直流印加
端子２９1 ，２９2 を設けるために必要となるバイパス
用キャパシタ３０1 ，３０2 が、各終端用抵抗器２
８1 ，２８2 とＦＥＴ２５のソースＳとの間に接続され
る。直流印加端子２９1 ，２９2 とＦＥＴ２５のソース
Ｓとの間には、大容量のキャパシタ３１1 ，３１2 が接
続され、トランジスタチップ２７に集積化されたバイパ
ス用キャパシタ３０1 ，３０2 とともに、入力信号の反
射を抑える構成になっている。したがって、本実施例の
終端用抵抗器２８1 ，２８2 、直流印加端子２９1 ，２
９2 、バイパス用キャパシタ３０1 ，３０2 、キャパシ
タ３１1 ，３１2 は、第一実施例における終端用抵抗器
６２1 ，６２2 、直流阻止用キャパシタ６３1 ，６
３2 、バイアス用抵抗器６５1 ，６５2 と同様の機能を
果たす。
【００１９】このような構成の高出力広帯域増幅回路の
入力端子２１に信号を入力し、広帯域増幅回路２２で増
幅し、取り出される２出力をＦＥＴ２５の２つのゲート
Ｇ1 ，Ｇ2 に同位相で到達するように位相シフタ２
４1 ，２４2 で各入力信号の位相を調整することによ
り、従来の１ゲートのＦＥＴと同様の利得で信号増幅を
行うことができる。一方、ゲートを２分割することによ
り、ゲートの入力容量に制限される帯域は、上述したよ
うに従来の１ゲートのＦＥＴを用いた場合に比べて２倍
にすることができる。
入力端子２１に信号を入力し、広帯域増幅回路２２で増
幅し、取り出される２出力をＦＥＴ２５の２つのゲート
Ｇ1 ，Ｇ2 に同位相で到達するように位相シフタ２
４1 ，２４2 で各入力信号の位相を調整することによ
り、従来の１ゲートのＦＥＴと同様の利得で信号増幅を
行うことができる。一方、ゲートを２分割することによ
り、ゲートの入力容量に制限される帯域は、上述したよ
うに従来の１ゲートのＦＥＴを用いた場合に比べて２倍
にすることができる。
【００２０】また、ＦＥＴ２５に入力される２つの入力
信号の位相が合うようにあらかじめ線路２３1 ，２３2
の長さを定めることができれば、位相シフタ２４1 ，２
４2 は不要である。
信号の位相が合うようにあらかじめ線路２３1 ，２３2
の長さを定めることができれば、位相シフタ２４1 ，２
４2 は不要である。
【００２１】なお、本実施例における１入力２手段の広
帯域増幅回路２２は、第一実施例における分岐手段１２
および増幅回路１３1 ，１３2 と等価であり、それらを
入れ替えることもできる。また、本実施例では、終端用
抵抗器２８1 ，２８2 がＦＥＴ２５を含むトランジスタ
チップ２７に集積化されるので、良好な高周波特性を得
ることができる。
帯域増幅回路２２は、第一実施例における分岐手段１２
および増幅回路１３1 ，１３2 と等価であり、それらを
入れ替えることもできる。また、本実施例では、終端用
抵抗器２８1 ，２８2 がＦＥＴ２５を含むトランジスタ
チップ２７に集積化されるので、良好な高周波特性を得
ることができる。
【００２２】ところで、以上説明した第一実施例および
第二実施例では、一番簡単な構成としてＦＥＴのゲート
を２分割する例を示したが、一般にゲートをＮ分割する
場合でも同様の構成で実現することができる。なお、そ
の場合には、従来の１ゲートのＦＥＴと同等の利得で信
号増幅を行うことができるとともに、ゲートの入力容量
に制限される帯域は、従来の１ゲートのＦＥＴを用いた
場合に比べてＮ倍にすることができる。
第二実施例では、一番簡単な構成としてＦＥＴのゲート
を２分割する例を示したが、一般にゲートをＮ分割する
場合でも同様の構成で実現することができる。なお、そ
の場合には、従来の１ゲートのＦＥＴと同等の利得で信
号増幅を行うことができるとともに、ゲートの入力容量
に制限される帯域は、従来の１ゲートのＦＥＴを用いた
場合に比べてＮ倍にすることができる。
【００２３】ここで、第二実施例において、ＦＥＴ２５
のゲートを３分割したときの第三実施例の構成を図４に
示す。図４において、１入力３出力の広帯域増幅回路３
２およびゲートを３分割したＦＥＴ３５を用いる他は、
それぞれ並列に各部を備える構成である。なお、ＦＥＴ
３５の全ゲート幅を第二実施例のＦＥＴ２５と同じとし
た場合には、その帯域は第二実施例の構成に比べて 1.5
倍（従来の１ゲートのＦＥＴを用いた場合に比べて３
倍）になる。また、第一実施例においても同様の変更が
可能である。
のゲートを３分割したときの第三実施例の構成を図４に
示す。図４において、１入力３出力の広帯域増幅回路３
２およびゲートを３分割したＦＥＴ３５を用いる他は、
それぞれ並列に各部を備える構成である。なお、ＦＥＴ
３５の全ゲート幅を第二実施例のＦＥＴ２５と同じとし
た場合には、その帯域は第二実施例の構成に比べて 1.5
倍（従来の１ゲートのＦＥＴを用いた場合に比べて３
倍）になる。また、第一実施例においても同様の変更が
可能である。
【００２４】図５は、本発明の第四実施例の構成を示す
回路図である。本実施例は、第二実施例の構成におい
て、ＦＥＴ２５に入力される２つの入力信号の位相が合
うようにあらかじめ線路２３1 ，２３2 の長さを定め、
この線路２３1 ，２３2 と広帯域増幅回路２２をトラン
ジスタチップ４７内に集積化したことを特徴とする。そ
の他の構成は第二実施例と同様であり、同一符号を付し
て説明に代える。
回路図である。本実施例は、第二実施例の構成におい
て、ＦＥＴ２５に入力される２つの入力信号の位相が合
うようにあらかじめ線路２３1 ，２３2 の長さを定め、
この線路２３1 ，２３2 と広帯域増幅回路２２をトラン
ジスタチップ４７内に集積化したことを特徴とする。そ
の他の構成は第二実施例と同様であり、同一符号を付し
て説明に代える。
【００２５】このような構成の高出力広帯域増幅回路の
入力端子２１に信号を入力し、広帯域増幅回路２２で増
幅し、取り出される２出力をＦＥＴ２５の２つのゲート
Ｇ1 ，Ｇ2 に同位相で入力させることにより、従来の１
ゲートのＦＥＴと同様の利得で信号増幅を行うことがで
きる。一方、ゲートを２分割することにより、ゲートの
入力容量に制限される帯域は、上述したように従来の１
ゲートのＦＥＴを用いた場合に比べて２倍にすることが
できる。
入力端子２１に信号を入力し、広帯域増幅回路２２で増
幅し、取り出される２出力をＦＥＴ２５の２つのゲート
Ｇ1 ，Ｇ2 に同位相で入力させることにより、従来の１
ゲートのＦＥＴと同様の利得で信号増幅を行うことがで
きる。一方、ゲートを２分割することにより、ゲートの
入力容量に制限される帯域は、上述したように従来の１
ゲートのＦＥＴを用いた場合に比べて２倍にすることが
できる。
【００２６】なお、本実施例では、全構成がＦＥＴ２５
を含むトランジスタチップ４７に集積化されるので、構
造が簡単であるとともに良好な高周波特性を得ることが
できる。
を含むトランジスタチップ４７に集積化されるので、構
造が簡単であるとともに良好な高周波特性を得ることが
できる。
【００２７】
【発明の効果】以上説明したように本発明は、ＦＥＴの
Ｎ分割した各ゲートに入力信号を分割し、かつ位相を揃
えて印加することにより、従来の１ゲートのＦＥＴを用
いた増幅回路に比べて、最大出力電流は等しく、かつ帯
域をＮ倍にすることができる。
Ｎ分割した各ゲートに入力信号を分割し、かつ位相を揃
えて印加することにより、従来の１ゲートのＦＥＴを用
いた増幅回路に比べて、最大出力電流は等しく、かつ帯
域をＮ倍にすることができる。
【図１】本発明の第一実施例の構成を示す回路図であ
る。
る。
【図２】本発明に用いられるＦＥＴの構造を示す模式図
である。
である。
【図３】本発明の第二実施例の構成を示す回路図であ
る。
る。
【図４】本発明の第三実施例の構成を示す回路図であ
る。
る。
【図５】本発明の第四実施例の構成を示す回路図であ
る。
る。
【図６】従来の広帯域反転増幅回路の基本構成を示す回
路図である。
路図である。
【図７】ＦＥＴの構造を示す模式図である。
１１ 入力端子 １２ 分岐回路 １３ 増幅回路 １４ 位相シフタ １５ ＦＥＴ １６ 出力端子 ２１ 入力端子 ２２，３２ 広帯域増幅回路 ２３ 線路 ２４ 位相シフタ ２５，３５ ＦＥＴ ２６ 出力端子 ２７，４７ トランジスタチップ ２８ 終端用抵抗器 ２９ 直流印加端子 ３０ バイパス用キャパシタ ３１ キャパシタ ６１ 入力端子 ６２ 終端用抵抗器 ６３ 直流阻止用キャパシタ ６４ ＦＥＴ ６５ バイアス用抵抗器 ６６ バイアス用電源端子 ６７ 出力端子 ７１ ソースＳ ７２ ゲートＧ ７３ ドレインＤ ７４ 線路
フロントページの続き (72)発明者 萩本 和男 東京都千代田区内幸町一丁目１番６号 日本電信電話株式会社内 (72)発明者 亀井 久彰 東京都港区南麻布五丁目10番27号 アン リツ株式会社内 (72)発明者 斉藤 澄夫 東京都港区南麻布五丁目10番27号 アン リツ株式会社内 (72)発明者 高田 透 東京都武蔵野市吉祥寺本町１丁目14番５ 号 エヌ・ティ・ティ・エレクトロニク ステクノロジー株式会社内 (72)発明者 田中 克明 東京都武蔵野市吉祥寺本町１丁目14番５ 号 エヌ・ティ・ティ・エレクトロニク ステクノロジー株式会社内 (56)参考文献 特開 昭63−246905（ＪＰ，Ａ) 特開 平１−273410（ＪＰ，Ａ) 特開 平１−165149（ＪＰ，Ａ) 特開 平３−114307（ＪＰ，Ａ) 特開 平２−87707（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/00 - 3/72
Claims (3)
- 【請求項１】 ゲートを並列に複数に分割した電界効果
トランジスタと、 １つの入力信号を前記電界効果トランジスタの各ゲート
に対応した複数の線路に分岐する分岐手段と、 前記分岐手段で分岐された各入力信号を同位相で前記電
界効果トランジスタの各ゲートに供給する位相制御手段
とを備えたことを特徴とする高出力広帯域増幅回路。 - 【請求項２】 請求項１に記載の高出力広帯域増幅回路
において、 電界効果トランジスタと、電界効果トランジスタの各ゲ
ート入力信号を終端しかつバイアス供給に用いられる抵
抗器と、各ゲート対応の抵抗器と電界効果トランジスタ
のソース間をそれぞれ接続するバイパス用キャパシタと
を集積化したトランジスタチップを備えたことを特徴と
する高出力広帯域増幅回路。 - 【請求項３】 請求項１に記載の高出力広帯域増幅回路
において、 電界効果トランジスタと、電界効果トランジスタの各ゲ
ート入力信号を終端しかつバイアス供給に用いられる抵
抗器と、各ゲート対応の抵抗器と電界効果トランジスタ
のソース間をそれぞれ接続するバイパス用キャパシタと
を集積化したトランジスタチップを備え、 前記各ゲート対応の抵抗器と前記電界効果トランジスタ
のソース間に、大容量のキャパシタをそれぞれ接続した
ことを特徴とする高出力広帯域増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03190066A JP3137204B2 (ja) | 1991-07-30 | 1991-07-30 | 高出力広帯域増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03190066A JP3137204B2 (ja) | 1991-07-30 | 1991-07-30 | 高出力広帯域増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0537249A JPH0537249A (ja) | 1993-02-12 |
| JP3137204B2 true JP3137204B2 (ja) | 2001-02-19 |
Family
ID=16251785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03190066A Expired - Fee Related JP3137204B2 (ja) | 1991-07-30 | 1991-07-30 | 高出力広帯域増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3137204B2 (ja) |
-
1991
- 1991-07-30 JP JP03190066A patent/JP3137204B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0537249A (ja) | 1993-02-12 |
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