JPH0514068A - 並列増幅部切換型高周波低雑音増幅装置 - Google Patents
並列増幅部切換型高周波低雑音増幅装置Info
- Publication number
- JPH0514068A JPH0514068A JP3162706A JP16270691A JPH0514068A JP H0514068 A JPH0514068 A JP H0514068A JP 3162706 A JP3162706 A JP 3162706A JP 16270691 A JP16270691 A JP 16270691A JP H0514068 A JPH0514068 A JP H0514068A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- frequency low
- fets
- bias voltage
- impedance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Microwave Amplifiers (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 装置を小型化でき、且つコストダウンを図る
ことができる並列増幅部切換型高周波低雑音増幅装置を
提供する。 【構成】 ソースが接地された高周波低雑音増幅用の第
1,第2のFET 9,10の各ドレインと共通出力端子8
との間に、第1又は第2のマイクロストリップライン1
1,12を接続する。これら第1,第2のマイクロスト
リップライン11,12の長さLは、ゲートバイアス電
圧をピンチオフした方のFETの出力インピーダンスが他
方のFET に最大利得を与える長さにそれぞれ設定する。
ことができる並列増幅部切換型高周波低雑音増幅装置を
提供する。 【構成】 ソースが接地された高周波低雑音増幅用の第
1,第2のFET 9,10の各ドレインと共通出力端子8
との間に、第1又は第2のマイクロストリップライン1
1,12を接続する。これら第1,第2のマイクロスト
リップライン11,12の長さLは、ゲートバイアス電
圧をピンチオフした方のFETの出力インピーダンスが他
方のFET に最大利得を与える長さにそれぞれ設定する。
Description
【0001】
【産業上の利用分野】本発明は、例えば衛星放送用受信
機器で使用して好適な並列増幅部切換型高周波低雑音増
幅装置に関するものである。
機器で使用して好適な並列増幅部切換型高周波低雑音増
幅装置に関するものである。
【0002】
【従来の技術】現在、欧州で使用されている衛星放送の
1つでは、受信周波数帯域内で隣接するチャンネルの干
渉を防ぐため、垂直偏波と水平偏波とを用いている。
1つでは、受信周波数帯域内で隣接するチャンネルの干
渉を防ぐため、垂直偏波と水平偏波とを用いている。
【0003】これら両偏波のうちの一方を選択して受信
する並列増幅部切換型高周波低雑音増幅装置として、図
6に示す如きものが提案されている。
する並列増幅部切換型高周波低雑音増幅装置として、図
6に示す如きものが提案されている。
【0004】図において、1,2は第1,第2の入力端
子、3,4はこれら第1,第2の入力端子1,2に入力
された高周波信号をそれぞれ増幅する第1,第2の高周
波低雑音増幅部、5,6は第1,第2の高周波低雑音増
幅部3,4に対してバイアス電圧を供給する第1,第2
のバイアス電圧入力端子、7は第1,第2の高周波低雑
音増幅部3,4の出力を合成する合成部、8は合成部7
の出力端に設けられた共通出力端子である。
子、3,4はこれら第1,第2の入力端子1,2に入力
された高周波信号をそれぞれ増幅する第1,第2の高周
波低雑音増幅部、5,6は第1,第2の高周波低雑音増
幅部3,4に対してバイアス電圧を供給する第1,第2
のバイアス電圧入力端子、7は第1,第2の高周波低雑
音増幅部3,4の出力を合成する合成部、8は合成部7
の出力端に設けられた共通出力端子である。
【0005】このような従来の並列増幅部切換型高周波
低雑音増幅装置は、第1,第2の高周波低雑音増幅部
3,4のうちの一方の高周波低雑音増幅部のバイアス電
圧をオフにすることにより他方の高周波低雑音増幅部に
入力された高周波信号だけを選択して増幅し、共通出力
端子8から出力する。
低雑音増幅装置は、第1,第2の高周波低雑音増幅部
3,4のうちの一方の高周波低雑音増幅部のバイアス電
圧をオフにすることにより他方の高周波低雑音増幅部に
入力された高周波信号だけを選択して増幅し、共通出力
端子8から出力する。
【0006】これに使用する合成部7は、3dBの挿入
損失をもつことが一般に知られている。
損失をもつことが一般に知られている。
【0007】しかしながら、図6に示すような従来の並
列増幅部切換型高周波低雑音増幅装置では、高周波低雑
音増幅部3,4で得られた利得が、合成部7の挿入損失
で失われるだけでなく、回路全体としての雑音指数が
(挿入損失)/(利得)の値だけ加算されるという問題
点があった。
列増幅部切換型高周波低雑音増幅装置では、高周波低雑
音増幅部3,4で得られた利得が、合成部7の挿入損失
で失われるだけでなく、回路全体としての雑音指数が
(挿入損失)/(利得)の値だけ加算されるという問題
点があった。
【0008】また、合成部7なしで共通出力端子8を各
高周波低雑音増幅部3,4に無理に接続すると、バイア
ス電圧をピンチオフした方の高周波低雑音増幅部のイン
ピーダンスが、他方の高周波低雑音増幅部のインピーダ
ンスに悪影響を与え、高周波低雑音増幅装置としての機
能を十分に活かすことができない問題点があった。
高周波低雑音増幅部3,4に無理に接続すると、バイア
ス電圧をピンチオフした方の高周波低雑音増幅部のイン
ピーダンスが、他方の高周波低雑音増幅部のインピーダ
ンスに悪影響を与え、高周波低雑音増幅装置としての機
能を十分に活かすことができない問題点があった。
【0009】このような問題点を解決するため、最近、
図7に示すような並列増幅部切換型高周波低雑音増幅装
置が提案されている。該図において、9はゲートが第1
の入力端子1に接続され且つソースが接地された高周波
低雑音増幅用の第1のFET 、10はゲートが第2の入力
端子2に接続され且つソースが接地された高周波低雑音
増幅用の第2のFET 、11,12は第1,第2のFET
9,10の各ドレインと共通出力端子8との間にそれぞ
れ接続されている第1,第2のマイクロストリップライ
ン、13,14は第1,第2のFET 9,10の各ゲート
にゲートバイアス電圧をそれぞれ供給すると共に入力側
のインピーダンス整合をとる第1,第2のゲートバイア
ス入力兼インピーダンス整合用回路、15,16は第
1,第2のFET 9,10の各ドレインにドレインバイア
ス電圧をそれぞれ供給すると共に出力側のインピーダン
ス整合をとる第1,第2のドレインバイアス入力兼イン
ピーダンス整合用回路、17,18は第1,第2のマイ
クロストリップライン11,12に接続されている第
1,第2のDCブレークコンデンサである。
図7に示すような並列増幅部切換型高周波低雑音増幅装
置が提案されている。該図において、9はゲートが第1
の入力端子1に接続され且つソースが接地された高周波
低雑音増幅用の第1のFET 、10はゲートが第2の入力
端子2に接続され且つソースが接地された高周波低雑音
増幅用の第2のFET 、11,12は第1,第2のFET
9,10の各ドレインと共通出力端子8との間にそれぞ
れ接続されている第1,第2のマイクロストリップライ
ン、13,14は第1,第2のFET 9,10の各ゲート
にゲートバイアス電圧をそれぞれ供給すると共に入力側
のインピーダンス整合をとる第1,第2のゲートバイア
ス入力兼インピーダンス整合用回路、15,16は第
1,第2のFET 9,10の各ドレインにドレインバイア
ス電圧をそれぞれ供給すると共に出力側のインピーダン
ス整合をとる第1,第2のドレインバイアス入力兼イン
ピーダンス整合用回路、17,18は第1,第2のマイ
クロストリップライン11,12に接続されている第
1,第2のDCブレークコンデンサである。
【0010】かかる並列増幅部切換型高周波低雑音増幅
装置における第1,第2のマイクロストリップライン1
1,12の長さLは、オフ状態の方のFET が共通出力端
子8において高インピーダンスとなる長さ、即ちほぼ1
/4波長の長さに設定されている。この場合のインピー
ダンスには、オフ状態の方のFET のドレインバイアス入
力兼インピーダンス整合用回路における整合回路部のイ
ンピーダンスも加味されている。
装置における第1,第2のマイクロストリップライン1
1,12の長さLは、オフ状態の方のFET が共通出力端
子8において高インピーダンスとなる長さ、即ちほぼ1
/4波長の長さに設定されている。この場合のインピー
ダンスには、オフ状態の方のFET のドレインバイアス入
力兼インピーダンス整合用回路における整合回路部のイ
ンピーダンスも加味されている。
【0011】このように、高周波低雑音増幅用の第1,
第2のFET 9,10の各ドレインをほぼ1/4波長のマ
イクロストリップライン11,12をそれぞれ介して共
通出力端子8に接続すると、各FET 9,10の各ドレイ
ン側インピーダンスが高インピーダンスとなる。
第2のFET 9,10の各ドレインをほぼ1/4波長のマ
イクロストリップライン11,12をそれぞれ介して共
通出力端子8に接続すると、各FET 9,10の各ドレイ
ン側インピーダンスが高インピーダンスとなる。
【0012】この作用を利用すると、バイアス電圧をピ
ンチオフした一方のFET とは反対側の他方のFET のイン
ピーダンスに影響を与えることなく、該他方のFET に高
周波低雑音増幅動作をさせることができる。
ンチオフした一方のFET とは反対側の他方のFET のイン
ピーダンスに影響を与えることなく、該他方のFET に高
周波低雑音増幅動作をさせることができる。
【0013】
【発明が解決しようとする課題】しかしながら、図7に
示すような並列増幅部切換型高周波低雑音増幅装置で
は、第1,第2のドレインバイアス入力回路兼インピー
ダンス整合回路15,16の整合回路部におけるインピ
ーダンスと第1,第2のマイクロストリップライン1
1,12のインピーダンスとの和が高インピーダンスに
なるようにしているので、整合回路部の存在により回路
が大きくなり、それを設けるプリント基板の面積が大き
くなり、例えば衛星放送用受信用パラボラアンテナの前
面で該並列増幅部切換型高周波低雑音増幅装置を収容す
るコンバータボックスが大きくなり、受信の障害になり
易い問題点があった。また、整合回路部の存在分だけ装
置のコストアップを招く問題点があった。
示すような並列増幅部切換型高周波低雑音増幅装置で
は、第1,第2のドレインバイアス入力回路兼インピー
ダンス整合回路15,16の整合回路部におけるインピ
ーダンスと第1,第2のマイクロストリップライン1
1,12のインピーダンスとの和が高インピーダンスに
なるようにしているので、整合回路部の存在により回路
が大きくなり、それを設けるプリント基板の面積が大き
くなり、例えば衛星放送用受信用パラボラアンテナの前
面で該並列増幅部切換型高周波低雑音増幅装置を収容す
るコンバータボックスが大きくなり、受信の障害になり
易い問題点があった。また、整合回路部の存在分だけ装
置のコストアップを招く問題点があった。
【0014】本発明の目的は、装置を小型化でき、且つ
コストダウンを図ることができる並列増幅部切換型高周
波低雑音増幅装置を提供することにある。
コストダウンを図ることができる並列増幅部切換型高周
波低雑音増幅装置を提供することにある。
【0015】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の構成を説明すると、本発明はソースが接地
された高周波低雑音増幅用の第1,第2のFET と、前記
第1,第2のFET の各ゲートに高周波信号を入力する第
1,第2の入力端子と、前記第1,第2のFETの各ドレ
インに第1又は第2のマイクロストリップラインを介し
てそれぞれ接続された共通出力端子と、前記第1,第2
のFET の各ゲートにゲートバイアス電圧をそれぞれ供給
する第1,第2のゲートバイアス入力回路と、前記第
1,第2のFET の各ドレインにドレインバイアス電圧を
それぞれ供給する第1,第2のドレインバイアス入力回
路とを備え、いずれか一方の前記FET を選択して使用す
る並列増幅部切換型高周波低雑音増幅装置において、前
記第1,第2のマイクロストリップラインの長さは、ゲ
ートバイアス電圧をピンチオフした方の前記FETの出力
インピーダンスが他方の前記FET に最大利得を与える長
さにそれぞれ設定されていることを特徴とする。
めの本発明の構成を説明すると、本発明はソースが接地
された高周波低雑音増幅用の第1,第2のFET と、前記
第1,第2のFET の各ゲートに高周波信号を入力する第
1,第2の入力端子と、前記第1,第2のFETの各ドレ
インに第1又は第2のマイクロストリップラインを介し
てそれぞれ接続された共通出力端子と、前記第1,第2
のFET の各ゲートにゲートバイアス電圧をそれぞれ供給
する第1,第2のゲートバイアス入力回路と、前記第
1,第2のFET の各ドレインにドレインバイアス電圧を
それぞれ供給する第1,第2のドレインバイアス入力回
路とを備え、いずれか一方の前記FET を選択して使用す
る並列増幅部切換型高周波低雑音増幅装置において、前
記第1,第2のマイクロストリップラインの長さは、ゲ
ートバイアス電圧をピンチオフした方の前記FETの出力
インピーダンスが他方の前記FET に最大利得を与える長
さにそれぞれ設定されていることを特徴とする。
【0016】
【作用】このような装置では、各マイクロストリップラ
インが整合回路を兼ねるので、各FET の出力側に整合回
路を特別に設ける必要がない。従って、回路が簡単にな
り、小型化でき、コストダウンを図ることができる。
インが整合回路を兼ねるので、各FET の出力側に整合回
路を特別に設ける必要がない。従って、回路が簡単にな
り、小型化でき、コストダウンを図ることができる。
【0017】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。なお、前述した図7と対応する部分は、同
一符号を付けて示している。
に説明する。なお、前述した図7と対応する部分は、同
一符号を付けて示している。
【0018】図1は、本発明に係る並列増幅部切換型高
周波低雑音増幅装置の一実施例を示したものである。
周波低雑音増幅装置の一実施例を示したものである。
【0019】図において、19,20は第1,第2の入
力端子1,2と第1,第2のFET 9,10の各ゲート間
にそれぞれ接続された第1,第2のゲート入力整合回
路、21,22は第1,第2のFET 9,10の各ゲート
にゲートバイアス電圧Vgを印加する第1,第2のゲー
トバイアス電圧入力回路、23,24は第1,第2のFE
T 9,10の各ドレインにドレインバイアス電圧Vdを
印加する第1,第2のドレインバイアス電圧入力回路で
ある。
力端子1,2と第1,第2のFET 9,10の各ゲート間
にそれぞれ接続された第1,第2のゲート入力整合回
路、21,22は第1,第2のFET 9,10の各ゲート
にゲートバイアス電圧Vgを印加する第1,第2のゲー
トバイアス電圧入力回路、23,24は第1,第2のFE
T 9,10の各ドレインにドレインバイアス電圧Vdを
印加する第1,第2のドレインバイアス電圧入力回路で
ある。
【0020】かかる並列増幅部切換型高周波低雑音増幅
装置における第1,第2のマイクロストリップライン1
1,12の長さLは、ゲートバイアス電圧をピンチオフ
した方のFET の出力インピーダンスが他方のFET に最大
利得を与える長さにそれぞれ設定されている。
装置における第1,第2のマイクロストリップライン1
1,12の長さLは、ゲートバイアス電圧をピンチオフ
した方のFET の出力インピーダンスが他方のFET に最大
利得を与える長さにそれぞれ設定されている。
【0021】このように第1,第2のマイクロストリッ
プライン11,12の長さLを定めると、第1,第2の
FET 9,10の出力側には特別に整合回路を設ける必要
がなくなる。
プライン11,12の長さLを定めると、第1,第2の
FET 9,10の出力側には特別に整合回路を設ける必要
がなくなる。
【0022】図2(a),(b)は、現在市販されてい
る高周波低雑音増幅用のFET にバイアス電圧入力回路を
接続して、そのドレインバイアス電圧VdをOV、ゲー
トバイアス電圧Vgをピンチオフした場合のゲートイン
ピーダンスS11及びドレインインピーダンスS22を示
す。なお、これらの値は、該FET の出力側にはマイクロ
ストリップラインも共通出力端子も接続されていない状
態での値である。
る高周波低雑音増幅用のFET にバイアス電圧入力回路を
接続して、そのドレインバイアス電圧VdをOV、ゲー
トバイアス電圧Vgをピンチオフした場合のゲートイン
ピーダンスS11及びドレインインピーダンスS22を示
す。なお、これらの値は、該FET の出力側にはマイクロ
ストリップラインも共通出力端子も接続されていない状
態での値である。
【0023】この結果より、図2(b)のドレインイン
ピーダンスS22が衛星放送受信用周波数帯(図2・bの
マーク3〜マーク4)において低インピーダンスとなっ
ていることがインピーダンススミスチャート上の左側に
存在することでわかる。ここで、マーク3は11GHz、
マーク4は12GHzである。
ピーダンスS22が衛星放送受信用周波数帯(図2・bの
マーク3〜マーク4)において低インピーダンスとなっ
ていることがインピーダンススミスチャート上の左側に
存在することでわかる。ここで、マーク3は11GHz、
マーク4は12GHzである。
【0024】図3(a)(b)は、図2で使用したFET
のドレインに図1のところで説明した長さを持つマイク
ロストリップラインを接続し、ゲートをピンチオフ状態
にしたときのゲート側インピーダンスS11' 及びドレイ
ン側インピーダンスS22' を示す。
のドレインに図1のところで説明した長さを持つマイク
ロストリップラインを接続し、ゲートをピンチオフ状態
にしたときのゲート側インピーダンスS11' 及びドレイ
ン側インピーダンスS22' を示す。
【0025】これらゲート側インピーダンスS11' 及び
ドレイン側インピーダンスS22' は、第1,第2のマイ
クロストリップライン11,12の長さLに応じて式
(1)の関数でインピーダンススミスチャート上を移動
する。
ドレイン側インピーダンスS22' は、第1,第2のマイ
クロストリップライン11,12の長さLに応じて式
(1)の関数でインピーダンススミスチャート上を移動
する。
【0026】 j(Z0 /Zs)・tan βL …(1) ここで、β=2π/λe であり、λe は実効波長であ
る。
る。
【0027】この結果より、ドレイン側インピーダンス
S22''が、受信周波数帯でインピーダンススミスチャー
ト上の下半円内に存在するような長さにLを選定する
と、容量性インピーダンスを示し、上半円内に存在する
ような長さにLを選定すると、誘導性インピーダンスを
示す。
S22''が、受信周波数帯でインピーダンススミスチャー
ト上の下半円内に存在するような長さにLを選定する
と、容量性インピーダンスを示し、上半円内に存在する
ような長さにLを選定すると、誘導性インピーダンスを
示す。
【0028】この作用を利用して、図1の回路を構成す
ると、オフにして使用しない方のFET のドレイン側イン
ピーダンスS22' で最大利得を得るに最適なインピーダ
ンスを与える長さLを選定すれば、オンにして使用する
方のFET で高周波低雑音増幅動作をさせることができ
る。
ると、オフにして使用しない方のFET のドレイン側イン
ピーダンスS22' で最大利得を得るに最適なインピーダ
ンスを与える長さLを選定すれば、オンにして使用する
方のFET で高周波低雑音増幅動作をさせることができ
る。
【0029】この場合、オンにして使用する方のFET の
ゲートとドレインにはそれぞれ所定のバイアス電圧を与
え、オフにして使用しない方のFETのゲートにはピンチ
オフ電圧を与え、ドレインにはOV電圧を与えるように
する。このようにすると、両FET 9,10に与えるバイ
アス電圧を切換えることで、必要なFET を選択して低雑
音増幅させることができる。
ゲートとドレインにはそれぞれ所定のバイアス電圧を与
え、オフにして使用しない方のFETのゲートにはピンチ
オフ電圧を与え、ドレインにはOV電圧を与えるように
する。このようにすると、両FET 9,10に与えるバイ
アス電圧を切換えることで、必要なFET を選択して低雑
音増幅させることができる。
【0030】次に、本発明の応用例について図4及び図
5を参照して説明する。
5を参照して説明する。
【0031】図4は、共通に受信した高周波信号を選択
的に低雑音増幅する並列増幅部切換型高周波低雑音増幅
装置の例を示したものである。図において、25は共通
入力端子、28,29は該共通入力端子25にゲートが
それぞれ接続された高周波低雑音増幅用のFET 、30,
31は共通入力端子25と各FET 28,29のゲート間
にDCブレークコンデンサ32,33を介して接続され
ている長さLのマイクロストリップライン、34,35
はFET 28,29の各ゲートにゲートバイアス電圧を供
給するゲートバイアス電圧入力回路である。マイクロス
トリップライン30,31の長さLは、ゲートバイアス
電圧をピンチオフした方のFET の出力インピーダンスが
他方のFET に最大利得を与える長さにそれぞれ設定され
ている36,37はFET 28,29の各ドレインにドレ
インバイアス電圧Vdを印加するドレインバイアス電圧
入力回路、38,39はFET 28,29のドレインに接
続されたドレイン出力整合回路、40,41はドレイン
出力整合回路38,39の出力端に設けられた第1,第
2の出力端子である。
的に低雑音増幅する並列増幅部切換型高周波低雑音増幅
装置の例を示したものである。図において、25は共通
入力端子、28,29は該共通入力端子25にゲートが
それぞれ接続された高周波低雑音増幅用のFET 、30,
31は共通入力端子25と各FET 28,29のゲート間
にDCブレークコンデンサ32,33を介して接続され
ている長さLのマイクロストリップライン、34,35
はFET 28,29の各ゲートにゲートバイアス電圧を供
給するゲートバイアス電圧入力回路である。マイクロス
トリップライン30,31の長さLは、ゲートバイアス
電圧をピンチオフした方のFET の出力インピーダンスが
他方のFET に最大利得を与える長さにそれぞれ設定され
ている36,37はFET 28,29の各ドレインにドレ
インバイアス電圧Vdを印加するドレインバイアス電圧
入力回路、38,39はFET 28,29のドレインに接
続されたドレイン出力整合回路、40,41はドレイン
出力整合回路38,39の出力端に設けられた第1,第
2の出力端子である。
【0032】このような並列増幅部切換型高周波低雑音
増幅装置は、図4のように長さLのマイクロストリップ
ライン30,31を介して共通入力端子25にFET 2
8,29を接続した場合、ドレインバイアス電圧Vdを
OV、ゲートバイアス電圧Vgをピンチオフとすると、
各FET 28,29のゲート側インピーダンスS11' 又は
S11''は、長さLに応じて式(1)の関数としてインピ
ーダンススミスチャート上を移動する。
増幅装置は、図4のように長さLのマイクロストリップ
ライン30,31を介して共通入力端子25にFET 2
8,29を接続した場合、ドレインバイアス電圧Vdを
OV、ゲートバイアス電圧Vgをピンチオフとすると、
各FET 28,29のゲート側インピーダンスS11' 又は
S11''は、長さLに応じて式(1)の関数としてインピ
ーダンススミスチャート上を移動する。
【0033】よって、図4のような回路構成とすること
により、オフとする方のFET のインピーダンスを最適な
整合素子として用いることにより、オンとして使用する
方のFET で高周波低雑音増幅させることができる。しか
も、互いにFET 28,29のバイアス電圧を切換えるこ
とで、必要な出力端子40又は41を選択して出力する
ことができる。
により、オフとする方のFET のインピーダンスを最適な
整合素子として用いることにより、オンとして使用する
方のFET で高周波低雑音増幅させることができる。しか
も、互いにFET 28,29のバイアス電圧を切換えるこ
とで、必要な出力端子40又は41を選択して出力する
ことができる。
【0034】図5は、図4に示す回路の出力端に通過周
波数帯域の異なる第1,第2のバンドパスフィルタ4
2,43を介して図1に示す回路を接続した例を示した
ものである。
波数帯域の異なる第1,第2のバンドパスフィルタ4
2,43を介して図1に示す回路を接続した例を示した
ものである。
【0035】このようにすると、各FET 9,10,2
8,29のバイアス電圧を切換えることで必要な周波数
帯域を選択して高周波低雑音増幅することができる。
8,29のバイアス電圧を切換えることで必要な周波数
帯域を選択して高周波低雑音増幅することができる。
【0036】
【発明の効果】以上説明したように本発明に係る並列増
幅部切換型高周波低雑音増幅装置は、高周波低雑音増幅
用の第1,第2のFET の各ドレインと共通出力端子との
間に接続した第1又は第2のマイクロストリップライン
の長さを、ゲートバイアス電圧をピンチオフした方のFE
T の出力インピーダンスが他方のFET に最大利得を与え
る長さにそれぞれ設定したので、各マイクロストリップ
ラインが整合回路を兼ねることになり、各FET の出力側
に整合回路を特別に設ける必要がなくなる利点がある。
従って、本発明によれば、回路が簡単になり、小型化で
き、コストダウンを図ることができる。
幅部切換型高周波低雑音増幅装置は、高周波低雑音増幅
用の第1,第2のFET の各ドレインと共通出力端子との
間に接続した第1又は第2のマイクロストリップライン
の長さを、ゲートバイアス電圧をピンチオフした方のFE
T の出力インピーダンスが他方のFET に最大利得を与え
る長さにそれぞれ設定したので、各マイクロストリップ
ラインが整合回路を兼ねることになり、各FET の出力側
に整合回路を特別に設ける必要がなくなる利点がある。
従って、本発明によれば、回路が簡単になり、小型化で
き、コストダウンを図ることができる。
【図1】本発明に係る並列増幅部切換型高周波低雑音増
幅装置の一実施例のブロック回路図である。
幅装置の一実施例のブロック回路図である。
【図2】(a)(b)はバイアス回路を有する独立のFE
T のドレインバイアス電圧をOV、ゲートバイアス電圧
をピンチオフした時のゲートインピーダンスS11及びド
レインインピーダンスS22を示すインピーダンススミス
チャートである。
T のドレインバイアス電圧をOV、ゲートバイアス電圧
をピンチオフした時のゲートインピーダンスS11及びド
レインインピーダンスS22を示すインピーダンススミス
チャートである。
【図3】(a)(b)は図2で使用したFET のドレイン
端子に長さLのマイクロストリップラインを取付けた場
合のゲート側インピーダンスS11'及びドレイン側イン
ピーダンスS22' を示すインピーダンススミスチャート
である。
端子に長さLのマイクロストリップラインを取付けた場
合のゲート側インピーダンスS11'及びドレイン側イン
ピーダンスS22' を示すインピーダンススミスチャート
である。
【図4】本発明に係る増幅装置の応用例を示すブロック
回路図である。
回路図である。
【図5】本発明に係る増幅装置の他の応用例を示すブロ
ック回路図である。
ック回路図である。
【図6】従来のこの種の増幅装置を示す回路図である。
【図7】従来のこの種の増幅装置の他の例を示す回路図
である。
である。
1,2…第1,第2の入力端子、3,4…第1,第2の
低雑音増幅部、8…共通出力端子、9,10…高周波低
雑音増幅用の第1,第2のFET 、11,12…第1,第
2のマイクロストリップライン、17,18…DCブレ
ークコンデンサ、19,20…第1,第2のゲート入力
整合回路、21,22…第1,第2のゲートバイアス電
圧入力回路、23,24…第1,第2のドレインバイア
ス電圧入力回路。
低雑音増幅部、8…共通出力端子、9,10…高周波低
雑音増幅用の第1,第2のFET 、11,12…第1,第
2のマイクロストリップライン、17,18…DCブレ
ークコンデンサ、19,20…第1,第2のゲート入力
整合回路、21,22…第1,第2のゲートバイアス電
圧入力回路、23,24…第1,第2のドレインバイア
ス電圧入力回路。
Claims (1)
- 【特許請求の範囲】 【請求項1】 ソースが接地された高周波低雑音増幅用
の第1,第2のFETと、前記第1,第2のFET の各ゲー
トに高周波信号を入力する第1,第2の入力端子と、前
記第1,第2のFET の各ドレインに第1又は第2のマイ
クロストリップラインを介してそれぞれ接続された共通
出力端子と、前記第1,第2のFET の各ゲートにゲート
バイアス電圧をそれぞれ供給する第1,第2のゲートバ
イアス入力回路と、前記第1,第2のFET の各ドレイン
にドレインバイアス電圧をそれぞれ供給する第1,第2
のドレインバイアス入力回路とを備え、いずれか一方の
前記FET を選択して使用する並列増幅部切換型高周波低
雑音増幅装置において、 前記第1,第2のマイクロストリップラインの長さは、
ゲートバイアス電圧をピンチオフした方の前記FET の出
力インピーダンスが他方の前記FETに最大利得を与える
長さにそれぞれ設定されていることを特徴とする並列増
幅部切換型高周波低雑音増幅装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3162706A JPH0514068A (ja) | 1991-07-03 | 1991-07-03 | 並列増幅部切換型高周波低雑音増幅装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3162706A JPH0514068A (ja) | 1991-07-03 | 1991-07-03 | 並列増幅部切換型高周波低雑音増幅装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0514068A true JPH0514068A (ja) | 1993-01-22 |
Family
ID=15759753
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3162706A Withdrawn JPH0514068A (ja) | 1991-07-03 | 1991-07-03 | 並列増幅部切換型高周波低雑音増幅装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0514068A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05171805A (ja) * | 1991-12-24 | 1993-07-09 | Fujita Corp | コンクリートの打設方法及び装置 |
WO1997008159A1 (en) * | 1995-08-24 | 1997-03-06 | Pharmacia & Upjohn S.P.A. | 1(hetero)aryl-4-(condensed thiazol-2-ylalkyl)-piperazine derivatives, their preparation and their use in the treatment of 5-ht1a-receptor mediated disorders |
WO2000018749A1 (de) * | 1998-09-29 | 2000-04-06 | Aventis Pharma Deutschland Gmbh | Indeno-, naphtho- und benzocyclohepta-dihydrothiazol derivate, deren herstellung und deren verwendung als anorektische arzneimittel |
WO2004070945A1 (ja) * | 2003-02-04 | 2004-08-19 | Fujitsu Limited | 電力増幅装置 |
JP2008295088A (ja) * | 1995-09-29 | 2008-12-04 | Panasonic Corp | 電力増幅器 |
JP2010533423A (ja) * | 2007-07-10 | 2010-10-21 | クゥアルコム・インコーポレイテッド | 異なった周波数に同調される複数の並列sr増幅器を有している超再生(sr)装置 |
JP2013076702A (ja) * | 2007-07-12 | 2013-04-25 | Qualcomm Inc | 遠隔通信装置の間の見通し線(los)距離を判定する方法 |
CN111525895A (zh) * | 2020-06-17 | 2020-08-11 | 成都华光瑞芯微电子股份有限公司 | 一种有源偏置集成电路宽带低噪声放大器 |
-
1991
- 1991-07-03 JP JP3162706A patent/JPH0514068A/ja not_active Withdrawn
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05171805A (ja) * | 1991-12-24 | 1993-07-09 | Fujita Corp | コンクリートの打設方法及び装置 |
WO1997008159A1 (en) * | 1995-08-24 | 1997-03-06 | Pharmacia & Upjohn S.P.A. | 1(hetero)aryl-4-(condensed thiazol-2-ylalkyl)-piperazine derivatives, their preparation and their use in the treatment of 5-ht1a-receptor mediated disorders |
JP2008295088A (ja) * | 1995-09-29 | 2008-12-04 | Panasonic Corp | 電力増幅器 |
WO2000018749A1 (de) * | 1998-09-29 | 2000-04-06 | Aventis Pharma Deutschland Gmbh | Indeno-, naphtho- und benzocyclohepta-dihydrothiazol derivate, deren herstellung und deren verwendung als anorektische arzneimittel |
WO2004070945A1 (ja) * | 2003-02-04 | 2004-08-19 | Fujitsu Limited | 電力増幅装置 |
JP2010533423A (ja) * | 2007-07-10 | 2010-10-21 | クゥアルコム・インコーポレイテッド | 異なった周波数に同調される複数の並列sr増幅器を有している超再生(sr)装置 |
JP2013076702A (ja) * | 2007-07-12 | 2013-04-25 | Qualcomm Inc | 遠隔通信装置の間の見通し線(los)距離を判定する方法 |
CN111525895A (zh) * | 2020-06-17 | 2020-08-11 | 成都华光瑞芯微电子股份有限公司 | 一种有源偏置集成电路宽带低噪声放大器 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4959873A (en) | Transmission line switch | |
US7202749B2 (en) | AC coupling technique for improved noise performance and simple biasing | |
JP2004274108A (ja) | 利得可変型増幅器 | |
CN116131770B (zh) | 一种高集成度的高线性低噪声放大器 | |
JP2002141759A (ja) | 利得可変増幅器 | |
JPH0376609B2 (ja) | ||
JPH0514068A (ja) | 並列増幅部切換型高周波低雑音増幅装置 | |
US6121840A (en) | High-frequency amplifier | |
RU2181928C2 (ru) | Коммутатор с высокой развязкой | |
US20110128079A1 (en) | Multi-band power amplifier with high-frequency transformer | |
JPH06232657A (ja) | 高周波増幅器 | |
CA2225855C (en) | High-frequency amplifier | |
US20060091959A1 (en) | Low noise amplifier with low noise, high isolation bias circuit | |
JP3970454B2 (ja) | 高周波アイソレーションアンプ | |
JPH04243307A (ja) | 並列増幅部切換型高周波低雑音増幅装置 | |
GB2220538A (en) | Transmission line switch | |
JP4037654B2 (ja) | 低雑音増幅器 | |
US11437965B2 (en) | Variable gain amplifier and wireless communication device | |
US20090309660A1 (en) | Device for amplifying a broadband rf signal | |
JP3032611B2 (ja) | マイクロ波増幅器のバイアス回路 | |
JP2002164701A (ja) | 高周波回路 | |
JP3476663B2 (ja) | 信号選択回路 | |
JP2660936B2 (ja) | 低雑音増幅装置 | |
JPH06101653B2 (ja) | モノリシツクマイクロ波増幅器 | |
JP2943348B2 (ja) | 周波数変換器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |