JP2002141759A - 利得可変増幅器 - Google Patents
利得可変増幅器Info
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- H03F1/34—Negative-feedback-circuit arrangements with or without positive feedback
- H03F1/342—Negative-feedback-circuit arrangements with or without positive feedback in field-effect transistor amplifiers
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
- H03G1/007—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using FET type devices
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Abstract
(57)【要約】
【課題】高周波信号を送受信する通信装置に用いられる
高周波増幅器において、低利得動作あるいは減衰動作す
る利得制御が可能な利得可変増幅器を提供する。 【解決手段】信号を増幅する増幅素子と、抵抗を制御端
子の電位に応じて制御できる可変抵抗素子とを備え、前
記増幅素子を２段以上接続した利得可変増幅器におい
て、前記増幅素子の出力の位相が反転する増幅素子どう
しの出力と出力との間に、前記可変抵抗素子を接続した
ことを特徴とする。
高周波増幅器において、低利得動作あるいは減衰動作す
る利得制御が可能な利得可変増幅器を提供する。 【解決手段】信号を増幅する増幅素子と、抵抗を制御端
子の電位に応じて制御できる可変抵抗素子とを備え、前
記増幅素子を２段以上接続した利得可変増幅器におい
て、前記増幅素子の出力の位相が反転する増幅素子どう
しの出力と出力との間に、前記可変抵抗素子を接続した
ことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、高周波信号を送受
信する通信装置に用いられる高周波増幅器において、低
利得動作あるいは減衰動作する利得制御が可能な利得可
変増幅器に関する。
信する通信装置に用いられる高周波増幅器において、低
利得動作あるいは減衰動作する利得制御が可能な利得可
変増幅器に関する。
【０００２】
【従来の技術】無線通信に用いられる受信回路では、受
信レベルが極めて広く必要であり、そのために受信ミキ
サの前段の無線周波数帯増幅部でレベル制御が必要にな
っている。また、送信回路では、受信器との距離に応じ
て受信側の歪低減や送信電力低減のため、送信電力のレ
ベル調整が必要となっている。このような入力信号の大
小による増幅及び減衰の操作や送信電力のレベル調整に
は、増幅素子と可変抵抗素子とで構成された利得可変増
幅器が使用されていた。
信レベルが極めて広く必要であり、そのために受信ミキ
サの前段の無線周波数帯増幅部でレベル制御が必要にな
っている。また、送信回路では、受信器との距離に応じ
て受信側の歪低減や送信電力低減のため、送信電力のレ
ベル調整が必要となっている。このような入力信号の大
小による増幅及び減衰の操作や送信電力のレベル調整に
は、増幅素子と可変抵抗素子とで構成された利得可変増
幅器が使用されていた。
【０００３】図５に、このような利得可変増幅器の一例
を示す。この利得可変増幅器は、図示されるように、高
周波信号が印加される入力端子７１と高周波信号が出力
される出力端子７２との間に、増幅素子として用いるソ
ース接地のＦＥＴ７３を設けたものである。すなわち、
ＦＥＴ７３のゲートはコンデンサ７５を介して入力端子
７１に接続され、ＦＥＴ７３のドレインはコンデンサ７
６を介して出力端子７２に接続されている。また、ＦＥ
Ｔ７３のドレインはインダクタンス素子８０を介してド
レイン電源端子７７に接続され、このドレイン電源端子
７７からＦＥＴ７３のドレインに電圧が印加されてい
る。さらに、ＦＥＴ７３のゲートは抵抗８１を介してゲ
ート電源端子７８に接続され、このゲート電源端子７８
からＦＥＴ７３のゲートに電圧が印加されている。
を示す。この利得可変増幅器は、図示されるように、高
周波信号が印加される入力端子７１と高周波信号が出力
される出力端子７２との間に、増幅素子として用いるソ
ース接地のＦＥＴ７３を設けたものである。すなわち、
ＦＥＴ７３のゲートはコンデンサ７５を介して入力端子
７１に接続され、ＦＥＴ７３のドレインはコンデンサ７
６を介して出力端子７２に接続されている。また、ＦＥ
Ｔ７３のドレインはインダクタンス素子８０を介してド
レイン電源端子７７に接続され、このドレイン電源端子
７７からＦＥＴ７３のドレインに電圧が印加されてい
る。さらに、ＦＥＴ７３のゲートは抵抗８１を介してゲ
ート電源端子７８に接続され、このゲート電源端子７８
からＦＥＴ７３のゲートに電圧が印加されている。
【０００４】また、ＦＥＴ７３のドレインとゲートの間
には、ＦＥＴ７３のドレインからの出力をＦＥＴ７３の
ゲートに負帰還させるために、可変抵抗素子として用い
るＦＥＴ７４を設けている。ＦＥＴ７４のドレインはＦ
ＥＴ７３のドレインに接続されている。さらに、ＦＥＴ
７４のソースは、コンデンサ８３を介してＦＥＴ７３の
ゲートに接続されている。このコンデンサ８３の役割
は、ＦＥＴ７３のドレイン電圧とＦＥＴ７３のゲート電
圧を直流的に分離するためである。また、ＦＥＴ７４の
ソースとドレインの間には、ＦＥＴ７４のソースとドレ
インの電圧をほぼ同電位にするために抵抗８４を設けて
いる。さらに、ＦＥＴ７４のゲートには、抵抗８２を介
して制御端子７９が接続されている。この制御端子７９
から抵抗８２を介してＦＥＴ７４のゲートに電圧が印加
される。
には、ＦＥＴ７３のドレインからの出力をＦＥＴ７３の
ゲートに負帰還させるために、可変抵抗素子として用い
るＦＥＴ７４を設けている。ＦＥＴ７４のドレインはＦ
ＥＴ７３のドレインに接続されている。さらに、ＦＥＴ
７４のソースは、コンデンサ８３を介してＦＥＴ７３の
ゲートに接続されている。このコンデンサ８３の役割
は、ＦＥＴ７３のドレイン電圧とＦＥＴ７３のゲート電
圧を直流的に分離するためである。また、ＦＥＴ７４の
ソースとドレインの間には、ＦＥＴ７４のソースとドレ
インの電圧をほぼ同電位にするために抵抗８４を設けて
いる。さらに、ＦＥＴ７４のゲートには、抵抗８２を介
して制御端子７９が接続されている。この制御端子７９
から抵抗８２を介してＦＥＴ７４のゲートに電圧が印加
される。
【０００５】ここで、制御端子７９の電圧が変化すると
ＦＥＴ７４のゲート電圧も変化するため、これに伴って
ＦＥＴ７４のソース・ドレイン間の抵抗が変化するの
で、ＦＥＴ７４を可変抵抗素子として用いることができ
る。また、ＦＥＴ７４のゲート電圧が大きくなるとＦＥ
Ｔ７４のソース・ドレイン間の抵抗は小さくなるため、
ＦＥＴ７３のドレインからＦＥＴ７３のゲートへ帰還さ
れる負帰還量を大きくすることでＦＥＴ７３の利得を小
さくすることができる。さらに、ＦＥＴ７４のゲート電
圧が小さくなるとＦＥＴ７４のソース・ドレイン間の抵
抗は大きくなるため、ＦＥＴ７３のドレインからのＦＥ
Ｔ７３のゲートへ帰還される負帰還量を小さくすること
でＦＥＴ７３の利得を大きくすることができる。これに
より、１段の利得可変増幅器を構成していた。
ＦＥＴ７４のゲート電圧も変化するため、これに伴って
ＦＥＴ７４のソース・ドレイン間の抵抗が変化するの
で、ＦＥＴ７４を可変抵抗素子として用いることができ
る。また、ＦＥＴ７４のゲート電圧が大きくなるとＦＥ
Ｔ７４のソース・ドレイン間の抵抗は小さくなるため、
ＦＥＴ７３のドレインからＦＥＴ７３のゲートへ帰還さ
れる負帰還量を大きくすることでＦＥＴ７３の利得を小
さくすることができる。さらに、ＦＥＴ７４のゲート電
圧が小さくなるとＦＥＴ７４のソース・ドレイン間の抵
抗は大きくなるため、ＦＥＴ７３のドレインからのＦＥ
Ｔ７３のゲートへ帰還される負帰還量を小さくすること
でＦＥＴ７３の利得を大きくすることができる。これに
より、１段の利得可変増幅器を構成していた。
【０００６】つぎに、図６には、図５に示した利得可変
増幅器を用いた多段の利得可変増幅器を示す。この多段
の利得可変増幅器は、高周波信号が印加される入力端子
７１と高周波信号が出力される出力端子７２との間に、
図５に示した利得可変増幅器とこの利得可変増幅器の前
後に増幅素子として用いるＦＥＴ８５とＦＥＴ９１を接
続した構成である。
増幅器を用いた多段の利得可変増幅器を示す。この多段
の利得可変増幅器は、高周波信号が印加される入力端子
７１と高周波信号が出力される出力端子７２との間に、
図５に示した利得可変増幅器とこの利得可変増幅器の前
後に増幅素子として用いるＦＥＴ８５とＦＥＴ９１を接
続した構成である。
【０００７】まず、高周波信号が印加される入力端子７
１と高周波信号が出力される出力端子７２との間に、増
幅素子として用いるソース接地のＦＥＴ８５と、図５に
示した利得可変増幅器と、増幅素子として用いるソース
接地のＦＥＴ９１とが設けられ、ＦＥＴ８５のゲートは
コンデンサ８６を介して入力端子７１に接続され、ＦＥ
Ｔ８５のドレインは図５に示した利得可変増幅器のコン
デンサ７５に接続され、ＦＥＴ９１のゲートは図５に示
した利得可変増幅器のコンデンサ７６に接続され、ＦＥ
Ｔ９１のドレインはコンデンサ９２を介して出力端子７
２に接続されている。
１と高周波信号が出力される出力端子７２との間に、増
幅素子として用いるソース接地のＦＥＴ８５と、図５に
示した利得可変増幅器と、増幅素子として用いるソース
接地のＦＥＴ９１とが設けられ、ＦＥＴ８５のゲートは
コンデンサ８６を介して入力端子７１に接続され、ＦＥ
Ｔ８５のドレインは図５に示した利得可変増幅器のコン
デンサ７５に接続され、ＦＥＴ９１のゲートは図５に示
した利得可変増幅器のコンデンサ７６に接続され、ＦＥ
Ｔ９１のドレインはコンデンサ９２を介して出力端子７
２に接続されている。
【０００８】また、ＦＥＴ８５のドレインはインダクタ
ンス素子８９を介してドレイン電源端子８７に接続さ
れ、このドレイン電源端子８７からＦＥＴ８５のドレイ
ンに電圧が印加されている。さらに、ＦＥＴ８５のゲー
トは抵抗９０を介してゲート電源端子８８に接続され、
このゲート電源端子８８からＦＥＴ８５のゲートに電圧
が印加されている。
ンス素子８９を介してドレイン電源端子８７に接続さ
れ、このドレイン電源端子８７からＦＥＴ８５のドレイ
ンに電圧が印加されている。さらに、ＦＥＴ８５のゲー
トは抵抗９０を介してゲート電源端子８８に接続され、
このゲート電源端子８８からＦＥＴ８５のゲートに電圧
が印加されている。
【０００９】また、ＦＥＴ９１のドレインはインダクタ
ンス素子９５を介してドレイン電源端子９３に接続さ
れ、このドレイン電源端子９３からＦＥＴ９１のドレイ
ンに電圧が印加されている。さらに、ＦＥＴ９１のゲー
トは抵抗９６を介してゲート電源端子９４に接続され、
このゲート電源端子９４からＦＥＴ９１のゲートに電圧
が印加されている。このようにして、多段の利得可変増
幅器を構成していた。
ンス素子９５を介してドレイン電源端子９３に接続さ
れ、このドレイン電源端子９３からＦＥＴ９１のドレイ
ンに電圧が印加されている。さらに、ＦＥＴ９１のゲー
トは抵抗９６を介してゲート電源端子９４に接続され、
このゲート電源端子９４からＦＥＴ９１のゲートに電圧
が印加されている。このようにして、多段の利得可変増
幅器を構成していた。
【００１０】図５、図６に示した利得可変増幅器おいて
は、可変抵抗素子として用いるＦＥＴ７４を増幅素子と
して用いるＦＥＴ７３のドレイン・ゲート間に設けるた
めに、コンデンサ８３をＦＥＴ７４に直列に接続してＦ
ＥＴ７３のドレイン電圧とＦＥＴ７３のゲート電圧を直
流的に分離していた。
は、可変抵抗素子として用いるＦＥＴ７４を増幅素子と
して用いるＦＥＴ７３のドレイン・ゲート間に設けるた
めに、コンデンサ８３をＦＥＴ７４に直列に接続してＦ
ＥＴ７３のドレイン電圧とＦＥＴ７３のゲート電圧を直
流的に分離していた。
【００１１】
【発明が解決しようとする課題】しかしながら、このコ
ンデンサ８３は、容量値が小さいと低周波帯のインピー
ダンスが高くなり、利得制御できる低周波側の帯域に制
約が生じるため、利得可変増幅器をマイクロ波モノリシ
ック集積回路（以下、ＭＭＩＣとする）化する場合に、
非常に大きな面積をコンデンサ８３が必要とし、ＭＭＩ
Ｃが大きくなってしまう欠点があった。また、コンデン
サ８３の容量値によっては、コンデンサ８３の遮断周波
数付近で負帰還の位相が反転して、正帰還となって回路
が不安定になり発振を起こしてしまう場合があった。
ンデンサ８３は、容量値が小さいと低周波帯のインピー
ダンスが高くなり、利得制御できる低周波側の帯域に制
約が生じるため、利得可変増幅器をマイクロ波モノリシ
ック集積回路（以下、ＭＭＩＣとする）化する場合に、
非常に大きな面積をコンデンサ８３が必要とし、ＭＭＩ
Ｃが大きくなってしまう欠点があった。また、コンデン
サ８３の容量値によっては、コンデンサ８３の遮断周波
数付近で負帰還の位相が反転して、正帰還となって回路
が不安定になり発振を起こしてしまう場合があった。
【００１２】また、このような利得可変増幅器をＭＭＩ
Ｃ化したときに、ＭＭＩＣの中に形成された各ＦＥＴの
形成状態を検査するために、ＦＥＴのドレイン、ソー
ス、ゲートの各端子を検査装置に直流的に接続する必要
があった。このため、可変抵抗素子に用いるＦＥＴ７４
のソースがコンデンサ８３によって直流的に遮断され
て、外部端子（ゲート電源端子やドレイン電源端子な
ど）に接続されていない場合には、検査用の端子を設け
てその端子をＦＥＴ７４のソースに接続する必要があっ
た。このため、ＭＭＩＣのチップ面積が大きくなる問題
点があった。
Ｃ化したときに、ＭＭＩＣの中に形成された各ＦＥＴの
形成状態を検査するために、ＦＥＴのドレイン、ソー
ス、ゲートの各端子を検査装置に直流的に接続する必要
があった。このため、可変抵抗素子に用いるＦＥＴ７４
のソースがコンデンサ８３によって直流的に遮断され
て、外部端子（ゲート電源端子やドレイン電源端子な
ど）に接続されていない場合には、検査用の端子を設け
てその端子をＦＥＴ７４のソースに接続する必要があっ
た。このため、ＭＭＩＣのチップ面積が大きくなる問題
点があった。
【００１３】本発明の利得可変増幅器は、上述の問題を
鑑みてなされたものであり、これらの問題を解決し、帰
還回路に用いる直流カット用のコンデンサの遮断周波数
近くの周波数帯で発生する発振を抑え、小型化したＭＭ
ＩＣとして提供することを目的としている。
鑑みてなされたものであり、これらの問題を解決し、帰
還回路に用いる直流カット用のコンデンサの遮断周波数
近くの周波数帯で発生する発振を抑え、小型化したＭＭ
ＩＣとして提供することを目的としている。
【００１４】
【課題を解決するための手段】上記目的を達成するため
本発明の利得可変増幅器は、信号を増幅する増幅素子
と、制御端子の電位に応じて抵抗が制御できる可変抵抗
素子とを備えてなる利得可変増幅器において、前記増幅
素子が２個以上（直列）に接続されるとともに、出力の
位相が反転した２個の増幅素子の出力と出力との間に前
記可変抵抗素子が接続されたことを特徴とする。
本発明の利得可変増幅器は、信号を増幅する増幅素子
と、制御端子の電位に応じて抵抗が制御できる可変抵抗
素子とを備えてなる利得可変増幅器において、前記増幅
素子が２個以上（直列）に接続されるとともに、出力の
位相が反転した２個の増幅素子の出力と出力との間に前
記可変抵抗素子が接続されたことを特徴とする。
【００１５】また、信号を増幅する増幅素子と、制御端
子の電位に応じて抵抗が制御できる可変抵抗素子とを備
えてなる利得可変増幅器において、前記増幅素子が２個
以上（直列）に接続されるとともに、入力の位相が反転
した２個の増幅素子の入力と入力との間に前記可変抵抗
素子が接続されたことを特徴とする。
子の電位に応じて抵抗が制御できる可変抵抗素子とを備
えてなる利得可変増幅器において、前記増幅素子が２個
以上（直列）に接続されるとともに、入力の位相が反転
した２個の増幅素子の入力と入力との間に前記可変抵抗
素子が接続されたことを特徴とする。
【００１６】これにより、負帰還量を調整する可変抵抗
素子に直列に接続するコンデンサを省くことができるの
で、ＭＭＩＣの小型化ができ、さらに、低周波側での周
波数帯域の制限をなくすことともに、コンデンサの遮断
周波数近くでの発振を抑制することができる。
素子に直列に接続するコンデンサを省くことができるの
で、ＭＭＩＣの小型化ができ、さらに、低周波側での周
波数帯域の制限をなくすことともに、コンデンサの遮断
周波数近くでの発振を抑制することができる。
【００１７】
【発明の実施の形態】［第１実施例、図１］以下、本発
明の実施例である利得可変増幅器について、図１に基づ
いて説明する。
明の実施例である利得可変増幅器について、図１に基づ
いて説明する。
【００１８】図１に示す利得可変増幅器は、高周波信号
が印加される入力端子１と高周波信号が出力される出力
端子２との間に、増幅素子として用いるソース接地のＦ
ＥＴ３、ＦＥＴ４、ＦＥＴ６が設けられ、ＦＥＴ３のゲ
ートはコンデンサ７を介して入力端子１に接続され、Ｆ
ＥＴ３のドレインはコンデンサ８を介してＦＥＴ４のゲ
ートに接続され、ＦＥＴ４のドレインはコンデンサ９を
介してＦＥＴ６のゲートに接続され、ＦＥＴ６のドレイ
ンはコンデンサ１０を介して出力端子２に接続されてい
る。
が印加される入力端子１と高周波信号が出力される出力
端子２との間に、増幅素子として用いるソース接地のＦ
ＥＴ３、ＦＥＴ４、ＦＥＴ６が設けられ、ＦＥＴ３のゲ
ートはコンデンサ７を介して入力端子１に接続され、Ｆ
ＥＴ３のドレインはコンデンサ８を介してＦＥＴ４のゲ
ートに接続され、ＦＥＴ４のドレインはコンデンサ９を
介してＦＥＴ６のゲートに接続され、ＦＥＴ６のドレイ
ンはコンデンサ１０を介して出力端子２に接続されてい
る。
【００１９】また、ＦＥＴ３のドレインはインダクタン
ス素子１８を介してドレイン電源端子１１に接続され、
このドレイン電源端子１１からＦＥＴ３のドレインに電
圧が印加されている。さらに、ＦＥＴ３のゲートは抵抗
１９を介してゲート電源端子１２に接続され、このゲー
ト電源端子１２からＦＥＴ３のゲートに電圧が印加され
ている。また、ＦＥＴ４のドレインはインダクタンス素
子２１を介してドレイン電源端子１４に接続され、この
ドレイン電源端子１４からＦＥＴ４のドレインに電圧が
印加されている。さらに、ＦＥＴ４のゲートは抵抗２２
を介してゲート電源端子１５に接続され、このゲート電
源端子１５からＦＥＴ４のゲートに電圧が印加されてい
る。また、ＦＥＴ６のドレインはインダクタンス素子２
３を介してドレイン電源端子１６に接続され、このドレ
イン電源端子１６からＦＥＴ６のドレインに電圧が印加
されている。さらに、ＦＥＴ６のゲートは抵抗２４を介
してゲート電源端子１７に接続され、このゲート電源端
子１７からＦＥＴ６のゲートに電圧が印加されている。
ス素子１８を介してドレイン電源端子１１に接続され、
このドレイン電源端子１１からＦＥＴ３のドレインに電
圧が印加されている。さらに、ＦＥＴ３のゲートは抵抗
１９を介してゲート電源端子１２に接続され、このゲー
ト電源端子１２からＦＥＴ３のゲートに電圧が印加され
ている。また、ＦＥＴ４のドレインはインダクタンス素
子２１を介してドレイン電源端子１４に接続され、この
ドレイン電源端子１４からＦＥＴ４のドレインに電圧が
印加されている。さらに、ＦＥＴ４のゲートは抵抗２２
を介してゲート電源端子１５に接続され、このゲート電
源端子１５からＦＥＴ４のゲートに電圧が印加されてい
る。また、ＦＥＴ６のドレインはインダクタンス素子２
３を介してドレイン電源端子１６に接続され、このドレ
イン電源端子１６からＦＥＴ６のドレインに電圧が印加
されている。さらに、ＦＥＴ６のゲートは抵抗２４を介
してゲート電源端子１７に接続され、このゲート電源端
子１７からＦＥＴ６のゲートに電圧が印加されている。
【００２０】また、ＦＥＴ３のドレインとＦＥＴ４のド
レインの間には、ＦＥＴ４のドレインからの出力をＦＥ
Ｔ３のドレインに負帰還させるために、可変抵抗素子と
して用いるＦＥＴ５を設けている。ＦＥＴ５のドレイン
はＦＥＴ４のドレインに接続されている。さらに、ＦＥ
Ｔ５のソースはＦＥＴ３のドレインに接続されている。
さらに、ＦＥＴ５のゲートには、抵抗２０を介して制御
端子１３が接続されている。この制御端子１３から抵抗
２０を介してＦＥＴ５のゲートに電圧が印加される。
レインの間には、ＦＥＴ４のドレインからの出力をＦＥ
Ｔ３のドレインに負帰還させるために、可変抵抗素子と
して用いるＦＥＴ５を設けている。ＦＥＴ５のドレイン
はＦＥＴ４のドレインに接続されている。さらに、ＦＥ
Ｔ５のソースはＦＥＴ３のドレインに接続されている。
さらに、ＦＥＴ５のゲートには、抵抗２０を介して制御
端子１３が接続されている。この制御端子１３から抵抗
２０を介してＦＥＴ５のゲートに電圧が印加される。
【００２１】ここで、制御端子１３の電圧が変化すると
ＦＥＴ５のゲート電圧も変化するため、これに伴ってＦ
ＥＴ５のソース・ドレイン間の抵抗が変化するので、Ｆ
ＥＴ５を可変抵抗素子として用いることができる。ま
た、ＦＥＴ５のゲート電圧が大きくなるとＦＥＴ５のソ
ース・ドレイン間の抵抗は小さくなるため、ＦＥＴ４の
ドレインからＦＥＴ３のドレインへ帰還される負帰還量
を大きくすることでＦＥＴ３とＦＥＴ４との全体の利得
を小さくすることができる。さらに、ＦＥＴ５のゲート
電圧が小さくなるとＦＥＴ５のソース・ドレイン間の抵
抗は大きくなるため、ＦＥＴ４のドレインからＦＥＴ３
のドレインへ帰還される負帰還量を小さくすることでＦ
ＥＴ３とＦＥＴ４との全体の利得を大きくすることがで
きる。これにより、３段の利得可変増幅器を構成してい
る。
ＦＥＴ５のゲート電圧も変化するため、これに伴ってＦ
ＥＴ５のソース・ドレイン間の抵抗が変化するので、Ｆ
ＥＴ５を可変抵抗素子として用いることができる。ま
た、ＦＥＴ５のゲート電圧が大きくなるとＦＥＴ５のソ
ース・ドレイン間の抵抗は小さくなるため、ＦＥＴ４の
ドレインからＦＥＴ３のドレインへ帰還される負帰還量
を大きくすることでＦＥＴ３とＦＥＴ４との全体の利得
を小さくすることができる。さらに、ＦＥＴ５のゲート
電圧が小さくなるとＦＥＴ５のソース・ドレイン間の抵
抗は大きくなるため、ＦＥＴ４のドレインからＦＥＴ３
のドレインへ帰還される負帰還量を小さくすることでＦ
ＥＴ３とＦＥＴ４との全体の利得を大きくすることがで
きる。これにより、３段の利得可変増幅器を構成してい
る。
【００２２】この３段の利得可変増幅器は、可変抵抗素
子に用いるＦＥＴ５のソースに直流カット用のコンデン
サが直列に接続されていないため、この直流カット用コ
ンデンサの容量の値で発生していた発振や利得制御でき
る低周波側の帯域の制限を解消することができる。
子に用いるＦＥＴ５のソースに直流カット用のコンデン
サが直列に接続されていないため、この直流カット用コ
ンデンサの容量の値で発生していた発振や利得制御でき
る低周波側の帯域の制限を解消することができる。
【００２３】また、この３段の利得可変増幅器をＭＭＩ
Ｃ化した場合に、従来の利得可変増幅器に必要であった
可変抵抗素子に用いるＦＥＴソースに接続する直流カッ
ト用のコンデンサと可変抵抗素子に用いるＦＥＴのソー
スとドレインの電圧をほぼ同電位にするために必要な抵
抗とが削減でき、かつ、可変抵抗素子に用いるＦＥＴ５
のソースがドレイン電源端子１１に直流的に接続されて
いるため検査用の検査端子を削減できるので、従来のＭ
ＭＩＣよりもＭＭＩＣの小型化を図ることができる。
Ｃ化した場合に、従来の利得可変増幅器に必要であった
可変抵抗素子に用いるＦＥＴソースに接続する直流カッ
ト用のコンデンサと可変抵抗素子に用いるＦＥＴのソー
スとドレインの電圧をほぼ同電位にするために必要な抵
抗とが削減でき、かつ、可変抵抗素子に用いるＦＥＴ５
のソースがドレイン電源端子１１に直流的に接続されて
いるため検査用の検査端子を削減できるので、従来のＭ
ＭＩＣよりもＭＭＩＣの小型化を図ることができる。
【００２４】なお、第１実施例では、可変抵抗素子に用
いるＦＥＴ５を出力の位相が反転するＦＥＴ３のドレイ
ンとＦＥＴ４のドレインとの間に接続したが、出力の位
相が反転する２個のＦＥＴのドレインどうしの間に可変
抵抗素子を接続すればよく、例えば、ＦＥＴ４のドレイ
ンとＦＥＴ６のドレインとの間にＦＥＴ５を接続しても
良い。また、ＦＥＴ５は可変抵抗素子として用いている
ため、ドレインとソースを逆に接続しても良い。
いるＦＥＴ５を出力の位相が反転するＦＥＴ３のドレイ
ンとＦＥＴ４のドレインとの間に接続したが、出力の位
相が反転する２個のＦＥＴのドレインどうしの間に可変
抵抗素子を接続すればよく、例えば、ＦＥＴ４のドレイ
ンとＦＥＴ６のドレインとの間にＦＥＴ５を接続しても
良い。また、ＦＥＴ５は可変抵抗素子として用いている
ため、ドレインとソースを逆に接続しても良い。
【００２５】なお、第１実施例では３段の利得可変増幅
器しか示さなかったが、増幅素子が２段や４段以上の利
得可変増幅器を構成しても良く、さらに、隣接していな
いＦＥＴどうしで、位相の反転するＦＥＴの出力どうし
を接続することで、利得可変量を大きくした利得可変増
幅器を得ることができる。
器しか示さなかったが、増幅素子が２段や４段以上の利
得可変増幅器を構成しても良く、さらに、隣接していな
いＦＥＴどうしで、位相の反転するＦＥＴの出力どうし
を接続することで、利得可変量を大きくした利得可変増
幅器を得ることができる。
【００２６】［第２実施例、図２］以下、本発明の第２
実施例である利得可変増幅器について、図２に基づいて
説明する。
実施例である利得可変増幅器について、図２に基づいて
説明する。
【００２７】図２に示す第２実施例の利得可変増幅器
は、第１実施例に示す３段の利得可変増幅器に増幅素子
として用いるソース接地のＦＥＴ３１を接続して、４段
の利得可変増幅器を構成している。まず、高周波信号が
印加される入力端子１と高周波信号が出力される出力端
子２との間に、増幅素子として用いるソース接地のＦＥ
Ｔ３、ＦＥＴ４、ＦＥＴ６、ＦＥＴ３１が設けられ、Ｆ
ＥＴ３のゲートはコンデンサ７を介して入力端子１に接
続され、ＦＥＴ３のドレインはコンデンサ８を介してＦ
ＥＴ４のゲートに接続され、ＦＥＴ４のドレインはコン
デンサ９を介してＦＥＴ６のゲートに接続され、ＦＥＴ
６のドレインはコンデンサ１０を介してＦＥＴ３１のゲ
ートに接続され、ＦＥＴ３１のドレインはコンデンサ３
４出力端子２に接続されている。
は、第１実施例に示す３段の利得可変増幅器に増幅素子
として用いるソース接地のＦＥＴ３１を接続して、４段
の利得可変増幅器を構成している。まず、高周波信号が
印加される入力端子１と高周波信号が出力される出力端
子２との間に、増幅素子として用いるソース接地のＦＥ
Ｔ３、ＦＥＴ４、ＦＥＴ６、ＦＥＴ３１が設けられ、Ｆ
ＥＴ３のゲートはコンデンサ７を介して入力端子１に接
続され、ＦＥＴ３のドレインはコンデンサ８を介してＦ
ＥＴ４のゲートに接続され、ＦＥＴ４のドレインはコン
デンサ９を介してＦＥＴ６のゲートに接続され、ＦＥＴ
６のドレインはコンデンサ１０を介してＦＥＴ３１のゲ
ートに接続され、ＦＥＴ３１のドレインはコンデンサ３
４出力端子２に接続されている。
【００２８】また、ＦＥＴ３１のドレインはインダクタ
ンス素子３５を介してドレイン電源端子３２に接続さ
れ、このドレイン電源端子３２からＦＥＴ３１のドレイ
ンに電圧が印加されている。さらに、ＦＥＴ３１のゲー
トは抵抗３６を介してゲート電源端子３３に接続され、
このゲート電源端子３３からＦＥＴ３１のゲートに電圧
が印加されている。なお、ＦＥＴ３、ＦＥＴ４、ＦＥＴ
６のドレイン及びゲートへの電圧の供給は、図１に示す
利得可変増幅器と同様の構成になっている。
ンス素子３５を介してドレイン電源端子３２に接続さ
れ、このドレイン電源端子３２からＦＥＴ３１のドレイ
ンに電圧が印加されている。さらに、ＦＥＴ３１のゲー
トは抵抗３６を介してゲート電源端子３３に接続され、
このゲート電源端子３３からＦＥＴ３１のゲートに電圧
が印加されている。なお、ＦＥＴ３、ＦＥＴ４、ＦＥＴ
６のドレイン及びゲートへの電圧の供給は、図１に示す
利得可変増幅器と同様の構成になっている。
【００２９】また、ＦＥＴ３のドレインとＦＥＴ３１の
ドレインの間には、ＦＥＴ３１のドレインからの出力を
ＦＥＴ３のドレインに負帰還させるために、可変抵抗素
子として用いるＦＥＴ５を設けている。ＦＥＴ５のドレ
インはＦＥＴ３１のドレインに接続されている。さら
に、ＦＥＴ５のソースはＦＥＴ３のドレインに接続され
ている。さらに、ＦＥＴ５のゲートには、抵抗２０を介
して制御端子１３が接続されている。この制御端子１３
から抵抗２０を介してＦＥＴ５のゲートに電圧が印加さ
れる。
ドレインの間には、ＦＥＴ３１のドレインからの出力を
ＦＥＴ３のドレインに負帰還させるために、可変抵抗素
子として用いるＦＥＴ５を設けている。ＦＥＴ５のドレ
インはＦＥＴ３１のドレインに接続されている。さら
に、ＦＥＴ５のソースはＦＥＴ３のドレインに接続され
ている。さらに、ＦＥＴ５のゲートには、抵抗２０を介
して制御端子１３が接続されている。この制御端子１３
から抵抗２０を介してＦＥＴ５のゲートに電圧が印加さ
れる。
【００３０】ここで、ＦＥＴ５のゲート電圧が大きくな
るとＦＥＴ５のソース・ドレイン間の抵抗は小さくなる
ため、ＦＥＴ３１のドレインからＦＥＴ３のドレインへ
帰還される負帰還量を大きくすることでＦＥＴ３からＦ
ＥＴ３１までの全体の利得を小さくすることができる。
さらに、ＦＥＴ５のゲート電圧が小さくなるとＦＥＴ５
のソース・ドレイン間の抵抗は大きくなるため、ＦＥＴ
３１のドレインからＦＥＴ３のドレインへ帰還される負
帰還量を小さくすることができ、ＦＥＴ３からＦＥＴ３
１までの全体の利得を大きくすることができる。これに
より、４段の利得可変増幅器を構成している。
るとＦＥＴ５のソース・ドレイン間の抵抗は小さくなる
ため、ＦＥＴ３１のドレインからＦＥＴ３のドレインへ
帰還される負帰還量を大きくすることでＦＥＴ３からＦ
ＥＴ３１までの全体の利得を小さくすることができる。
さらに、ＦＥＴ５のゲート電圧が小さくなるとＦＥＴ５
のソース・ドレイン間の抵抗は大きくなるため、ＦＥＴ
３１のドレインからＦＥＴ３のドレインへ帰還される負
帰還量を小さくすることができ、ＦＥＴ３からＦＥＴ３
１までの全体の利得を大きくすることができる。これに
より、４段の利得可変増幅器を構成している。
【００３１】このような、増幅素子が偶数段で構成され
る利得可変増幅器は、利得可変増幅器の初段の増幅素子
（ＦＥＴ３）の出力の位相と利得可変増幅器の最終段の
増幅素子（ＦＥＴ３１）の出力の位相とが反転している
ため、初段の増幅素子から最終段の増幅素子までの利得
量を可変することができるので、第１実施例で示したの
利得可変増幅器よりも段数が少なくても利得可変量が大
きい利得可変増幅器を得ることができる。また、当然の
ことながら第２実施例は第１実施例と同様な効果を得る
ことができる。
る利得可変増幅器は、利得可変増幅器の初段の増幅素子
（ＦＥＴ３）の出力の位相と利得可変増幅器の最終段の
増幅素子（ＦＥＴ３１）の出力の位相とが反転している
ため、初段の増幅素子から最終段の増幅素子までの利得
量を可変することができるので、第１実施例で示したの
利得可変増幅器よりも段数が少なくても利得可変量が大
きい利得可変増幅器を得ることができる。また、当然の
ことながら第２実施例は第１実施例と同様な効果を得る
ことができる。
【００３２】なお、利得可変量が小さい利得可変増幅器
の場合には、第１実施例に示すように出力の位相が反転
する隣接のＦＥＴの出力どうしに可変抵抗素子を接続す
ることで、利得可変量が小さい利得可変増幅器を得るこ
とができる。
の場合には、第１実施例に示すように出力の位相が反転
する隣接のＦＥＴの出力どうしに可変抵抗素子を接続す
ることで、利得可変量が小さい利得可変増幅器を得るこ
とができる。
【００３３】［第３実施例、図３］以下、本発明の第３
実施例である利得可変増幅器について、図３に基づいて
説明する。
実施例である利得可変増幅器について、図３に基づいて
説明する。
【００３４】図３に示す第３実施例の利得可変増幅器
は、第１実施例に示す３段の利得可変増幅器おいて、可
変抵抗素子に用いるＦＥＴ５を接続する場所のみを変更
した利得可変増幅器である。
は、第１実施例に示す３段の利得可変増幅器おいて、可
変抵抗素子に用いるＦＥＴ５を接続する場所のみを変更
した利得可変増幅器である。
【００３５】すなわち、ＦＥＴ４のゲートとＦＥＴ６の
ゲートの間には、ＦＥＴ６のゲートに入力する入力電力
の一部をＦＥＴ４のゲートに負帰還させるために、可変
抵抗素子として用いるＦＥＴ５を設けている。ＦＥＴ５
のドレインはＦＥＴ６のゲートに接続され、ＦＥＴ５の
ソースはＦＥＴ４のゲートに接続されている。さらに、
ＦＥＴ５のゲートには、抵抗２０を介して制御端子１３
が接続されている。この制御端子１３から抵抗２０を介
してＦＥＴ５のゲートに電圧が印加される。これによ
り、第１実施例と同様の効果を有する利得可変増幅器を
構成することができる。
ゲートの間には、ＦＥＴ６のゲートに入力する入力電力
の一部をＦＥＴ４のゲートに負帰還させるために、可変
抵抗素子として用いるＦＥＴ５を設けている。ＦＥＴ５
のドレインはＦＥＴ６のゲートに接続され、ＦＥＴ５の
ソースはＦＥＴ４のゲートに接続されている。さらに、
ＦＥＴ５のゲートには、抵抗２０を介して制御端子１３
が接続されている。この制御端子１３から抵抗２０を介
してＦＥＴ５のゲートに電圧が印加される。これによ
り、第１実施例と同様の効果を有する利得可変増幅器を
構成することができる。
【００３６】なお、第３実施例では、可変抵抗素子に用
いるＦＥＴ５を入力の位相が反転するＦＥＴ４のゲート
とＦＥＴ６のゲートとの間に接続したが、入力の位相が
反転する２個のＦＥＴのゲートどうしの間に可変抵抗素
子を接続すればよく、例えば、ＦＥＴ３のゲートとＦＥ
Ｔ４のゲートとの間にＦＥＴ５を接続しても良い。ま
た、第２実施例に示した偶数段の利得可変増幅器にも同
じように、入力の反転する初段の増幅素子と最終段の増
幅素子との入力どうしに可変抵抗素子を接続することで
第２実施例と同様の効果を有する利得可変増幅器を得る
ことができる。
いるＦＥＴ５を入力の位相が反転するＦＥＴ４のゲート
とＦＥＴ６のゲートとの間に接続したが、入力の位相が
反転する２個のＦＥＴのゲートどうしの間に可変抵抗素
子を接続すればよく、例えば、ＦＥＴ３のゲートとＦＥ
Ｔ４のゲートとの間にＦＥＴ５を接続しても良い。ま
た、第２実施例に示した偶数段の利得可変増幅器にも同
じように、入力の反転する初段の増幅素子と最終段の増
幅素子との入力どうしに可変抵抗素子を接続することで
第２実施例と同様の効果を有する利得可変増幅器を得る
ことができる。
【００３７】［第４実施例、図４］以下、本発明の第４
実施例である利得可変増幅器について、図４に基づいて
説明する。
実施例である利得可変増幅器について、図４に基づいて
説明する。
【００３８】図４に示す第４実施例の利得可変増幅器
は、第１実施例に示す３段の利得可変増幅器に、入力整
合部５１と出力整合部５２とを備え、かつ、利得向上の
ための整合用コンデンサ４５，４６を備えた利得可変増
幅器である。
は、第１実施例に示す３段の利得可変増幅器に、入力整
合部５１と出力整合部５２とを備え、かつ、利得向上の
ための整合用コンデンサ４５，４６を備えた利得可変増
幅器である。
【００３９】まず、入力端子１と図１に示す３段の利得
可変増幅器の間に、インダクタンス素子４１とコンデン
サ４２で形成された入力整合部５１が接続されている。
この入力整合部５１のインダクタンス素子４１の一端は
入力端子１に接続され、さらに、インダクタンス素子４
１の他の一端は図１に示す利得可変増幅器のコンデンサ
７に接続されている。また、入力整合部５１のコンデン
サ４２の一端は入力端子１に接続され、さらに、コンデ
ンサ４２の他の一端はグランドに接続されている。これ
により、この入力整合部５１は、利得可変増幅器が接続
される入力端子側のインピーダンスと利得可変増幅器の
入力のインピーダンスとが整合するように構成されてい
る。
可変増幅器の間に、インダクタンス素子４１とコンデン
サ４２で形成された入力整合部５１が接続されている。
この入力整合部５１のインダクタンス素子４１の一端は
入力端子１に接続され、さらに、インダクタンス素子４
１の他の一端は図１に示す利得可変増幅器のコンデンサ
７に接続されている。また、入力整合部５１のコンデン
サ４２の一端は入力端子１に接続され、さらに、コンデ
ンサ４２の他の一端はグランドに接続されている。これ
により、この入力整合部５１は、利得可変増幅器が接続
される入力端子側のインピーダンスと利得可変増幅器の
入力のインピーダンスとが整合するように構成されてい
る。
【００４０】また、出力端子２と図１に示す３段の利得
可変増幅器の間に、インダクタンス素子４３とコンデン
サ４４で形成された出力整合部５２が接続されている。
この出力整合部のインダクタンス素子４３の一端は出力
端子２に接続され、さらに、インダクタンス素子４４の
他の一端は図１に示す利得可変増幅器のコンデンサ１０
に接続されている。また、出力整合部５２のコンデンサ
４４の一端は出力端子２に接続され、さらに、コンデン
サ４４の他の一端はグランドに接続されている。これに
より、この出力整合部５２は、利得可変増幅器が接続さ
れる出力端子側のインピーダンスと利得可変増幅器の出
力のインピーダンスとが整合するように構成されてい
る。
可変増幅器の間に、インダクタンス素子４３とコンデン
サ４４で形成された出力整合部５２が接続されている。
この出力整合部のインダクタンス素子４３の一端は出力
端子２に接続され、さらに、インダクタンス素子４４の
他の一端は図１に示す利得可変増幅器のコンデンサ１０
に接続されている。また、出力整合部５２のコンデンサ
４４の一端は出力端子２に接続され、さらに、コンデン
サ４４の他の一端はグランドに接続されている。これに
より、この出力整合部５２は、利得可変増幅器が接続さ
れる出力端子側のインピーダンスと利得可変増幅器の出
力のインピーダンスとが整合するように構成されてい
る。
【００４１】また、ドレイン電源端子１１に整合用コン
デンサ４５の一端を接続し、この整合用コンデンサ４５
の他の一端をグランドに接続する。この整合用コンデン
サ４５は、ＦＥＴ３のドレインとドレイン電源端子との
間に接続しているインダクタンス素子１８とで整合回路
を構成し、ＦＥＴ３の利得を所望の帯域で向上させるこ
とができる。
デンサ４５の一端を接続し、この整合用コンデンサ４５
の他の一端をグランドに接続する。この整合用コンデン
サ４５は、ＦＥＴ３のドレインとドレイン電源端子との
間に接続しているインダクタンス素子１８とで整合回路
を構成し、ＦＥＴ３の利得を所望の帯域で向上させるこ
とができる。
【００４２】また、ドレイン電源端子１４に整合用コン
デンサ４６の一端を接続し、この整合用コンデンサ４６
の他の一端をグランドに接続する。この整合用コンデン
サ４６は、ＦＥＴ４のドレインとドレイン電源端子との
間に接続しているインダクタンス素子２１とで整合回路
を構成し、ＦＥＴ４の利得を所望の帯域で向上させるこ
とができる。
デンサ４６の一端を接続し、この整合用コンデンサ４６
の他の一端をグランドに接続する。この整合用コンデン
サ４６は、ＦＥＴ４のドレインとドレイン電源端子との
間に接続しているインダクタンス素子２１とで整合回路
を構成し、ＦＥＴ４の利得を所望の帯域で向上させるこ
とができる。
【００４３】なお、当然のことながら第４実施例以外の
第２実施例や第３実施例などに示した利得可変増幅器
に、入力整合部や出力整合部や整合用のコンデンサを付
加しても同様の効果を得ることができる。
第２実施例や第３実施例などに示した利得可変増幅器
に、入力整合部や出力整合部や整合用のコンデンサを付
加しても同様の効果を得ることができる。
【００４４】なお、本発明の実施例において、増幅素子
をＦＥＴのみで説明したが増幅機能があるトランジスタ
などの増幅素子を用いても良く、さらに、可変抵抗素子
をＦＥＴ以外の可変抵抗素子を用いても良い。また、本
発明の利得可変増幅器をＭＭＩＣ化する場合に、コンデ
ンサをＭＩＭキャパシタで形成しても良く、また、イン
ダクタンス素子を薄膜コイルやマイクロストリップライ
ンで形成しても良い。
をＦＥＴのみで説明したが増幅機能があるトランジスタ
などの増幅素子を用いても良く、さらに、可変抵抗素子
をＦＥＴ以外の可変抵抗素子を用いても良い。また、本
発明の利得可変増幅器をＭＭＩＣ化する場合に、コンデ
ンサをＭＩＭキャパシタで形成しても良く、また、イン
ダクタンス素子を薄膜コイルやマイクロストリップライ
ンで形成しても良い。
【００４５】
【発明の効果】以上のように本発明の利得可変増幅器
は、可変抵抗素子として用いるＦＥＴのソースに直流カ
ット用のコンデンサが直列に接続されていないため、こ
の直流カット用コンデンサの容量の値で発生していた発
振や利得制御できる低周波帯の制限を解消することがで
きる。
は、可変抵抗素子として用いるＦＥＴのソースに直流カ
ット用のコンデンサが直列に接続されていないため、こ
の直流カット用コンデンサの容量の値で発生していた発
振や利得制御できる低周波帯の制限を解消することがで
きる。
【００４６】また、本発明の利得可変増幅器をＭＭＩＣ
化した場合に、可変抵抗素子として用いるＦＥＴのソー
スに接続する直流カット用のコンデンサと、可変抵抗素
子として用いるＦＥＴのソースとドレインの電圧をほぼ
同電位にするために必要な抵抗とを削減でき、かつ、可
変抵抗素子として用いるＦＥＴのソースがドレイン電源
端子に直流的に接続されているため検査用の検査端子を
削減できる。これにより、従来のＭＭＩＣよりも小型化
を図ることができる。
化した場合に、可変抵抗素子として用いるＦＥＴのソー
スに接続する直流カット用のコンデンサと、可変抵抗素
子として用いるＦＥＴのソースとドレインの電圧をほぼ
同電位にするために必要な抵抗とを削減でき、かつ、可
変抵抗素子として用いるＦＥＴのソースがドレイン電源
端子に直流的に接続されているため検査用の検査端子を
削減できる。これにより、従来のＭＭＩＣよりも小型化
を図ることができる。
【図１】本発明の第１実施例に係る利得可変増幅器の回
路図。
路図。
【図２】本発明の第２実施例に係る利得可変増幅器の回
路図。
路図。
【図３】本発明の第３実施例に係る利得可変増幅器の回
路図。
路図。
【図４】本発明の第４実施例に係る利得可変増幅器の回
路図。
路図。
【図５】従来の一段構成の利得可変増幅器の回路図。
【図６】従来の多段構成の利得可変増幅器の回路図。
１ ----- 入力端子 ２ ----- 出力端子 ３，４，６ ----- 増幅素子 ５， ----- 可変抵抗
素子 １３，１４，１６，３２ ----- 制御端子 １８，２１，２３，３５，４１， ４３ ----- インダク
タンス素子 １９，２０，２２，２４，３６ ----- 抵抗 ７，８，９，１０，３４，４２， ４４，４５，４６ ----- コンデン
サ ５１ ----- 入力整合
部 ５２ ----- 出力整合
部 １１，１４，１６，３２ ----- ドレイン
電源端子 １２，１５，１７，３３ ----- ゲート電
源端子
素子 １３，１４，１６，３２ ----- 制御端子 １８，２１，２３，３５，４１， ４３ ----- インダク
タンス素子 １９，２０，２２，２４，３６ ----- 抵抗 ７，８，９，１０，３４，４２， ４４，４５，４６ ----- コンデン
サ ５１ ----- 入力整合
部 ５２ ----- 出力整合
部 １１，１４，１６，３２ ----- ドレイン
電源端子 １２，１５，１７，３３ ----- ゲート電
源端子
Claims (8)
- 【請求項１】信号を増幅する増幅素子と、制御端子の電
位に応じて抵抗が制御できる可変抵抗素子とを備えてな
る利得可変増幅器において、 前記増幅素子が２個以上（直列）に接続されるととも
に、出力の位相が反転した２個の増幅素子の出力と出力
との間に前記可変抵抗素子が接続されたことを特徴とす
る利得可変増幅器。 - 【請求項２】前記２個以上（直列）に接続された増幅素
子が偶数個からなり、位相が反転する初段の増幅素子の
出力と最終段の増幅素子の出力との間に、前記可変抵抗
素子が接続されたことを特徴とする請求項１に記載の利
得可変増幅器。 - 【請求項３】信号を増幅する増幅素子と、制御端子の電
位に応じて抵抗が制御できる可変抵抗素子とを備えてな
る利得可変増幅器において、 前記増幅素子が２個以上（直列）に接続されるととも
に、入力の位相が反転した２個の増幅素子の入力と入力
との間に前記可変抵抗素子が接続されたことを特徴とす
る利得可変増幅器。 - 【請求項４】前記２個以上（直列）に接続された増幅素
子が偶数個からなり、位相が反転する初段の増幅素子の
入力と最終段の増幅素子の入力との間に、前記可変抵抗
素子が接続されたことを特徴とする請求項３に記載の利
得可変増幅器。 - 【請求項５】利得可変増幅器の入力インピーダンスと整
合を行なう入力整合部と、利得可変増幅器の出力インピ
ーダンスと整合を行なう出力整合部とを有することを特
徴とする請求項１ないし請求項４に記載の利得可変増幅
器。 - 【請求項６】前記可変抵抗素子をＦＥＴで構成したこと
を特徴とする請求項１ないし請求項５に記載の利得可変
増幅器。 - 【請求項７】前記増幅素子をＦＥＴで構成したことを特
徴とする請求項１ないし請求項６に記載の利得可変増幅
器。 - 【請求項８】前記利得可変増幅器をＭＭＩＣで構成した
ことを特徴とする請求項１ないし請求項７に記載の利得
可変増幅器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000332568A JP2002141759A (ja) | 2000-10-31 | 2000-10-31 | 利得可変増幅器 |
| US09/962,179 US6630861B2 (en) | 2000-10-31 | 2001-09-25 | Variable gain amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000332568A JP2002141759A (ja) | 2000-10-31 | 2000-10-31 | 利得可変増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002141759A true JP2002141759A (ja) | 2002-05-17 |
Family
ID=18808760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000332568A Pending JP2002141759A (ja) | 2000-10-31 | 2000-10-31 | 利得可変増幅器 |
Country Status (2)
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