JP2003258567A

JP2003258567A - 高周波回路

Info

Publication number: JP2003258567A
Application number: JP2002057511A
Authority: JP
Inventors: Shinji Yamamoto; 真司山本; Katsuji Tara; 勝司多良; 恒洋 ▲高▼木; Tsunehiro Takagi
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-03-04
Filing date: 2002-03-04
Publication date: 2003-09-12
Also published as: US20030164737A1; US6737923B2

Abstract

(57)【要約】【課題】不要ピークの発生を抑制でき、且つ、チップ
面積の縮小化に貢献し得る、高周波回路を提供すること
にある。【解決手段】増幅素子１１、チョークインダクタ１２
及びバイパスコンデンサ１３で構成された増幅ブロック
１０と、増幅素子２１、チョークインダクタ２２及びバ
イパスコンデンサ２３で構成された増幅ブロック２０と
で高周波回路を構成する。増幅素子２１への電力供給は
共通の電源端子３１からチョークインダクタ１２を介し
て行ない、増幅素子１１への電力供給は共通の電源端子
３１からチョークインダクタ１２及び抵抗素子３７を介
して行なう。増幅素子１１及び２１、チョークインダク
タ１２及び２２、バイパスコンデンサ１３及び２３、抵
抗素子３７を同一の基板上に形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、増幅素子を備えた
高周波回路、特には、複数段の増幅ブロックを備えた高
周波回路に関する。

【０００２】

【従来の技術】従来の高周波回路について図７に基づい
て説明する。図７は、従来の高周波回路の一例を示す回
路図である。図７に示す高周波回路は、増幅ブロックが
２段で構成された例である。

【０００３】図７に示すように、１段目の増幅ブロック
は、増幅素子１０１と、チョークインダクタ１１１と、
バイパスコンデンサ１２１とで構成されている。また、
２段目の増幅ブロックも、増幅素子１０２と、チョーク
インダクタ１１２と、バイパスコンデンサ１２２とで構
成されている。

【０００４】１段目の増幅ブロックにおいて、増幅素子
１０１の電源端子は、チョークインダクタ１１１の一端
に接続され、チョークインダクタ１１１の他端は第１の
バイパスコンデンサ１２１の一端に接続され、又バイパ
スコンデンサ１２１の他端は接地されている。２段目の
増幅ブロックにおいても、増幅素子１０２の電源端子
は、チョークインダクタ１１２の一端に接続され、チョ
ークインダクタ１１２の他端は第１のバイパスコンデン
サ１２２の一端に接続され、又バイパスコンデンサ１２
２の他端は接地されている。

【０００５】チョークインダクタ１１１及び１１２は、
共通の電源端子１４３からの直流成分に対しては低イン
ピーダンスを実現し、それぞれ増幅素子１０１及び１０
２への電源ラインを構成している。一方、入力端子１４
１からの交流成分に対してはインピーダンスをオープン
にしている。バイパスコンデンサ１２１及び１２２は、
それぞれチョークインダクタ１１１及び１１２の電源電
圧側を高周波的に接地している。

【０００６】この高周波回路において、入力端子１４１
から入力された信号は、整合回路１３１を介して増幅素
子１０１に入力され、増幅素子１０１で増幅されて出力
される。増幅素子１０１から出力された信号は、整合回
路１３２を介して増幅素子１０２に入力され、増幅素子
１０２で更に増幅されて出力される。増幅素子１０２か
ら出力された信号は、整合回路１３３及び出力端子１４
２を介して外部へと出力される。

【０００７】ところで、高周波回路において信号を効率
良く伝達するためには、インピーダンス・マッチングが
重要である。インピーダンス・マッチングとは、接続さ
れている２つの増幅ブロックのインピーダンスを共役整
合させることをいう。例えば増幅ブロックＡと増幅ブロ
ックＢとを接続する場合において、増幅ブロックＡのイ
ンピーダンスを［Ｒ＋ｊＸ（Ω）］とし、増幅ブロック
Ｂのインピーダンスを［Ｒ−ｊＸ（Ω）］とすることで
ある。この場合、信号が反射することなく１００％伝達
されることになる。

【０００８】通常、図７に示す高周波回路では、信号ラ
インのインピーダンスは５０Ωで設計されており、ま
た、入出力のインピーダンスも５０Ωに設計されてい
る。しかし、増幅素子のインピーダンスは５０Ωと異な
ることが多い。そのため、整合回路１３１、１３２及び
１３３は、ブロック間のインピーダンスを共役整合させ
てインピーダンス・マッチングをとり、信号を効率よく
伝達するために配置されている。

【０００９】

【発明が解決しようとする課題】また、図７に示す２段
構成の高周波回路においては、電源端子数を低減するた
め、各増幅ブロックの増幅素子への電力の供給は共通の
電源端子１４３からチョークインダクタ１１１又は１１
２を介して行なわれている。このため、１段目の増幅ブ
ロックと２段目の増幅ブロックとは直結された状態とな
るが、この場合、第１のバイパスコンデンサ１２１と第
２のバイパスコンデンサ１２２とが共に無限大の容量値
を持たない限り、周波数特性において所望の特性以外に
不要ピークが発生することがある。

【００１０】図８は、図７に示す従来の高周波回路の周
波数特性シミュレーションの結果を示すグラフである。
図８において横軸は周波数（ＧＨｚ）であり、０．１
（ＧＨｚ）〜１０．１（ＧＨｚ）を１（ＧＨｚ）刻みで
示している。また、縦軸は順方向利得［Ｇａｉｎ］（ｄ
Ｂ）であり、−５０（ｄＢ）〜５０（ｄＢ）を１０（ｄ
Ｂ）刻みで示している。また、図８において、印「Ｍ
１」は設計周波数５．８（ＧＨｚ）における順方向利得
を示しており、Ｉ１は測定ポイントの周波数（Ｈｚ）を
示している。

【００１１】図８から分かるように、図７で示す高周波
回路においては、設計周波数５．８（ＧＨｚ）で、順方
向利得は約１８．６（ｄＢ）が実現されている。しかし
ながら、印「Ｍ２」が示すように、周波数が２．３（Ｇ
Ｈｚ）のときに、順方向利得は約−１．０（ｄＢ）とな
った後、落ち込んでおり、不要ピークが生じている。

【００１２】この不要ピークの原因は、上述したように
各段のバイパスコンデンサ１２１及び１２２の容量値が
有限であるため、不要ピーク周波数において十分な高周
波接地が確保できていないことによると考えられる。つ
まり、第１のチョークインダクタ１１１及び第２のチョ
ークインダクタ１１２の高周波接地が完全でなく、１段
目の増幅ブロックと２段目の増幅ブロックとの間に回り
込みが生ずることにより、不要ピークが発生していると
考えられる。

【００１３】しかし、チップ面積が有限である以上、バ
イパスコンデンサ１２１及び１２２の容量値もある程度
の値に制限され、容量値を無限大とするのは不可能に近
いと言える。そのため、図９に示す高周波回路において
は、１段目の増幅ブロックと２段目の増幅ブロックとの
間に高周波信号の回り込みが生じないように、これらの
間に高周波分離素子１５１を配置している。

【００１４】図９は、従来の高周波回路の他の例を示す
回路図である。図９に示す高周波回路においては、不要
ピークを防止するため、１段目の増幅ブロックと２段目
の増幅ブロックとの間に高周波分離素子１５１が配置さ
れている。高周波分離素子１５１としては、通常、λ／
４線路やインダクタが用いられる。

【００１５】この高周波回路においては、第１の増幅素
子１０１の電源端子への電力の供給は、共通の電源端子
１４３、高周波分離素子１５１、第１のチョークインダ
クタ１１１を介して行われている。第２の増幅素子１０
２の電源端子への電力の供給は、第２のチョークインダ
クタ１１２を介して行われている。

【００１６】しかしながら、λ／４線路やインダクタと
いった素子は、チップ上で大面積を占有する素子であ
る。このため、チップ面積の縮小化を促進する際の弊害
となり、高周波回路を形成したチップの小型化が図れな
いという問題が生じている。

【００１７】本発明の目的は、上記問題を解決し、不要
ピークの発生を抑制でき、且つ、チップ面積の縮小化に
貢献し得る、高周波回路を提供することにある。

【００１８】

【課題を解決するための手段】上記目的を達成するため
に本発明にかかる高周波回路は、複数段の増幅ブロック
を有し、各増幅ブロックは増幅素子と、チョークインダ
クタと、バイパスコンデンサとを少なくとも有し、前記
増幅素子の電源端子と前記チョークインダクタの一端と
が接続され、前記チョークインダクタの他端と前記バイ
パスコンデンサの一端とが接続され、前記バイパスコン
デンサの他端が接地され、前記各増幅ブロックの前記増
幅素子への電力供給が共通の電源端子から前記各増幅ブ
ロックの前記チョークインダクタを介して行なわれる高
周波回路であって、最終段以外の増幅ブロックの前記増
幅素子への電力供給が、前記共通の電源端子と前記最終
段以外の増幅ブロックのチョークインダクタとの間に設
けられた抵抗素子を介して行なわれ、少なくとも前記増
幅素子、前記チョークインダクタ、前記バイパスコンデ
ンサ及び前記抵抗が同一の基板上に形成されていること
を特徴とする。

【００１９】本発明にかかる高周波回路において、前記
増幅素子としては、電界効果型トランジスタ又はバイポ
ーラトランジスタを用いることができる。また、本発明
にかかる高周波回路においては、初段の増幅ブロックの
増幅素子に印加される電圧が前記初段の増幅ブロックの
増幅素子におけるニー電圧より高くなるように、前記共
通の電源端子に印加される電圧の値と前記抵抗素子の抵
抗値とが設定されているのが好ましい態様である。

【００２０】

【発明の実施の形態】（実施の形態１）以下、本発明の
実施の形態１にかかる高周波回路について、図１〜図５
を参照しながら説明する。図１は、本発明の実施の形態
１にかかる高周波回路の一例を示す回路図である。

【００２１】図１に示すように、本実施の形態１にかか
る高周波回路は、図７及び図９で示した従来例と同様
に、２段の増幅ブロック１０及び２０を備えた高周波回
路である。本実施の形態１にかかる高周波回路において
も、増幅ブロック１０は、増幅素子１１と、チョークイ
ンダクタ１２と、バイパスコンデンサ１３とを有してい
る。同様に、増幅ブロック２０も、増幅素子２１と、チ
ョークインダクタ２２と、バイパスコンデンサ２３とを
有している。

【００２２】また、増幅ブロック１０において、増幅素
子１１の電源端子はチョークインダクタ１２の一端に接
続され、チョークインダクタ１２の他端はバイパスコン
デンサ１３の一端に接続され、又バイパスコンデンサ１
３の他端は接地されている。増幅ブロック２０において
も、増幅素子２１の電源端子はチョークインダクタ２２
の一端に接続され、チョークインダクタ２２の他端はバ
イパスコンデンサ２３の一端に接続され、又バイパスコ
ンデンサ２３の他端は接地されている。

【００２３】更に、図７及び図９で示した従来と同様
に、本実施の形態１にかかる高周波回路においても、入
力端子３２から入力された信号は、整合回路３４を介し
て増幅素子１１に入力され、増幅素子１１で増幅されて
出力される。増幅素子１１から出力された信号は、整合
回路３５を介して増幅素子２１に入力され、増幅素子２
１で更に増幅されて出力される。増幅素子２１から出力
された信号は、整合回路３６及び出力端子３３を介して
外部へと出力される。

【００２４】また、本実施の形態１においても、各増幅
ブロックの増幅素子への電力の供給は共通の電源端子３
１から各増幅ブロックのチョークインダクタ１２又は２
２を介して行なわれており、１段目の増幅ブロック１０
と２段目の増幅ブロック２０とは直結された状態にあ
る。

【００２５】但し、本実施の形態１にかかる高周波回路
においては、図７及び図９で示した従来例と異なり、増
幅ブロック１０と増幅ブロック２０との間に、抵抗素子
３７が設けられている。即ち、本実施の形態１では、入
力端子３２側にある増幅ブロック１０の増幅素子１１へ
の電力供給が、共通の電源端子３１と増幅ブロック１０
のチョークインダクタ１２との間に設けられた抵抗素子
３７を介して行なわれている点で、従来例と異なってい
る。

【００２６】このため、各増幅ブロックのバイパスコン
デンサ１３及びバイパスコンデンサ２３の容量値を無限
大とすることなく、増幅ブロック１０と増幅ブロック２
０との間で高周波信号の回り込みが発生するのを抑制で
き、結果、図８で示した不要ピークが発生するのを抑制
できる。

【００２７】また、本実施の形態１にかかる高周波回路
では、増幅素子１１及び２１、チョークインダクタ１２
及び２２、バイパスコンデンサ１３及び２３、抵抗素子
３７、整合回路３４〜３６は同一の半導体基板上に形成
されており、これらは一つのチップ内に集積されてい
る。

【００２８】チップの小型化を図るためには、各構成要
素のチップ（基板）上で占める面積を小さくする必要が
あるが、本実施の形態１で用いる抵抗素子は、図９で示
した高周波分離素子に比べてチップ上で占める面積を小
さくできる。このため、本実施の形態１にかかる高周波
回路を用いることで、チップの小型化を促進することが
可能となる。

【００２９】更に、本実施の形態１にかかる高周波回路
では、最終段である２段目の増幅ブロック２０のチョー
クインダクタ２２と電源端子３１との間には、抵抗素子
が配置されないため、増幅ブロック２０には増幅ブロッ
ク１０に比べて高い電圧が印加される。そのため、増幅
ブロック２０で取り扱う電力量を増幅ブロック１０で取
り扱う電力量よりも高くできる。

【００３０】本発明において、増幅素子としては、電界
効果型トランジスタ（以下「ＦＥＴ」という。）、バイ
ポーラトランジスタ等を用いることができる。

【００３１】図２は、実施の形態１にかかる高周波回路
において増幅素子として電界効果型トランジスタを用い
た例を示す回路図である。図２に示す高周波回路は、各
増幅ブロックを構成する増幅素子としてＦＥＴ４１及び
４２が用いられている以外は、図１に示す高周波回路と
同様に構成されている。このため、図２に示す高周波回
路によっても、図１の説明において述べたのと同様の作
用及び効果を得ることができる。

【００３２】図３は、図２に示す高周波回路の周波数特
性シミュレーションの結果を示すグラフである。図３に
おいて横軸は周波数（ＧＨｚ）であり、０．１（ＧＨ
ｚ）〜１０．１（ＧＨｚ）を１（ＧＨｚ）刻みで示して
いる。また、縦軸は順方向利得［Ｇａｉｎ］（ｄＢ）で
あり、−５０（ｄＢ）〜５０（ｄＢ）を１０（ｄＢ）刻
みで示している。図３において、印「Ｍ１」は設計周波
数５．８（ＧＨｚ）における順方向利得を示している。

【００３３】図３から分かるように、図８のグラフと略
同様に、図２に示す高周波回路においても、設計周波数
５．８（ＧＨｚ）で順方向利得は約１８．５（ｄＢ）が
実現されている。このことから、抵抗素子３７による順
方向利得の減少は殆ど生じていないといえる。

【００３４】また、図８の例では周波数が２．３（ＧＨ
ｚ）のときに不要ピークが発生していたが、図３の例で
は２．３（ＧＨｚ）のときの順方向利得は約−１３（ｄ
Ｂ）であり、その後の落ち込みも生じておらず、不要ピ
ークは発生していないといえる。

【００３５】ここで、ＦＥＴを増幅素子として用いる場
合の動作点について以下に説明する。図４は、電界効果
型トランジスタ（ＦＥＴ）を増幅素子として用いる場合
の動作点を示すグラフである。図４において、横軸はＦ
ＥＴのドレイン・ソース間電圧（Ｖｄｓ）であり、縦軸
はＦＥＴのドレイン電流（Ｉｄｓ）である。

【００３６】図４には、ＦＥＴのゲート・ソース間電圧
（Ｖｇｓ）をパラメータとし、これをＶｇ１〜Ｖｇ５ま
で変化させたときのＶｄｓ−Ｉｄｓカーブが描画されて
いる。なお、図４中、４０１は負荷線、４０２は動作点
である。

【００３７】図４から分かるように、Ｖｇｓを変化させ
て得られた各Ｖｄｓ−Ｉｄｓカーブは、Ｖｄｓがある値
となるまではＶｄｓの増加に合わせてＩｄｓが増大する
二次曲線となる。しかし、Ｖｄｓがある値を超えるとＩ
ｄｓが一定値の横軸に平行な直線となる。この二次曲線
から直線へと切り替わるポイントのＶｄｓがニー電圧で
ある。図４においては各Ｖｄｓ−Ｉｄｓカーブのニー電
圧は、Ｖｋ２〜Ｖｋ５で示している。なお、Ｖｇ１の場
合は常にＩｄｓがゼロとなるのでＶｋは定義されない。

【００３８】このＦＥＴをソース接地増幅素子として、
即ち、図２に示す高周波回路の増幅素子として使用する
場合、動作点（ＤＣのバイアス点）４０２は、アイドル
電流（Ｉｄｄ）と電源電圧（Ｖｄｄ）とを設定すること
によって定められる。また、ＦＥＴの設計は、負荷線４
０１が、Ｖｇ５のＶｄｓ−Ｉｄｓカーブ上のニー電圧Ｖ
ｋ５を示す点と動作点４０２とを通る直線となるように
行なわれる。

【００３９】このようにして設計されたＦＥＴにおいて
は、ＶｄｓとＩｄｓとの交点が負荷線４０１上を動くよ
うに増幅動作が行なわれる。つまり、入力電圧となるＶ
ｇｓを、Ｖｇ３を基準値として±ΔＶｇｓの範囲で変動
させると、Ｉｄｓは電源電圧（Ｉｄｄ）を基準値として
±ΔＩｄｓの範囲で変動し、Ｖｄｓは電源電圧（Ｖｄ
ｄ）を基準値として±ΔＶｄｓの範囲で変動する。

【００４０】従って、図２に示すようにＦＥＴを高周波
回路の増幅素子として動作させる場合は、電源電圧を少
なくともＶｋ５以上に設定する必要がある。なお、ニー
電圧の値は、上記のようにＶｇｓの値により若干異なる
が、例えば小信号ＦＥＴでは一般的に０．５Ｖ程度、パ
ワーＦＥＴではこれ以上の値に設定される。

【００４１】次に、図２に示すようにＦＥＴを高周波回
路の増幅素子として用いる場合の電源電圧（Ｖｄｄ）及
び抵抗素子の抵抗値の設定について説明する。アイドル
電流の値をＩｄｄ、抵抗素子３７の抵抗値をＲとする
と、抵抗素子３７における電圧降下は、［Ｒ×Ｉｄｄ］
で求めることができる。共通の電源端子３１に印加する
電圧（集積回路全体に印加する電圧）の値をＶとする
と、ＦＥＴ４１に印加される電源電圧（Ｖｄｄ）は［Ｖ
−Ｒ×Ｉｄｄ］となる。

【００４２】従って、ＦＥＴ４１を安定して動作させる
ためには［Ｖ−Ｒ×Ｉｄｄ］＞Ｖｋが成り立つように、
共通の電源端子３１に印加する電圧の値Ｖと抵抗素子３
７の抵抗値Ｒとを設定する必要がある。例えば、ＦＥＴ
４１が小信号ＦＥＴであるならば、ニー電圧Ｖｋは通常
約０．５Ｖである。よって、［Ｖ−Ｒ×Ｉｄｄ］＞約
０．５Ｖとなるように、電源端子３１に印加する電圧の
値Ｖと抵抗素子３７の抵抗値Ｒとを設定すれば良い。但
し、実際には、ΔＶｄｓの振幅を考慮する必要があるた
め、［Ｖ−Ｒ×Ｉｄｄ］＞（１．０Ｖ〜１．５Ｖ以上）
となるように電圧の値Ｖと抵抗値Ｒとを設定するのが好
ましい。

【００４３】なお、ＦＥＴ４２に印加される電源電圧
（Ｖｄｄ）はＶとなるので、ＦＥＴ４２ではΔＶｄｓの
振幅がＦＥＴ４１に比べて大きく確保できる。また、Ｆ
ＥＴ４２で取り扱われる電力量はＦＥＴ４１で取り扱わ
れる電力量よりも高くなる。

【００４４】図５は、実施の形態１にかかる高周波回路
において増幅素子としてバイポーラトランジスタを用い
た例を示す回路図である。図５に示す高周波回路は、各
増幅ブロックを構成する増幅素子としてバイポーラトラ
ンジスタ５１及び５２が用いられている以外は、図１に
示す高周波回路と同様に構成されている。このため、図
５に示す高周波回路によっても、図１の説明において述
べたのと同様の作用及び効果を得ることができる。

【００４５】（実施の形態２）次に本発明の実施の形態
２にかかる高周波回路について、図６を参照しながら説
明する。図６は、本発明の実施の形態２にかかる高周波
回路を示す回路図である。

【００４６】図６に示すように、本実施の形態２にかか
る高周波回路は、２段以上のＮ段の増幅ブロックを備え
た高周波回路である。各増幅ブロックは、実施の形態１
と同様に、増幅素子６１（１〜Ｎ）と、チョークインダ
クタ６２（１〜Ｎ）と、バイパスコンデンサ６３（１〜
Ｎ）とで構成されている。また、各増幅ブロックにおい
て、増幅素子６１（１〜Ｎ）、チョークインダクタ６２
（１〜Ｎ）、バイパスコンデンサ６３（１〜Ｎ）は実施
の形態１と同様にして接続されている。

【００４７】本実施の形態２においても、電源ラインに
おける各増幅ブロック間には抵抗素子６７（１）〜６７
（Ｎ−１）が設けられている。更に、入力端子６２から
出力端子６３までの信号ラインには、整合回路６４
（１）〜６４（Ｎ＋１）が設けられている。

【００４８】このように、本実施の形態２においても、
最終段の増幅ブロック（Ｎ段目の増幅ブロック）以外の
増幅ブロックへの電力の供給は、共通の電源端子６５と
チョークインダクタ６３（１）〜（Ｎ）との間に設けら
れた抵抗素子６７（１）〜（Ｎ−１）を介して行なわれ
ている。

【００４９】このため、本実施の形態２にかかる高周波
回路によっても、実施の形態１と同様に、増幅ブロック
間における高周波信号の回り込みの発生を抑制して、不
要ピークが発生するのを抑制できる。また、チップの小
型化を図ることもできる。更に、本実施の形態２におい
ても、最終段であるＮ段目の増幅ブロックで取り扱う電
力量を最も高くできる。

【００５０】また、本実施の形態２にかかる高周波回路
において、増幅素子６７（１）〜（Ｎ−１）に印加され
る電源電圧（Ｖｄｄ）のうち、初段（１段目）の増幅ブ
ロックの増幅素子６２（１）に印加される電源電圧（Ｖ
ｄｄ）が、最も小さくなる。よって、共通の電源端子６
５に印加する電圧の値と抵抗素子６７（１）〜（Ｎ−
１）の抵抗値は、増幅素子６２（１）の電源電圧（Ｖｄ
ｄ）が増幅素子６２（１）のニー電圧よりも大きくなる
ように設定するのが良い。

【００５１】

【発明の効果】以上のように本発明によれば、バイパス
コンデンサの容量値を無限とすることなく、増幅ブロッ
ク間の高周波信号の回りこみを抑制して不要ピークの発
生を抑制できるため、動作の安定した高周波回路を提供
できる。また、高周波回路が組み込まれた半導体チップ
の小型化の促進を図ることもできる。更に、初段の増幅
ブロックの増幅素子に印加される電源電圧をその増幅素
子のニー電圧より高くした態様とすれば、より動作の安
定した高周波回路を得ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１にかかる高周波回路の一
例を示す回路図である。

【図２】実施の形態１にかかる高周波回路において増幅
素子として電界効果型トランジスタを用いた例を示す回
路図である。

【図３】図２に示す高周波回路の周波数特性シミュレー
ションの結果を示すグラフである。

【図４】電界効果型トランジスタ（ＦＥＴ）を増幅素子
として用いる場合の動作点を示すグラフである。

【図５】実施の形態１にかかる高周波回路において増幅
素子としてバイポーラトランジスタを用いた例を示す回
路図である。

【図６】本発明の実施の形態２にかかる高周波回路を示
す回路図である。

【図７】従来の高周波回路の一例を示す回路図である。

【図８】図７に示す従来の高周波回路の周波数特性シミ
ュレーションの結果を示すグラフである。

【図９】従来の高周波回路の他の例を示す回路図であ
る。

【符号の説明】

１０、２０増幅ブロック１１、２１、６１（１）〜６１（Ｎ）増幅素子１２、２２、６２（１）〜６１（Ｎ）チョークインダ
クタ１３、２３、６３（１）〜６１（Ｎ）バイパスコンデ
ンサ３１、６５共通の電源端子３２入力端子３３出力端子３４、３５、３６、６４（１）〜６４（Ｎ＋１）整合
回路３７、６７（１）〜６７（Ｎ−１）抵抗素子４１、４２ＦＥＴ５１、５２バイポーラトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ▲高▼木恒洋大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 5J069 AA01 CA21 CA61 CA92 FA16 FA20 HA02 HA09 HA25 HA29 HA33 KA29 MA08 MA21 TA01 TA02 TA03 5J092 AA01 CA21 CA61 CA92 FA16 FA20 HA02 HA09 HA25 HA29 HA33 KA29 MA08 MA21 TA01 TA02 TA03 5J500 AA01 AC21 AC61 AC92 AF16 AF20 AH02 AH09 AH25 AH29 AH33 AK29 AM08 AM21 AT01 AT02 AT03

Claims

【特許請求の範囲】

【請求項１】複数段の増幅ブロックを有し、各増幅ブ
ロックは増幅素子と、チョークインダクタと、バイパス
コンデンサとを少なくとも有し、前記増幅素子の電源端
子と前記チョークインダクタの一端とが接続され、前記
チョークインダクタの他端と前記バイパスコンデンサの
一端とが接続され、前記バイパスコンデンサの他端が接
地され、前記各増幅ブロックの前記増幅素子への電力供
給が共通の電源端子から前記各増幅ブロックの前記チョ
ークインダクタを介して行なわれる高周波回路であっ
て、最終段以外の増幅ブロックの前記増幅素子への電力供給
が、前記共通の電源端子と前記最終段以外の増幅ブロッ
クのチョークインダクタとの間に設けられた抵抗素子を
介して行なわれ、少なくとも前記増幅素子、前記チョークインダクタ、前
記バイパスコンデンサ及び前記抵抗素子が同一の基板上
に形成されていることを特徴とする高周波回路。
【請求項２】前記増幅素子が、電界効果型トランジス
タである請求項１記載の高周波回路。
【請求項３】前記増幅素子が、バイポーラトランジス
タである請求項１記載の高周波回路。
【請求項４】初段の増幅ブロックの増幅素子に印加さ
れる電圧が前記初段の増幅ブロックの増幅素子における
ニー電圧より高くなるように、前記共通の電源端子に印
加される電圧の値と前記抵抗素子の抵抗値とが設定され
ている請求項１記載の高周波回路。