JP2006511125A - チョッパー増幅器およびネスト化されたチョッパー増幅器の位相補正ミラー補償 - Google Patents

Abstract

多段チョッパー増幅器でミラーキャパシタに基づく補償を実施するための回路構成（２００）では、補償フィードバック（１１８，１２０）経路に付加的なチョッパー（２０６）が挿入されている。そのような補償により、フィードバック補償（並列補償）よりも有効面積が増大するとともに、多段増幅器の帯域幅を高くすることができる。ミラーキャパシタンスフィードバックループ内にチョッパーを挿入すると、フィードバックの位相を選択的に１８０度調整するための手段が与えられる。

Description

本発明は、一般に電子回路に関し、特にチョッパー増幅器およびネスト化されたチョッパー増幅器の位相補正ミラー補償に関する。

半導体製造技術の進歩により、今では無数のトランジスタおよび他の電気回路素子を含む集積回路が設計および製造されてきた。集積レベルが増大するにつれて、集積回路上に多くの機能を組み込むことが望ましくなってきた。信号増幅は、集積回路で実施できるそのような多くの機能のうちの１つである。

長年にわたって多くの増幅回路構成またはアーキテクチャが開発されてきた。増幅回路アーキテクチャの１つの例がチョッパー増幅器である。チョッパー増幅器アーキテクチャは、低周波ノイズおよびオフセットを除去するために使用される。チョッパー増幅器アーキテクチャとしては、フィードバック補償（並列補償）キャパシタを使用するものが知られている。集積回路に形成されるキャパシタは、比較的大きな面積を占める傾向がある。一般に、従来のフィードバック補償キャパシタを使用するチョッパー増幅器アーキテクチャにおいて、キャパシタのサイズは、極の周波数位置によって決まる。

一般に、製造メーカの目的は、自分達が製造する集積回路のコストを下げることである。また、一般には、集積回路のサイズすなわちその面積が増大するにつれて、集積回路のコストが増大する。

チョッパー増幅器の実施に必要な面積を減らしつつ、チョッパー増幅器の補償を行ない、それにより、チョッパー増幅器のコストを低減できる方法および装置が必要である。

簡単に言うと、１８０度位相シフトを補正する付加的なチョッパーがミラーキャパシタンスフィードバック経路に設けられるチョッパー増幅回路構成が提供される。

本発明の更なる態様においては、ミラーキャパシタンスフィードバック経路に付加的なチョッパーを用いるネスト化されたチョッパー増幅器が提供されても良い。そのような付加的なチョッパーは、安定性を確保できるという点で有用である。

チョッパーは、デルタ−シグマ変換器等の加算平均を行なう増幅器用途で使用される。チョッパーは、信号との同位相および１８０度位相ずれに対する不一致に起因して低周波ノイズおよびオフセットを交互に適用する。その結果、信号が保たれ、ノイズおよびオフセットが除去される。フィードバック補償はチョッパーによって乱されず、したがって、付加的な位相補正は不要である。

本発明の様々な実施形態は、低周波ノイズおよびオフセットを除去するためにチョッピングされる多段増幅器においてミラー補償を行なう。チョッパーはミラーフィードバック経路で使用される。このチョッパーは、チョッパー動作時にミラー経路の位相を１８０度調整する。

この明細書において「１つの実施形態」「一実施形態」または同様の形式に対する言及は、当該実施形態に関連して説明される特定の機能、構造、動作あるいは特徴が本発明の少なくとも１つの実施形態に含まれることを意味している。したがって、本明細書におけるそのような表現または形式の出現が全て必ずしも同じ実施形態を示すとは限らない。また、１または複数の実施形態においては、様々な特定の機能、構造、動作または特徴が任意の適当な方法で組み合わされても良い。

また、半導体デバイス、マイクロ電子デバイス、集積回路、チップ、ＬＳＩ、ＶＬＳＩ、ＡＳＩＣ、システム・オン・チップという用語は、この分野では時として置き換え可能に使用される。本発明は、これらの用語が技術的に共通に理解されていることから、先の全てに関連するものである。

ここで使用されるＦＥＴは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を示している。これらのトランジスタは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）としても知られている。

端子とは、接続点のことである。一般に、信号を伝搬するために、出力または出力端子が入力または入力端子に結合される。

従来、チョッパー増幅器は、ＡＣグランドに対するフィードバック補償（並列補償）を使用している。多くの場合、この補償は、適切な電極分離を確保するために非常に大きなキャパシタを必要とする。

図１を参照すると、従来のチョッパー増幅器１００が示されている。特に、チョッパー増幅器１００は第１のチョッパー１０４を有している。第１のチョッパー１０４は、第１のノード１０２に結合された第１の入力端子と、第２のノード１０６に結合された第２の入力端子と、例えばクロック信号等の第１のチョッパー制御信号を受けるようになっている第３の入力端子とを有している。第１のチョッパー１０２は、第１のゲインステージ１０８の２つの入力端子にそれぞれ結合された２つの出力端子を有している。第１のゲインステージ１０８は２つの出力端子を有しており、これらの出力端子は、図１に示されように、第２のゲインステージ１１０の２つの入力端子にそれぞれ結合されている。第２のゲインステージ１１０は、第２のチョッパー１１２の第１の入力端子および第２の入力端子にそれぞれ結合された２つの出力端子を有している。また、第２のチョッパー１１２は、例えばクロック信号等の第２のチョッパー制御信号を受けるようになっている第３の入力端子を有している。第２のチョッパー１１２は、ノード１１７に結合された第１の出力端子とノード１１９に結合された第２の出力端子とを更に有している。

チョッパー増幅器１００の並列出力は、ノード１１７，１１９において利用されても良い。チョッパー増幅器１００の並列出力は、更なるゲインステージを駆動するために使用されても良い。当業者であれば分かるように、ゲインステージおよびチョッパーにおいては、良く知られた様々な回路レベルの実施がある。例えばチョッパーは、１つの経路を切り換えるためにＦＥＴと共に実施されても良い。

図１は、ＡＣグランドに対するフィードバック補償（並列補償）の実施を更に示している。特に、第１のキャパシタ１１４は、第２のチョッパーの第１の出力端子（すなわち、ノード１１７）とグランドとの間に直列に結合して示されており、また、第２のキャパシタ１１６は、第２のチョッパーの第２の出力端子（すなわち、ノード１１９）とグランドとの間に直列に結合して示されている。そのようなキャパシタが集積回路上に実装される場合には、集積回路において比較的大きな面積が費やされる。なお、集積回路のコストは、その面積の増大に伴って大きくなる。

更に図１を参照すると、図示の従来のチョッパー増幅器は、第２のチョッパー１１２の第１の出力端子（すなわち、ノード１１７）から第１のチョッパー１０４の第１の入力端子（すなわち、ノード１０２）へ延びる第１のフィードバック経路を有している。そして、この第１のフィードバック経路は、第１のフィードバック経路の信号処理（例えば増幅、減衰）を行なうブロック１１８を有している。そのような信号処理は、フィードバック経路中に設けられるゲインステージの結果であっても良い。図示の従来の増幅器は、第２のチョッパー１１２の第２の出力端子（すなわち、ノード１１９）から第１のチョッパー１０４の第２の入力端子（すなわち、ノード１０６）へ延びる第２のフィードバック経路を更に有している。そして、この第２のフィードバック経路は、第２のフィードバック経路の信号処理（例えば増幅、減衰）を行なうブロック１２０を有している。そのような信号処理は、フィードバック経路中に設けられるゲインステージの結果であっても良い。

カスコード増幅器構成においては、主極が出力ノードに形成されている。多段チョッパー増幅器における補償は、１つの主極を有するように使用される。補償ループにわたって正味の正のフィードバックを回避することが望ましい。

チョッパー増幅回路内で補償キャパシタにより費やされる面積を減らすため、ミラー補償キャパシタを使用することができる。当業者であれば分かるように、ミラーキャパシタンス構成を使用すると、キャパシタの効果が効果的に増える。しかし、残念ながら、ミラーキャパシタンス補償構成を使用すると不安定になる。これは、半分の時間でチョッパーがミラーキャパシタフィードバック経路中で１８０度の位相シフトをもたらすからである。

本発明に係る様々な増幅器の実施形態は、ミラーキャパシタンスの使用に基づく補償を含んでおり、それにより、出力とグランドとの間で従来のフィードバック補償（並列補償）キャパシタを使用した場合と比べると、面積効率が増大し、帯域幅が高くなる。

ミラー補償を使用することにより、小さなキャパシタが使用可能となり、高い帯域幅をもって安定性が得られる。しかしながら、これは、特定の構成における位相補正がなければ行なうことができない。ミラー補償を使用すると、チョッパー動作の半分の間で正のフィードバックの周波数が低くなる。

図２を参照すると、本発明にしたがってチョッピングされるミラーキャパシタンスフィードバック経路を有する多段チョッパー増幅器２００が示されている。特に、チョッパー増幅器２００は第１のチョッパー１０４を有している。第１のチョッパー１０４は、第１のノード１０２に結合された第１の入力端子と、第２のノード１０６に結合された第２の入力端子と、例えばクロック信号等の第１のチョッパー制御信号を受けるようになっている第３の入力端子とを有している。第１のチョッパー１０２は、第１のゲインステージ１０８の２つの差動入力端子にそれぞれ結合された２つの出力端子を有している。第１のゲインステージ１０８は２つの差動出力端子を有しており、これらの差動出力端子は、図２に示されように、第２のゲインステージ１１０の２つの差動入力端子にそれぞれ結合されている。第２のゲインステージ１１０は、第２のチョッパー１１２の第１の入力端子および第２の入力端子にそれぞれ結合された２つの差動出力端子を有している。また、第２のチョッパー１１２は、第２のチョッパー制御信号を受けるようになっている第３の入力端子を有している。第２のチョッパー１１２は、ノード１１７に結合された第１の出力端子とノード１１９に結合された第２の出力端子とを更に有している。本発明のこの図示の実施形態において、ゲインステージ１０８，１１０は差動増幅回路である。

多段チョッパー増幅器２００の並列出力は、ノード１１７，１１９において利用されても良い。チョッパー増幅器２００の並列出力は、更なるゲインステージを駆動するために使用されても良い。

更に図２を参照すると、第３のチョッパー２０６は、第２のチョッパーの第１の出力端子（すなわちノード１１７）に結合された第１の入力端子を有するとともに、第２のチョッパーの第２の出力端子（すなわちノード１１９）に結合された第２の入力端子を有している。第３のチョッパー２０６は、第１のキャパシタ２０２の第１の端子に結合された第１の出力端子を有するとともに、第２のキャパシタ２０４の第１の端子に結合された第２の出力端子を有している。第１のキャパシタ２０２は、ゲインステージ１１０の第１の入力端子に結合された第２の端子を有している。第２のキャパシタ２０４は、ゲインステージ１１０の第２の入力端子に結合された第２の端子を有している。このようにして、チョッパーは、ミラーキャパシタンス補償ループ中に導入される。

動作時、第１のチョッパー１０４は、チョッパー制御信号の第１の段階中にゲインステージ１０８の第１（プラス）および第２（マイナス）の入力端子に対してノード１０２およびノード１０６をそれぞれ結合するように、あるいは、チョッパー制御信号の第２の段階中にゲインステージ１０８の第１および第２の入力端子に対してノード１０６およびノード１０２をそれぞれ結合するように設けられている。第２のチョッパー１１２および第３のチョッパー２０６も同様に、チョッパー制御信号の第１の段階中にその第１および第２の各出力端子に対してその第１および第２の入力端子の信号が結合されるように、また、チョッパー制御信号の第２の段階中にその第２および第１の各出力端子に対してその第１および第２の入力端子の信号が結合されるように機能するべく設けられている。

また、図２は、チョッパー増幅器の図示の実施形態において、第２のチョッパー１１２の第１の出力端子（すなわち、ノード１１７）から第１のチョッパー１０４の第１の入力端子（すなわち、ノード１０２）へ延びる第１のフィードバック経路を示している。この第１のフィードバック経路は、第１のフィードバック経路の信号処理（例えば増幅、減衰）を行なうブロック１１８を有している。そのような信号処理は、例えばフィードバック経路中に設けられるゲインステージの結果であっても良い。また、図示の実施形態は、第２のチョッパー１１２の第２の出力端子（すなわち、ノード１１９）から第１のチョッパー１０４の第２の入力端子（すなわち、ノード１０６）へ延びる第２のフィードバック経路を更に有している。この第２のフィードバック経路は、第２のフィードバック経路の信号処理（例えば増幅、減衰）を行なうブロック１２０を有している。そのような信号処理は、フィードバック経路中に設けられるゲインステージの結果であっても良い。

当業者であれば分かるように、ゲインステージおよびチョッパーにおいては、良く知られた様々な回路レベルの実施がある。同様に、一般的に集積回路に形成され且つフィードバック経路のキャパシタを実現するために使用できる多くの物理的構造がある。集積回路にキャパシタを形成するために使用される構造としては、金属−金属間キャパシタ、ポリシリコン−ポリシリコン間キャパシタ、金属−ポリシリコン間キャパシタ、接合キャパシタ、ゲード−基板間（すなわちＦＥＴ）キャパシタを挙げることができるが、これらに限らない。幾つかの半導体プロセスにおいては、集積回路の比較的小さな面積を費やすキャパシタの実施が容易となるように、導電材料から成る層間でｈｉｇｈ−ｋ誘電材料を利用することができる。そのようなキャパシタは、単一構造として実施されても良く、あるいは、所望のキャパシタンスを与えるように配置された互いに接続される複数の容量素子として実施されても良い。本発明は、フィードバックキャパシタの任意の特定の物理的実施に限定されない。

また、ネスト化されたチョッパー増幅回路においては、チョッパーミラーキャパシタ（Ｃｈｏｐｐｅｄ Ｍｉｌｌｅｒ ｃａｐａｃｉｔｏｒｓ）が使用されても良い。ネスト化されたチョッパーは、当初のチョッパー動作から残留スイッチング過渡現象を除去するために使用される。なお、全ての位相順序の変更が適切に扱われるように、他の構成を注意深く検討する必要がある。すなわち、位相順序の変更により、正のフィードバックではなく、負のフィードバックが生じなければならない。

本発明に係る多段チョッパー増幅器は、ミラーキャパシタンスを使用して容量フィードバックを与えることにより、フィードバックキャパシタにより必要とされる物理的な面積を減らすとともに、ミラーキャパシタンス経路にフィードバックチョッパーを設けることにより、チョッピング動作時にフィードバックの位相を１８０度調整する。

本発明の実施形態は、シグマ−デルタデータ変換器を含むがこれに限定されない多種多様な用途を有している。

本発明は、前述した実施形態に限定されず、添付の請求の範囲内で任意の全ての実施形態を網羅することは言うまでもない。

従来技術に係るチョッパーを含む増幅回路の概略ブロック図である。 本発明に係るチョッパーを含む増幅回路の概略ブロック図である。

符号の説明

１００ チョッパー増幅器
１０２ 第１のノード
１０４ 第１のチョッパー
１０６ 第２のノード
１０８ 第１のゲインステージ
１１０ 第２のゲインステージ
１１２ 第２のチョッパー
１１４ 第１のコンデンサ
１１６ 第２のコンデンサ
１１７、１１９ ノード
１２０ ブロック
２００ 多段チョッパー増幅器
２０２ 第１のコンデンサ
２０４ 第２のコンデンサ
２０６ 第３のチョッパー

Claims (11)

1. 互いに直列に結合された入力チョッパーと第１のゲインステージと第２のゲインステージとを備え、前記第１のゲインステージは前記入力チョッパーから入力を受けるように結合され、前記第２のゲインステージから入力を受けるように出力チョッパーが結合され、前記出力チョッパーと前記第２のゲインステージとの間のフィードバック経路に少なくとも１つの補償キャパシタが結合され、前記フィードバック経路中にフィードバックチョッパーが配置され、前記フィードバックチョッパーは、前記フィードバック経路の位相を調整するようになっている、多段チョッパー増幅器。
2. 前記第１および第２のゲインステージが差動ゲインステージであり、前記フィードバックチョッパーが前記出力チョッパーと前記少なくとも１つの補償キャパシタとの間に配置されている、請求項１に記載の多段チョッパー増幅器。
3. 第１の補償キャパシタは、前記第２のゲインステージの第１の入力端子に接続された第１の端子を有するとともに、前記フィードバックチョッパーの第１の出力端子に接続された第２の端子を有し、第２の補償キャパシタは、前記第２のゲインステージの第２の入力端子に接続された第１の端子を有するとともに、前記フィードバックチョッパーの第２の出力端子に接続された第２の端子を有している、請求項１に記載の多段チョッパー増幅器。
4. 前記フィードバックチョッパーは、前記フィードバック経路を１８０度調整するようになっている、請求項１に記載の多段チョッパー増幅器。
5. 前記多段チョッパー増幅器は、デルタ−シグマデータ変換器の一部を形成する、請求項１に記載の多段チョッパー増幅器。
6. 一対の入力端子および一対の出力端子を有する第１のチョッパーと、前記第１のチョッパーの前記一対の出力端子に結合された一対の入力端子を有するとともに一対の出力端子を更に有する第１の差動増幅器と、前記第１の差動増幅器の前記一対の出力端子に結合された一対の入力端子有するとともに一対の出力端子を更に有する第２の差動増幅器と、前記第２の差動増幅器の前記一対の出力端子に結合された一対の入力端子を有するとともに一対の出力端子を更に有する第２のチョッパーと、前記第２のチョッパーの前記出力端子に結合された一対の入力端子および前記第２の差動増幅器の前記入力端子に結合された一対の出力端子を有する第３のチョッパーとを備え、前記第３のチョッパーが差動フィードバック信号の位相を調整する、回路。
7. 前記第３のチョッパーの第１の出力端子と前記第２の差動増幅器の第１の入力端子との間に接続された少なくとも１つのキャパシタと、前記第３のチョッパーの第２の出力端子と前記第２の差動増幅器の第２の入力端子との間に接続された少なくとも１つのキャパシタとを更に備えている、請求項６に記載の回路。
8. 前記第３のチョッパーは、フィードバック信号の位相を１８０度調整するようになっている、請求項７に記載の回路。
9. 前記第１、第２、第３のチョッパーが互いに同期して動作するようになっている、請求項７に記載の回路。
10. 前記第１、第２、第３のチョッパーがＦＥＴを構成している、請求項９に記載の回路。
11. 前記キャパシタがＦＥＴを構成している、請求項７に記載の回路。

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