JP2701572B2 - 低雑音増幅器 - Google Patents
低雑音増幅器Info
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- JP2701572B2 JP2701572B2 JP7075591A JP7075591A JP2701572B2 JP 2701572 B2 JP2701572 B2 JP 2701572B2 JP 7075591 A JP7075591 A JP 7075591A JP 7075591 A JP7075591 A JP 7075591A JP 2701572 B2 JP2701572 B2 JP 2701572B2
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Description
【０００１】
【産業上の利用分野】本発明は、例えばＧａＡｓ電界効
果トランジスタ（以下、電界効果トランジスタをＦＥＴ
という）を用いて構成され、ＧＨｚ帯以上で動作する低
雑音増幅器に関するものである。
果トランジスタ（以下、電界効果トランジスタをＦＥＴ
という）を用いて構成され、ＧＨｚ帯以上で動作する低
雑音増幅器に関するものである。
【０００２】
【従来の技術】図２は従来の低雑音増幅器の構成を示す
ブロック図である。図において、１１は入力端子、１２
は出力端子、１３は入力整合回路、１４は第１のＦＥ
Ｔ、１５は第１の段間整合回路、１６は第２のＦＥＴ、
１７は第２の段間整合回路、１８は第３のＦＥＴ、１９
は出力整合回路である。
ブロック図である。図において、１１は入力端子、１２
は出力端子、１３は入力整合回路、１４は第１のＦＥ
Ｔ、１５は第１の段間整合回路、１６は第２のＦＥＴ、
１７は第２の段間整合回路、１８は第３のＦＥＴ、１９
は出力整合回路である。
【０００３】次に、従来の低雑音増幅器の構成について
説明する。図２の増幅器において、入力整合回路１３は
第１のＦＥＴ１４で発生する雑音を最小にするように最
適化されている。第１の段間整合回路１５以降で発生し
た雑音は第１のＦＥＴ１４の利得分の１になるため、こ
こでは雑音整合よりもむしろ利得整合とされている。ま
た、第１から第３のＦＥＴ１４，１６，１８には通常の
シングルゲ−トＦＥＴが用いられている。
説明する。図２の増幅器において、入力整合回路１３は
第１のＦＥＴ１４で発生する雑音を最小にするように最
適化されている。第１の段間整合回路１５以降で発生し
た雑音は第１のＦＥＴ１４の利得分の１になるため、こ
こでは雑音整合よりもむしろ利得整合とされている。ま
た、第１から第３のＦＥＴ１４，１６，１８には通常の
シングルゲ−トＦＥＴが用いられている。
【０００４】
【発明が解決しようとする課題】従来の低雑音増幅器
は、すべて入力と出力のアイソレ−ションの悪いシング
ルゲ−トＦＥＴを用いて構成されていたので、多段の増
幅器を構成する場合には、同時に多くのパラメ−タを最
適化する必要があった。また、出来上がった回路を測定
するときに不要周波数での発振を起こすなどの問題点が
あった。
は、すべて入力と出力のアイソレ−ションの悪いシング
ルゲ−トＦＥＴを用いて構成されていたので、多段の増
幅器を構成する場合には、同時に多くのパラメ−タを最
適化する必要があった。また、出来上がった回路を測定
するときに不要周波数での発振を起こすなどの問題点が
あった。
【０００５】本発明は、上記のような問題点を解消する
ためになされたもので、発振がなく、各整合回路の最適
化が容易な低雑音増幅器を提供することを目的としてい
る。
ためになされたもので、発振がなく、各整合回路の最適
化が容易な低雑音増幅器を提供することを目的としてい
る。
【０００６】
【０００７】また、本発明の請求項１に係る低雑音増幅
器は、化合物半導体電界効果トランジスタを複数段接続
して構成される低雑音増幅器において、第１段目および
最終段の電界効果トランジスタにシグナルゲート電界効
果トランジスタを用い、その他の段の電界効果トランジ
スタにデュアルゲート電界効果トランジスタを少なくと
も１個以上用いるとともに、前記デュアルゲート電界効
果トランジスタの少なくとも１個の第２ゲートバイアス
端子に可変バイアス電源を接続したものである。
器は、化合物半導体電界効果トランジスタを複数段接続
して構成される低雑音増幅器において、第１段目および
最終段の電界効果トランジスタにシグナルゲート電界効
果トランジスタを用い、その他の段の電界効果トランジ
スタにデュアルゲート電界効果トランジスタを少なくと
も１個以上用いるとともに、前記デュアルゲート電界効
果トランジスタの少なくとも１個の第２ゲートバイアス
端子に可変バイアス電源を接続したものである。
【０００８】
【０００９】また、本発明の請求項１に記載の低雑音増
幅器においては、デュアルゲ−トＦＥＴの第２ゲ−ト電
圧を変化させることにより、利得可変増幅器となるほ
か、最終段のＦＥＴをシングルゲ−トＦＥＴにすること
で、第２ゲートバイアス端子に印加する第２ゲ−トバイ
アスを変化させた場合にも出力ＶＳＷＲ（電圧定在波
比）の変化は少ない。
幅器においては、デュアルゲ−トＦＥＴの第２ゲ−ト電
圧を変化させることにより、利得可変増幅器となるほ
か、最終段のＦＥＴをシングルゲ−トＦＥＴにすること
で、第２ゲートバイアス端子に印加する第２ゲ−トバイ
アスを変化させた場合にも出力ＶＳＷＲ（電圧定在波
比）の変化は少ない。
【００１０】
【実施例】以下、本発明の一実施例を図について説明す
る。図１は本発明の低雑音増幅器の一実施例を示すブロ
ック図である。図において、１は入力端子、２は出力端
子、３は入力整合回路、４は第１のＦＥＴ、５は第１の
段間整合回路、６は第２のＦＥＴ、７は第２の段間整合
回路、８は第３のＦＥＴ、９は出力整合回路、１０は第
２ゲ−トバイアス端子である。
る。図１は本発明の低雑音増幅器の一実施例を示すブロ
ック図である。図において、１は入力端子、２は出力端
子、３は入力整合回路、４は第１のＦＥＴ、５は第１の
段間整合回路、６は第２のＦＥＴ、７は第２の段間整合
回路、８は第３のＦＥＴ、９は出力整合回路、１０は第
２ゲ−トバイアス端子である。
【００１１】次に、本発明の低雑音増幅器の構成につい
て述べる。図１の低雑音増幅器において、入力整合回路
３は第１のＦＥＴ４で発生する雑音を最小にするように
最適化されている。第１の段間整合回路５以降で発生し
た雑音は第１のＦＥＴ４の利得分の１になるため、ここ
では、雑音整合よりもむしろ利得整合とされている。第
２のＦＥＴ６にはデュアルゲ−トＦＥＴが用いられてい
る。また、入力整合回路３と第１の段間整合回路５の最
適化と、第２の段間整合回路７および出力整合回路９の
最適化は別々に行われる。すなわち、本実施例によれ
ば、まず第１のＦＥＴ４にシングルゲ−トＦＥＴを用い
て低雑音特性を実現し、これと同時に第２のＦＥＴ６に
アイソレ−ション特性の優れているデュアルゲ−トＦＥ
Ｔを用いてその前段と後段で別々に設計の最適化を図る
ことおよび第２ゲ−トバイアスを変化させることによる
利得可変を可能としているほか、最終段の第３のＦＥＴ
８にシングルゲ−トＦＥＴを用いて出力ＶＳＷＲの変化
を抑えている。また、不要な発振も抑えられている。な
お、上記実施例では３段構成の増幅器の場合について述
べたが、２以上であれば何段構成でも構わない。
て述べる。図１の低雑音増幅器において、入力整合回路
３は第１のＦＥＴ４で発生する雑音を最小にするように
最適化されている。第１の段間整合回路５以降で発生し
た雑音は第１のＦＥＴ４の利得分の１になるため、ここ
では、雑音整合よりもむしろ利得整合とされている。第
２のＦＥＴ６にはデュアルゲ−トＦＥＴが用いられてい
る。また、入力整合回路３と第１の段間整合回路５の最
適化と、第２の段間整合回路７および出力整合回路９の
最適化は別々に行われる。すなわち、本実施例によれ
ば、まず第１のＦＥＴ４にシングルゲ−トＦＥＴを用い
て低雑音特性を実現し、これと同時に第２のＦＥＴ６に
アイソレ−ション特性の優れているデュアルゲ−トＦＥ
Ｔを用いてその前段と後段で別々に設計の最適化を図る
ことおよび第２ゲ−トバイアスを変化させることによる
利得可変を可能としているほか、最終段の第３のＦＥＴ
８にシングルゲ−トＦＥＴを用いて出力ＶＳＷＲの変化
を抑えている。また、不要な発振も抑えられている。な
お、上記実施例では３段構成の増幅器の場合について述
べたが、２以上であれば何段構成でも構わない。
【００１２】
【発明の効果】以上説明したように、本発明は化合物半
導体ＦＥＴを複数段接続して構成される低雑音増幅器に
おいて、第１段目および最終段のＦＥＴにシングルゲ−
トＦＥＴを用い、その他の段のＦＥＴにデュアルゲ−ト
ＦＥＴを少なくとも１個以上用いるとともに、前記デュ
アルゲート電界効果トランジスタの少なくとも１個の第
２ゲートバイアス端子に可変バイアス電源を接続するこ
とにより、デュアルゲ−トＦＥＴの第２ゲ−ト電圧を変
化させて利得可変増幅器を構成できるほか、デュアルゲ
−トＦＥＴより前の整合回路と、デュアルゲ−トＦＥＴ
以降の整合回路を別々に最適化することができ、設計が
容易になるとともに、不要発振が起こりにくくなるとい
う効果がある。また、最終段のＦＥＴをシングルゲ−ト
ＦＥＴにすることで、第２ゲ−トバイアスを変化させた
場合にも出力ＶＳＷＲの変化を抑えられるという効果が
ある。
導体ＦＥＴを複数段接続して構成される低雑音増幅器に
おいて、第１段目および最終段のＦＥＴにシングルゲ−
トＦＥＴを用い、その他の段のＦＥＴにデュアルゲ−ト
ＦＥＴを少なくとも１個以上用いるとともに、前記デュ
アルゲート電界効果トランジスタの少なくとも１個の第
２ゲートバイアス端子に可変バイアス電源を接続するこ
とにより、デュアルゲ−トＦＥＴの第２ゲ−ト電圧を変
化させて利得可変増幅器を構成できるほか、デュアルゲ
−トＦＥＴより前の整合回路と、デュアルゲ−トＦＥＴ
以降の整合回路を別々に最適化することができ、設計が
容易になるとともに、不要発振が起こりにくくなるとい
う効果がある。また、最終段のＦＥＴをシングルゲ−ト
ＦＥＴにすることで、第２ゲ−トバイアスを変化させた
場合にも出力ＶＳＷＲの変化を抑えられるという効果が
ある。
【図１】本発明の低雑音増幅器の一実施例を示すブロッ
ク図である。
ク図である。
【図２】従来の低雑音増幅器の構成を示すブロック図で
ある。
ある。
１ 入力端子 ２ 出力端子 ３ 入力整合回路 ４ 第１のＦＥＴ ５ 第１の段間整合回路 ６ 第２のＦＥＴ ７ 第２の段間整合回路 ８ 第３のＦＥＴ ９ 出力整合回路 １０ 第２ゲ−トバイアス端子
Claims (1)
- 【請求項１】化合物半導体電界効果トランジスタを複数
段接続して構成される低雑音増幅器において、第１段目
および最終段の電界効果トランジスタにシングルゲ−ト
電界効果トランジスタを用い、その他の段の電界効果ト
ランジスタにデュアルゲ−ト電界効果トランジスタを少
なくとも１個以上用いるとともに、前記デュアルゲート
電界効果トランジスタの少なくとも１個の第２ゲートバ
イアス端子に可変バイアス電源を接続したことを特徴と
する低雑音増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075591A JP2701572B2 (ja) | 1991-04-03 | 1991-04-03 | 低雑音増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075591A JP2701572B2 (ja) | 1991-04-03 | 1991-04-03 | 低雑音増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04313904A JPH04313904A (ja) | 1992-11-05 |
| JP2701572B2 true JP2701572B2 (ja) | 1998-01-21 |
Family
ID=13440643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7075591A Expired - Fee Related JP2701572B2 (ja) | 1991-04-03 | 1991-04-03 | 低雑音増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701572B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2644981B2 (ja) * | 1994-12-20 | 1997-08-25 | 財団法人韓国電子通信研究所 | 超高周波モノリシックの低雑音増幅器 |
| WO2001059927A1 (fr) * | 2000-02-08 | 2001-08-16 | Mitsubishi Denski Kabushiki Kaisha | Amplificateur multi-etage |
| CN103391051A (zh) * | 2013-07-03 | 2013-11-13 | 吴江市同心电子科技有限公司 | 一种微带线匹配低噪声放大器 |
-
1991
- 1991-04-03 JP JP7075591A patent/JP2701572B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04313904A (ja) | 1992-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |