JP2001230634A - 多段形低雑音増幅器 - Google Patents

Abstract

(57)【要約】 【課題】 従来よりも雑音指数（ＮＦ）を向上させるこ
とが可能な多段形低雑音増幅器を提供する。 【解決手段】 １番目の低雑音増幅器と、２番目の低雑
音増幅器と、前記１番目の低雑音増幅器と前記２番目の
低雑音増幅器との間に設けられるアイソレータとが縦続
接続されて構成される多段形低雑音増幅器であって、前
記１番目の低雑音増幅器は、第１のハイブリッド回路
と、第１の低雑音増幅回路と、第２の低雑音増幅回路
と、第２のハイブリッド回路とで構成され、かつ、前記
１番目の低雑音増幅器のインターセプトポイントをＩＰ
₁、前記２番目の低雑音増幅器のインターセプトポイン
トをＩＰ₂、および、前記２番目の低雑音増幅器の電圧
増幅度をＧ₂とするとき、６ｄＢ≦ＩＰ₁−ＩＰ₂＋Ｇ₂を
満足する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多段形低雑音増幅
器に係わり、特に、テレビ放送や移動無線通信などにお
ける受信側の多段形低雑音増幅器に関する。

【０００２】

【従来の技術】図２０は、移動通信の基地局、あるいは
ＴＶ放送の中継放送装置の受信側の一例の概略構成を示
すブロック図である。同図において、１０１は受信アン
テナ、１０２は広帯域帯域通過フィルタ、１０３は低雑
音増幅器、１０４₁〜１０４_nは狭帯域通過フィルタ、１
０５₁〜１０５_nは受信装置である。同図に示すように、
移動通信の基地局、あるいはＴＶ放送の中継放送装置の
受信側には、受信アンテナ１０１で受信した微小な高周
波信号を増幅するための低雑音増幅器（ＬＮＡ）１０３
が設けられる。図２１は、図２０に示す低雑音増幅器１
０３の一例の従来の回路構成を示すブロック図である。
同図において、１１１はサーキュレータ（アイソレー
タ）、１１２は初段の低雑音増幅回路、１１３は次段の
低雑音増幅回路、Ｒは無反射終端器である。ここで、初
段の低雑音増幅回路１１２および次段の低雑音増幅回路
１１３は、増幅素子として、ＨＥＭＴ（High Electron
Mobility Transistor；高電子移動度トランジスタ）素
子、あるいは、ＧａＡｓＦＥＴ素子が使用される。

【０００３】

【発明が解決しようとする課題】図２１に示す低雑音増
幅回路１１２は、雑音指数（ＮＦ；Noise Figure）が最
良になるように設計されるが、そのため、入力電圧反射
係数が大きいという問題がある。この問題を解決するた
めに、図２１に示す低雑音増幅器１０３では、低雑音増
幅回路１１２の前段にサーキュレータ（アイソレータ）
１１１を挿入し、低雑音増幅回路１１２で反射された高
周波信号を無反射終端器Ｒで吸収し、低雑音増幅回路１
１２で反射された高周波信号が受信アンテナ１０１に戻
らないようにしている。しかしながら、図２１に示す低
雑音増幅器１０３では、信号経路に挿入されるサーキュ
レータ１１１の挿入損失により、雑音指数（ＮＦ）が劣
化するという問題があった。

【０００４】図２２は、図２０に示す低雑音増幅器１０
３の他の例の従来の回路構成を示すブロック図である。
同図に示すように、図２２に示す低雑音増幅器１０３
は、低雑音増幅回路１１３の前段に、分岐用のハイブリ
ッド回路１０と、合成用のハイブリッド回路１２と、第
１および第２の低雑音増幅回路（１１₁，１１₂）とを設
けた点で、図２１に示す従来の低雑音増幅器１０３と相
違する。ここで、第１の低雑音増幅回路１１₁は、分岐
用のハイブリッド回路１０の第２の端子Ｔ₁₂と合成用の
ハイブリッド回路１２の第１の端子Ｔ₂₁との間に接続さ
れ、第２の低雑音増幅回路１１₂は、分岐用のハイブリ
ッド回路１０の第３の端子Ｔ₁₃と合成用のハイブリッド
回路１２の第４の端子Ｔ₂₄との間に接続される。また、
分岐用のハイブリッド回路１０の第４の端子Ｔ₁₄、およ
び合成用のハイブリッド回路１２の第２の端子Ｔ₂₂に
は、無反射終端器Ｒが接続される。図２２に示す低雑音
増幅器１０３によれば、第１および第２の低雑音増幅回
路（１１₁，１１₂）からの反射電力は、分岐用のハイブ
リッド回路１０の第４の端子Ｔ₁₄に出力されて、無反射
終端器Ｒに吸収されるので、図２１に示す低雑音増幅器
１０３より雑音指数（ＮＦ）を向上させることができ
る。

【０００５】しかしながら、図２２に示す低雑音増幅器
１０３では、雑音指数（ＮＦ）の値が、高周波信号の周
波数が２ＧＨｚの時に、０．５〜０．６ｄＢ（ＮＦ＝
０．５〜０．６ｄＢ；ｆ＝２ＧＨｚ）が限界であり、こ
れ以上、雑音指数（ＮＦ）を向上させることができない
という問題点があった。また、図２１、図２２に、２段
構成の低雑音増幅器１０３を図示したように、従来の低
雑音増幅器１０３は、低雑音増幅回路が縦続接続される
多段構成の増幅器で構成される。しかしながら、このよ
うな多段構成の増幅器では、各低雑音増幅回路のインタ
セクトポイント（ＩＰ）および電圧増幅度（Ｇ_V）を最
適化しないと、総合特性において、直線性、あるいは、
相互変調波（ＩＭ）特性が劣化するという問題点があっ
た。本発明は、前記従来技術の問題点を解決するために
なされたものであり、本発明の目的は、従来よりも雑音
指数（ＮＦ）を向上させることが可能な多段形低雑音増
幅器を提供することにある。また、本発明の他の目的
は、直線性、あるいは、相互変調波（ＩＭ）特性を向上
させることが可能な多段形低雑音増幅器を提供すること
にある。本発明の前記ならびにその他の目的と新規な特
徴は、本明細書の記述及び添付図面によって明らかにす
る。

【０００６】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記の通りである。即ち、本発明は、ｎ個の低雑音増幅
器が縦続接続されて構成される多段形低雑音増幅器であ
って、ｋ（ｋ＝１，２，…，ｎ−１）番目の低雑音増幅
器のインターセプトポイントをＩＰ_k、（ｋ＋１）番目
の低雑音増幅器のインターセプトポイントをＩＰ_k+1、
および、（ｋ＋１）番目の低雑音増幅器の電圧増幅度を
Ｇ_{V(k +1)}とするとき、６ｄＢ≦ＩＰ_k−ＩＰ_k+1＋Ｇ
_V(k+1)を満足することを特徴とする。前記手段によれ
ば、（ｋ＋１）番目の低雑音増幅器のインターセプトポ
イントＩＰ_k+1を仕様規格等により求められる設計要求
値で求め、前記式を満足するように、ｋ番目の低雑音増
幅器のインターセプトポイントＩＰ_Kを定めるようにし
たので、直線性の良い低雑音増幅器を得ることができ
る。

【０００７】また、本発明は、１番目の低雑音増幅器
と、２番目の低雑音増幅器と、前記１番目の低雑音増幅
器と前記２番目の低雑音増幅器との間に設けられるアイ
ソレータとが縦続接続されて構成される多段形低雑音増
幅器であって、前記１番目の低雑音増幅器は、第１の端
子に入力信号が印加される第１のハイブリッド回路と、
入力端子が、前記第１のハイブリッド回路の第２の端子
に接続される第１の低雑音増幅回路と、入力端子が、前
記第１のハイブリッド回路の第３の端子に接続される第
２の低雑音増幅回路と、第１の端子が、前記第１の低雑
音増幅回路の出力端子に接続され、第４の端子が、前記
第２の低雑音増幅回路の出力端子に接続されるととも
に、第３の端子が、前記アイソレータの第１の端子に接
続される第２のハイブリッド回路とで構成され、かつ、
前記１番目の低雑音増幅器のインターセプトポイントを
ＩＰ₁、前記２番目の低雑音増幅器のインターセプトポ
イントをＩＰ₂、および、前記２番目の低雑音増幅器の
電圧増幅度をＧ_V2とするとき、６ｄＢ≦ＩＰ₁−ＩＰ₂＋
Ｇ_V2を満足することを特徴とする。

【０００８】また、本発明は、１番目の低雑音増幅器
と、２番目の低雑音増幅器とが縦続接続されて構成され
る多段形低雑音増幅器であって、前記１番目の低雑音増
幅器は、第１の端子に入力信号が印加される第１のハイ
ブリッド回路と、入力端子が、前記第１のハイブリッド
回路の第２の端子に接続される第１の低雑音増幅回路
と、入力端子が、前記第１のハイブリッド回路の第３の
端子に接続される第２の低雑音増幅回路と、第１の端子
が、前記第１の低雑音増幅回路の出力端子に接続され、
第４の端子が、前記第２の低雑音増幅回路の出力端子に
接続される第２のハイブリッド回路とで構成され、前記
２番目の低雑音増幅器は、第１の端子が、前記第２のハ
イブリッド回路の第３の端子に接続される第３のハイブ
リッド回路と、入力端子が、前記第３のハイブリッド回
路の第２の端子に接続される第３の低雑音増幅回路と、
入力端子が、前記第３のハイブリッド回路の第３の端子
に接続される第４の低雑音増幅回路と、第１の端子が、
前記第３の低雑音増幅回路の出力端子に接続され、第４
の端子が、前記第４の低雑音増幅回路の出力端子に接続
される第４のハイブリッド回路とで構成され、かつ、前
記１番目の低雑音増幅器のインターセプトポイントをＩ
Ｐ₁、前記２番目の低雑音増幅器のインターセプトポイ
ントをＩＰ₂、および、前記２番目の低雑音増幅器の電
圧増幅度をＧ_V2とするとき、６ｄＢ≦ＩＰ₁−ＩＰ₂＋Ｇ
_V2を満足することを特徴とする。

【０００９】また、本発明は、１番目の低雑音増幅器
と、２番目の低雑音増幅器とが縦続接続されて構成され
る多段形低雑音増幅器であって、前記１番目の低雑音増
幅器は、第１の端子に入力信号が印加される第１のハイ
ブリッド回路と、入力端子が、前記第１のハイブリッド
回路の第２の端子に接続される第１の低雑音増幅回路
と、入力端子が、前記第１のハイブリッド回路の第３の
端子に接続される第２の低雑音増幅回路と、第１の端子
が、前記第１の低雑音増幅回路の出力端子に接続され、
第４の端子が、前記第２の低雑音増幅回路の出力端子に
接続される第２のハイブリッド回路とで構成され、前記
２番目の低雑音増幅器は、（２ⁿ−１；ｎ≧２）個のハ
イブリッド回路で構成されるとともに、前記第２のハイ
ブリッド回路の第３の端子から出力される増幅後の信号
を２ⁿ個の信号に分岐する分岐手段と、前記分岐手段で
分岐された各信号を増幅する２ⁿ個の低雑音増幅回路
と、（２ⁿ−１）個のハイブリッド回路で構成されると
ともに、前記２ⁿ個の並列型低雑音増幅器から出力され
る増幅後の信号を合成する合成手段とで構成され、か
つ、前記１番目の低雑音増幅器のインターセプトポイン
トをＩＰ₁、前記２番目の低雑音増幅器のインターセプ
トポイントをＩＰ₂、および、前記２番目の低雑音増幅
器の電圧増幅度をＧ_V2とするとき、６ｄＢ≦ＩＰ₁−Ｉ
Ｐ₂＋Ｇ_V2を満足することを特徴とする。

【００１０】前記各手段によれば、第２の低雑音増幅器
での反射電圧が、第１の低雑音増幅器の入力端に反射さ
れるのを防止するようにしたので、雑音指数を従来より
も向上させることができるとともに、２番目の低雑音増
幅器のインターセプトポイントＩＰ₂を仕様規格等によ
り求められる設計要求値で求め、前記式を満足するよう
に、１番目の低雑音増幅器のインターセプトポイントＩ
Ｐ₁を定めるようにしたので、直線性の良い低雑音増幅
器を得ることができる。

【００１１】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、実施の形態を説明す
るための全図において、同一機能を有するものは同一符
号を付け、その繰り返しの説明は省略する。 ［実施の形態１］図１は、本発明の実施の形態１の低雑
音増幅器１０３の概略構成を示すブロック図である。同
図に示すように、本実施の形態の低雑音増幅器１０３
は、合成用のハイブリッド回路１２と次段の低雑音増幅
回路１１３との間に、サーキュレータ（アイソレータ）
１５を挿入した点で、図２２に示す従来の低雑音増幅器
１０３と相違する。

【００１２】図２は、λ／４・３ｄＢ結合器で構成され
るハイブリッド回路を説明するための図である。同図に
おいて、測定端子以外の各端子は無反射終端器で終端さ
れているものすると、各入力端での電圧反射係数は零で
あるから、

【数１】 Ｓ₁₁＝Ｓ₂₂＝Ｓ₃₃＝Ｓ₄₄＝０ ・・・・・・・・・・・・・・・ （１） となる。測定端子以外の端子を無反射終端器で終端し、
端子（Ｔ₁−Ｔ₂）、（Ｔ₂−Ｔ₁）、（Ｔ₃−Ｔ₄）、（Ｔ
₄−Ｔ₃）間の結合係数を測定すると、下記（２）式を得
ることができる。

【数２】 Ｓ₁₂＝Ｓ₂₁＝Ｓ₃₄＝Ｓ₄₃＝ｊＣsinθ／（（１−Ｃ²）^1/2・cosθ＋ｊsinθ） ＝１／２^1/2 ＝０．７０７ ・・・・・・・・・・・・ （２） 但し、Ｃ（ハイブリッド回路の結合係数）＝１／２^1/2
（＝０．７０７）、θ＝９０°である。

【００１３】また、測定端子以外の端子を無反射終端器
で終端し、端子（Ｔ₁−Ｔ₃）、（Ｔ ₃−Ｔ₁）、（Ｔ₂−
Ｔ₄）、（Ｔ₄−Ｔ₂）間の結合係数を測定すると、下記
（３）式を得ることができる。

【数３】 Ｓ₁₃＝Ｓ₃₁＝Ｓ₂₄＝Ｓ₄₂＝(１−Ｃ²)^1/2／((１−Ｃ²）^1/2・cosθ＋ｊsinθ） ＝−ｊ／２^1/2 ＝−０．７０７・ｊ ・・・・・・・・・・ （３） 但し、Ｃ（ハイブリッド回路の結合係数）＝１／２^1/2
（＝０．７０７）、θ＝９０°である。また、測定端子
以外の端子を無反射終端器で終端し、端子（Ｔ₁−
Ｔ₄）、（Ｔ ₄−Ｔ₁）、（Ｔ₂−Ｔ₃）、（Ｔ₃−Ｔ₂）間
の結合係数を測定すると、下記（４）式を得ることがで
きる。

【数４】 Ｓ₁₄＝Ｓ₄₁＝Ｓ₂₃＝Ｓ₃₂＝０ ・・・・・・・・・・・・・・・ （４） 前記（１）〜（４）の関係式を用いて、図２に示すハイ
ブリッド回路の〔Ｓ〕マトリクスを求めると、下記
（５）式のように表される。

【００１４】

【数５】 図２に示すハイブリッド回路の端子Ｔ₁に、入力電圧
（Ｅin）を印加したときに、端子Ｔ₂、Ｔ₃、Ｔ₄から得
られる出力電圧（Ｅ₁₁，Ｅ₁₂，Ｅ₁₃，Ｅ₁₄）を、前記
（５）式を用いて求めると、下記（６）式のようにな
る。

【００１５】

【数６】

【００１６】前記（６）式から分かるように、端子Ｔ₂
には、Ｅin／２^1/2（Ｅ₁₂＝Ｅin／２ ^1/2）の電圧が、端
子Ｔ₃には、−ｊＥin／２^1/2（Ｅ₁₃＝−ｊＥin／
２^1/2）の電圧が得られる。図３は、本実施の形態にお
いて、第１および第２の低雑音増幅回路（１１₁，１
１₂）で反射された高周波信号の出力先を説明するため
の図である。図３において、第１および第２の低雑音増
幅回路（１１₁，１１₂）の入力電圧反射係数を、それぞ
れΓ₂、Γ₃とすると、ハイブリッド回路の端子（Ｔ₁₂，
Ｔ₁₃）における反射電圧（Ｅ_{Γ 2}、Ｅ_{Γ 3}）は、下記
（７）式で表される。

【００１７】

【数７】 Ｅ_{Γ 2}＝Γ₂Ｅin／２^1/2 Ｅ_{Γ 3}＝−ｊΓ₃Ｅin／２^1/2 ・・・・・・・・・・・・・・・ （７） 前記（５）式、（７）式を用いて、ハイブリッド回路の
端子（Ｔ₁₁，Ｔ₁₂，Ｔ ₁₃，Ｔ₁₄）における出力電圧（Ｅ
₁，Ｅ₂，Ｅ₃，Ｅ₄）を求めると、下記（８）式のように
なる。

【００１８】

【数８】

【００１９】前記（８）式から分かるように、第１およ
び第２の低雑音増幅回路（１１₁，１１₂）の入力電圧反
射係数（Γ₂，Γ₃）が互いに等しく、Γ（＝Γ₂＝Γ₃）
であれば、分岐用のハイブリッド回路１０の第１の端子
Ｔ₁₁には、第１および第２の低雑音増幅回路（１１₁，
１１₂）で反射された反射電圧が出力されず、ハイブリ
ッド回路１０の第４の端子Ｔ₁₄にのみ、第１および第２
の低雑音増幅回路（１１₁，１１₂）で反射された反射電
圧の合成電圧が出力され、無反射終端器Ｒに吸収され
る。図３において、端子（Ｔ₁₂，Ｔ₁₃）からそれぞれ出
力されるＥ₁₂（＝Ｅin／２ ^1/2）、Ｅ₁₃（＝−ｊＥin／
２^1/2）の電圧は、第１および第２の低雑音増幅回路
（１１₁，１１₂）での反射による減衰を受けて、第１お
よび第２の低雑音増幅回路（１１₁，１１₂）に入力され
る。ここで、第１および第２の低雑音増幅回路（１
１₁，１１₂）に入力される電圧は、下記（９）式で表さ
れる。

【００２０】

【数９】 Ｅ_12i＝（１−Γ²）^1/2Ｅin／２^1/2 Ｅ_13i＝−ｊ（１−Γ²）^1/2Ｅin／２^1/2 ・・・・・・・・・・・・・・・ （９） 第１および第２の低雑音増幅回路（１１₁，１１₂）の電
圧増幅度（電圧利得）をＧ_v、雑音出力電圧を、それぞ
れＥ_N1、Ｅ_N2とすると、第１および第２の低雑音増幅回
路（１１₁，１１₂）の出力電圧は、下記（１０）式のよ
うに表される。

【００２１】

【数１０】 Ｅ₂₁₀＝Ｇ_v（１−Γ²）^1/2Ｅin／２^1/2＋Ｅ_N1 Ｅ₂₄₀＝−ｊＧ_v（１−Γ²）^1/2Ｅin／２^1/2＋Ｅ_N2 ・・・・・・・・・・・・・・・・ （１０） 図４は、本実施の形態において、合成用のハイブリッド
回路１２の第１および第４の端子から入力される高周波
信号の出力先を説明するための図である。同図に示すよ
うに、合成用のハイブリッド回路１２の第１の端子
Ｔ₂₁、第４の端子Ｔ₂₄に前記（１０）式に示す電圧が印
加されるものとすると、合成用のハイブリッド回路１２
の第２の端子Ｔ₂₂、第３の端子Ｔ₂₃から出力される電圧
は、下記（１１）式のように表される。

【００２２】

【数１１】 即ち、図５に示す定インピーダンス型低雑音増幅回路に
おいて、電圧反射係数（Γ_in11，Γ_out23）は、それぞ
れ０（Γ_in11，Γ_out23＝０）となり、端子（Ｔ ₂₂，Ｔ
₂₃）の出力電圧は、それぞれＥ₂₂、Ｅ₂₃となる。ここ
で、出力電圧（Ｅ₂₂，Ｅ₂₃）は、下記（１２）式で表さ
れる。

【００２３】

【数１２】 Ｅ₂₂＝（Ｅ_N1−ｊＥ_N2）／２^1/2 Ｅ₂₃＝−ｊＧ_v（１−Γ²）^1/2Ｅin＋（Ｅ_N2−ｊＥ_N1）／２^1/2 ・・・・・・・・・・・・・・・ （１２） （１２）式から分かるように、合成用のハイブリッド回
路１２の第２の端子Ｔ ₂₂には、合成高周波信号は出力さ
れないが、第１および第２の低雑音増幅回路（１１₁，
１１₂）で発生する雑音電力（Ｅ_n1，Ｅ_N2）の合成波が
出力される。また、合成用のハイブリッド回路１２の第
３の端子Ｔ₂₃には、信号電圧の合成波と、第１および第
２の低雑音増幅回路（１１₁，１１₂）で発生する雑音電
力（Ｅ_n1，Ｅ_N2）の合成波が出力される。また、図６に
示すように、図５に示す雑音増幅回路１１２の後段に低
雑音増幅回路１１３を接続した低雑音増幅器において、
出力電圧Ｅ₃は、下記（１３）式で表される。

【００２４】

【数１３】 Ｅ₃＝−ｊＧ_v1Ｇ_V2（１−Γ₁ ²）^1/2（１−Γ₂ ²）^1/2Ｅin ＋（Ｅ_N2−ｊＥ_N1）（１−Γ₂ ²）^1/2／２^1/2 ・・・・・・・・・・・・・・・ （１３） ここで、Ｇ_v1は、第１および第２の低雑音増幅回路（１
１₁，１１₂）の電圧増幅度、Γ₁は、第１および第２の
低雑音増幅回路（１１₁，１１₂）の電圧反射係数、Ｇ_v2
は、低雑音増幅回路１１３の電圧増幅度、Γ₂は、低雑
音増幅回路１１３の電圧反射係数である。また、図６に
示す合成用ハイブリッド回路１２の第３の端子Ｔ₂₃に
は、低雑音増幅回路１１３の反射により、下記（１４）
式で表される反射電圧Ｅ_P23が生じる。

【００２５】

【数１４】 Ｅ_P23＝（−ｊＧ_v1（１−Γ₁ ²）^1/2Ｅin＋（Ｅ_N2−ｊＥ_N1）／２^1/2）Γ₂ ・・・・・・・・・・・・・・・ （１４） この反射電圧Ｅ_P23が、合成用ハイブリッド回路１２の
第３の端子Ｔ₂₃に印加されると、合成用ハイブリッド回
路１２の第１の端子Ｔ₂₁と、第１の端子Ｔ₂₄とには、下
記（１５）式で表される反射電圧（Ｅ_P21，Ｅ_P24）が出
力される。

【００２６】

【数１５】 Ｅ_P21＝Γ₂（−Ｇ_v1（１−Γ₁ ²）^1/2Ｅin −（Ｅ_N1−ｊＥ_N2）／２^1/2）／２^1/2 Ｅ_P24＝Γ₂（−ｊＧ_v1（１−Γ₁ ²）^1/2Ｅin ＋（Ｅ_N2−ｊＥ_N1）２^1/2）／２^1/2 ・・・・・・・・・・・・・・・ （１５） この反射電圧（Ｅ_P21，Ｅ_P24）は、第１および第２の低
雑音増幅回路（１１₁，１１₂）の出力端−入力端との間
の結合により、分岐用ハイブリッド回路１０の第２の端
子Ｔ₁₂と、第３の端子Ｔ₁₃に印加される。ここで、分岐
用ハイブリッド回路１０の第２の端子Ｔ₁₂と、第３の端
子Ｔ₁₃に印加される反射電圧（Ｅ_P12，Ｅ_P13）は、下記
（１６）式で表される。

【００２７】

【数１６】 Ｅ_P12＝ＳＳＥ_P21 Ｅ_P13＝ＳＳＥ_P24 ・・・・・・・・・・・・・・・ （１６） ここで、ＳＳは、第１および第２の低雑音増幅回路（１
１₁，１１₂）の出力端−入力端との間の結合係数であ
る。前記（５）式、（１６）式を用いて、分岐用のハイ
ブリッド回路１１の各端子に出力される反射電圧を求め
ると下記（１７）式のようになる。

【００２８】

【数１７】 したがって、分岐用のハイブリッド回路１１の第１の端
子Ｔ₁₁と第４の端子Ｔ ₁₄に生じる反射電圧（Ｅ_P11，Ｅ
_P14）は、下記（１８）式のようになる。

【００２９】

【数１８】 Ｅ_P11＝ＳＳ（Ｅ_P21−ｊＥ_P24）／２^1/2 ＝Γ₂ＳＳ（−Ｇ_v1（１−Γ₁ ²）^1/2Ｅin −（Ｅ_N1＋ｊＥ_N2）／２^1/2）／２ −ｊΓ₂ＳＳ（−ｊＧ_v1（１−Γ₁ ²）^1/2Ｅin ＋（Ｅ_N2−ｊＥ_N1）／２^1/2）／２ ＝Γ₂ＳＳ（−Ｇ_v1（１−Γ₁ ²）^1/2Ｅin−（Ｅ_N1＋ｊＥ_N2）／２^1/2） Ｅ_P14＝ＳＳ（Ｅ_P24−ｊＥ_P21） ＝Γ₂ＳＳ（−Ｇ_v1（１−Γ₁ ²）^1/2Ｅin ＋（Ｅ_N2−ｊＥ_N1）／２^1/2）／２ −ｊΓ₂ＳＳ（−Ｇ_v1（１−Γ₁ ²）^1/2Ｅin −（Ｅ_N1＋ｊＥ_N2）／２^1/2）／２ ＝０ ・・・・・・・・・・・・・・・ （１８）

【００３０】この（１８）式から分かるように、分岐用
のハイブリッド回路１１の第４の端子Ｔ₁₄に生じる反射
電圧は０となるが、第１の端子Ｔ₁₁には、（１８）式で
求まる反射電圧が生じる。この反射電圧Ｅ_P11によっ
て、分岐用ハイブリッド回路１０の第１の端子Ｔ₁₁の入
力インピーダンスが劣化し、さらに、この反射電圧Ｅ
_P11が、再度反射して、第１および第２の低雑音増幅回
路（１１₁，１１₂）、並びに、低雑音増幅回路１１３で
増幅されることになる。したがって、図６に示すように
低雑音増幅器（即ち、図２２に示す低雑音増幅器）で
は、雑音指数（ＮＦ）が理論値より以上に劣化する。図
６に示す低雑音増幅器の入力インピーダンス特性を図７
に、図６に示す低雑音増幅器の雑音指数（ＮＦ）を図８
に示す。図８にから分かるように、図６に示す低雑音増
幅器では、雑音指数（ＮＦ）がほぼ０．６ｄＢである。

【００３１】図１に示すように、本実施の形態では、分
岐用ハイブリッド回路１０と、低雑音増幅回路１１３と
の間に、アイソレータ１５を介在させるようにしてい
る。したがって、本実施の形態では、前記（１４）式で
表される反射電圧（Ｅ_P23）は、アイソレータ１５の無
反射終端器に出力されるので、分岐用ハイブリッド回路
１０の第１の端子Ｔ₁₁の入力インピーダンス特性と、雑
音指数（ＮＦ）を改善することができる。本実施の形態
の低雑音増幅器の一例の入力インピーダンス特性を図９
に、本実施の形態の低雑音増幅器の一例の雑音指数（Ｎ
Ｆ）を図１０に示す。図１０から分かるように、本実施
の形態の低雑音増幅器では、雑音指数（ＮＦ）を０．３
ｄＢとすることができる。

【００３２】次に、本実施の形態の第１および第２の低
雑音増幅回路（１１₁，１１₂）のインタセクトポイント
（ＩＰ）について説明する。単体の低雑音増幅回路のイ
ンタセクトポイント（ＩＰ）と、電力１ｄＢ圧縮時出力
レベル（Ｐ_1dB）との間には、下記（１９）式に示す関
係がある。

【数１９】 ＩＰ＝Ｐ_1dB＋１０ｄＢ ・・・・・・・・・・・・・・・・・ （１９） 一般に、電界効果型トランジスタ（ＦＥＴ）の技術試料
（またはカタログ）には、インタセクトポイント（Ｉ
Ｐ）、または電力１ｄＢ圧縮時出力レベル（Ｐ_{1d B}）が
記載されているので、（１９）式によりインタセクトポ
イント（ＩＰ）と、電力１ｄＢ圧縮時出力レベル（Ｐ
_1dB）を求めることができる。また、図１に示す第１お
よび第２の低雑音増幅回路（１１₁，１１₂）のように、
ｎ個の低雑音増幅回路を用いて並列型の回路構成とした
場合には、低雑音増幅回路を単体で使用する場合より
も、インタセクトポイント（ＩＰ）が大きくなる。その
場合の増加量（ΔＩＰ）は、下記（２０）式で表すこと
ができる。

【００３３】

【数２０】 ΔＩＰ＝１０logｎ （ｎは並列接続される単位低雑音増幅器の数） ・・・・・・・・・・・・・・・・・ （２０） 例えば、本実施の形態のように、並列接続される単位低
雑音増幅器の数が２個の場合には、増加量（ΔＩＰ）
は、下記（２１）式で表すことができる。

【数２１】 ΔＩＰ＝１０log２ ＝３ｄＢ ・・・・・・・・・・・・・・・・・・・・・ （２１） したがって、本実施の形態の低雑音増幅回路の（Ｉ
Ｐ₁）は、下記（２２）式のようになる。

【数２２】 ＩＰ₁＝ＩＰ_T1＋ΔＩＰ ＝ＩＰ_T1＋３ｄＢ ・・・・・・・・・・・・・・・・・ （２２） ここで、ＩＰ_T1は、第１および第２の低雑音増幅回路
（１１₁，１１₂）の単体のインタセクトポイントであ
る。

【００３４】図１１は、低雑音増幅回路のインタセクト
ポイント（ＩＰ）を示すグラフである。同図において、
横軸は入力電力（単位はｄＢｍ）、縦軸は出力電力（単
位はｄＢｍ）であり、Ｆは基本波の入力−出力電力特
性、Ｔは２波による３次ＩＭ波の入力−出力電力特性を
示す。なお、同図において、ＩＰはインタセクトポイン
ト、Ｇは電力利得である。図１２は、本実施の形態の低
雑音増幅器を簡略化して表す図である。図１２におい
て、低雑音増幅回路Ａ１は、第１および第２の低雑音増
幅回路（１１₁，１１₂）を表し、低雑音増幅回路Ａ２
は、次段の低雑音増幅回路３１１を表す。また、同図に
おいて、Ｇ_V1、ＩＰ_T1＋３ｄＢは、それぞれ低雑音増幅
回路Ａ１の電圧増幅度、インタセクトポイントであり、
Ｇ_V2、ＩＰ₂は、それぞれ低雑音増幅回路Ａ２の電圧増
幅度、インタセクトポイントである。

【００３５】本実施の形態のような多段型の低雑音増幅
器においては、各段の低雑音増幅回路のインタセクトポ
イント（ＩＰ）および電圧増幅度（Ｇ_V）を最適化しな
いと、総合特性において、３次ＩＭ特性が設計値以下に
なったり、あるいは、図１１に示すように、電力１ｄＢ
圧縮時出力レベル（Ｐ_1dB）付近の直線性が劣化する。
そこで、下記（２３）式で表される余裕度Ｍを定義し、
さらに、ＩＰ₂を仕様規格等により求められる設計要求
値で求め、下記（２３）式を満足するように、ＩＰ₁を
求めると直線性の良い低雑音増幅器を得ることができ
る。

【数２３】 Ｍ＝ＩＰ_T1＋３ｄＢ−ＩＰ₂＋Ｇ_V2≧６ｄＢ ＩＰ_T1＋３ｄＢ−ＩＰ₂＋Ｇ_V2≧６ｄＢ ＩＰ_T1−ＩＰ₂＋Ｇ_V2≧３ｄＢ ・・・・・・・・・・・・・・・ （２３）

【００３６】一般には、図１３に示すようなｎ個の低雑
音増幅回路が縦続接続された多段型の低雑音増幅器にお
いて、下記（２４）式を満足するように設計することに
より、直線性のよい低雑音増幅器を得ることができる。

【数２４】 ＩＰ_k−ＩＰ_k+1＋Ｇ_V(k+1)≧６ｄＢ ・・・・・・・・・・・・・ （２４） ここで、ＩＰ_kは、ｋ（１≦ｋ≦ｎ−１）番目の低雑音
増幅回路のインタセクタポイント、ＩＰ_k+1、Ｇ_V(k+1)
は、（ｋ＋１）番目の低雑音増幅回路のインタセクタポ
イントと、電圧増幅度である。次に、図１３に示す多段
型の雑音増幅器において、総合雑音指数（ＮＦ）の求方
について説明する。なお、図１３において、Ｆ₁ｄＢ、
Ｆ₂ｄＢ〜Ｆ_nｄＢ、Ｇ_V1ｄＢ、Ｇ_V2ｄＢ〜Ｇ_VnｄＢは、
それぞれｄＢ値で表示される１番目、２番目ないしｎ番
目の低雑音増回路の雑音指数（ＮＦ）と電圧増幅度であ
り、また、ｄＢ値で表示される総合雑音指数（ＮＦ）
を、Ｆ_tｄＢとする。

【００３７】初めに、ｄＢ値で表示される雑音指数（Ｆ
ｄＢ）を、下記（２５）式により、真値の雑音指数
（Ｆ）に変換する。

【数２５】 ＦｄＢ＝１０logＦ Ｆ＝１０^FdB/10 ・・・・・・・・・・・・・・・・・・・ （２５） また、ｄＢ値で表示される雑音指数（ＦｄＢ）を求める
ためには、電圧増幅度（Ｇ_VｄＢ）も必要となるが、電
圧増幅度はｄＢ値で表示されているので、下記（２６）
式により、真値の電圧増幅度（Ｇ_V）に変換する。

【数２６】 Ｇ_VｄＢ＝１０logＧ_V Ｇ_V＝１０^GVdB ・・・・・・・・・・・・・・・・・・・ （２６） 総合雑音指数（Ｆ_tｄＢ）は、下記（２７）式により求
めることができる。

【００３８】

【数２７】 Ｆ_t＝Ｆ₁＋（Ｆ₂−１）／Ｇ₁＋（Ｆ₃−１）／Ｇ₁Ｇ₂＋‥‥ ＋（Ｆ_n−１）／Ｇ₁Ｇ₂‥‥Ｇ_n Ｆ_tｄＢ＝１０logＦ_t ・・・・・・・・・・・・・・・・・・・・・・ （２７） 次に、一例として、本実施の形態の低雑音増幅器１０３
における、以下の条件下でのｄＢで表示される総合雑音
指数（Ｆ_tｄＢ）を計算する。 〈条件〉 増幅周波数ｆ＝２ＧＨＺ 初段の低雑音増幅回路をＨＥＭＴ素子で構成し、単体の
低雑音増幅回路（１１ ₁，１１₂）のインタセクトポイン
ト（ＩＰ_T1）＝２４ｄＢｍ、ｄＢ値で表示される雑音指
数（Ｆ₁ｄＢ）＝０．３ｄＢ、ｄＢ値で表示される電圧
増幅度（Ｇ_V1ｄＢ）＝１８ｄＢとする。次段の低雑音回
路１１３をＧａＡｓＦＥＴ素子で構成し、低雑音増幅回
路１１３のインタセクトポイント（ＩＰ₂）＝３９．５
ｄＢｍ、ｄＢ値で表示される雑音指数（Ｆ₂ｄＢ）＝
１．２ｄＢ、ｄＢ値で表示される電圧増幅度（Ｇ_V2ｄ
Ｂ）＝１８ｄＢとする。また、アイソレータ１５の挿入
損（Ｌ₁）＝０．５ｄＢとする。

【００３９】前記（２５）式、（２６）式により、真値
の雑音指数（Ｆ₁，Ｆ₂）、真値の電圧増幅度（Ｇ₁，
Ｇ₂）は、下記（２８）式のようになる。

【数２８】 Ｆ₁＝１０^0.3/10≒１．０７２ Ｆ₂＝１０^2.5/10≒１．７７８ Ｇ_V1＝Ｇ_V2＝１０^18/10≒６３．１ ・・・・・・・・・・・・・・・・・・・・・・・ （２８） また、アイソレータ１５の挿入損と、低雑音増幅回路１
１３の雑音指数を加味した雑音指数（Ｆ₂’）は、下記
（２９）式のようになる。

【数２９】 Ｆ₂’ｄＢ＝Ｆ₂ｄＢ＋Ｌ₁ ＝２．５＋０．５ ＝３．０ｄＢ Ｆ₂’＝１０^3.0/10 ≒２．０ ・・・・・・・・・・・・・・・・・・・・・・・ （２９） したがって、総合雑音指数（Ｆ_t，Ｆ_tｄｂ）は、前記
（２７）式を用いて、下記（３０）式のようになる。

【００４０】

【数３０】 Ｆ_t＝Ｆ₁＋（Ｆ₂’−１）／Ｇ₁ ＝１．０７２＋（２．０−１）／６３．１ ≒１．０８８ Ｆ_tｄＢ＝１０log１．０８８ ≒０．３７ｄＢ ・・・・・・・・・・・・・・・・・・・・・・ （３０） ハイブリッド回路１０の抵抗損（Ｌ₁）を０．０５ｄＢ
とし、ハイブリッド回路１０の抵抗損（Ｌ₁）と、低雑
音増幅回路１１２の雑音指数を加味した雑音指数
（Ｆ₁’）は、下記（３１）式のようになる。

【数３１】 Ｆ₁’ｄＢ＝Ｆ₁ｄＢ＋Ｌ₁ ＝０．３＋０．０５ ＝０．３５ｄＢ Ｆ₁’＝１０^0.35/10 ≒１．０８４ ・・・・・・・・・・・・・・・・・・・・・・・ （３１） したがって、この場合の総合雑音指数（Ｆ_t，Ｆ_tｄｂ）
は、前記（２７）式を用いて、下記（３２）式のように
なる。

【００４１】

【数３２】 Ｆ_t＝Ｆ₁’＋（Ｆ₂’−１）／Ｇ_V1 ＝１．０８４＋（２．０−１）／６３．１ ≒１．１０２ Ｆ_tｄＢ＝１０log１．１０２ ≒０．４２ｄＢ ・・・・・・・・・・・・・・・・・・・・・・ （３２）

【００４２】また、初段の低雑音増幅回路１１２のイン
タセクトポイント（ＩＰ₁）は、増加量（ΔＩＰ）を加
味して下記（３３）式のようになる。

【数３３】 ＩＰ₁＝ＩＰ_T1＋１０log２ ＝２４ｄＢｍ＋３ｄＢ ・・・・・・・・・・・・・・・・ （３３） したがって、余裕度Ｍ（＝ＩＰ₁−ＩＰ₂＋Ｇ_V2）は、下
記（３４）式のようになる。

【数３４】 Ｍ＝ＩＰ₁−ＩＰ₂＋Ｇ_V2 ＝２４ｄＢｍ＋３ｄＢ−３９．５ｄＢｍ＋１８ｄＢ＋０．５ｄＢ ＝６．０ ・・・・・・・・・・・・・・・・・・・・・・・ （３４） このように、余裕度Ｍは６以上であるので、前記した低
雑音増幅器は直線性は良好である。

【００４３】［実施の形態２］図１４は、本発明の実施
の形態２の低雑音増幅器１０３の概略構成を示すブロッ
ク図である。同図に示すように、本実施の形態の低雑音
増幅器１０３は、次段の低雑音増幅回路１１３を、分岐
用のハイブリッド回路２０と、合成用のハイブリッド回
路２２と、第３および第４の低雑音増幅回路（２１₁，
２１₂）とで構成した点で、前記実施の形態の低雑音増
幅器１０３と相違する。ここで、第３の低雑音増幅回路
２１₁は、分岐用のハイブリッド回路２０の第２の端子
Ｔ₃₂と合成用のハイブリッド回路２２の第１の端子Ｔ₄₁
との間に接続され、第４の低雑音増幅回路２１₂は、分
岐用のハイブリッド回路２０の第３の端子Ｔ₃₃と合成用
のハイブリッド回路２２の第４の端子Ｔ₄₄との間に接続
される。また、分岐用のハイブリッド回路２０の第１の
端子Ｔ₃₁、および合成用のハイブリッド回路２２の第３
の端子Ｔ₄₃には、無反射終端器Ｒが接続される。さら
に、分岐用のハイブリッド回路２０の第４の端子Ｔ
₃₄は、合成用のハイブリッド回路１２の第３の端子Ｔ₂₃
に接続される。

【００４４】本実施の形態では、増幅された信号は、合
成用のハイブリッド回路２２の第２の端子Ｔ₄₂から出力
されるが、負荷の影響によって、分岐用ハイブリッド回
路１０の第１の端子Ｔ₁₁の入力電圧反射係数が変動する
場合には、図１５に示すように、合成用ハイブリッド回
路２２の第２の端子Ｔ₄₂の後段に、アイソレータ１５を
接続すればよい。図１６は、本実施の形態の低雑音増幅
器を簡略化して表す図である。同図において、低雑音増
幅回路Ａ１は、第１および第２の低雑音増幅回路（１１
₁，１１₂）を表し、低雑音増幅回路Ａ２は、第３および
第４の低雑音増幅回路（２１₁，２１₂）を表す。また、
同図において、Ｇ_V1、ＩＰ_T1＋３ｄＢは、それぞれ低雑
音増幅回路Ａ１の電圧増幅度、インタセクトポイントで
あり、Ｇ_V2、ＩＰ_T2＋３ｄＢは、それぞれ低雑音増幅回
路Ａ２の電圧増幅度、インタセクトポイントである。

【００４５】ここで、（ＩＰ_T2＋３ｄＢ）を設計要求値
で求め、下記（３５）式を満足するように、ＩＰ₁を求
めると直線性の良い低雑音増幅器を得ることができる。

【数３５】 Ｍ＝ＩＰ_T1＋３ｄＢ−ＩＰ_T2−３ｄＢ＋Ｇ_V2≧６ｄＢ ＩＰ_T1＋３ｄＢ−ＩＰ_T2−３ｄＢ＋Ｇ_V2≧６ｄＢ ＩＰ_T1−ＩＰ_T2＋Ｇ_V2≧６ｄＢ ・・・・・・・・・・・・・・ （３５） 本実施の形態は、低雑音増幅回路Ａ２のインタセクトポ
イントが、低雑音増幅回路Ａ１のインタセクトポイント
より１０数ｄＢｍ高い場合に適した回路である。

【００４６】［実施の形態３］図１７は、本発明の実施
の形態３の低雑音増幅器１０３の概略構成を示すブロッ
ク図である。同図に示すように、本実施の形態の低雑音
増幅器１０３は、次段の低雑音増幅回路１１３を、１５
（＝２^(4-1)+1−１＝１６−１）個のハイブリッド回路
（３０₁〜３０₁₅）で構成される分岐手段と、１６（＝
２⁴）個の低雑音増幅回路（３１₁〜３１₁₆）と、１６個
のハイブリッド回路（３２₁〜３２₁₅）構成される合成
手段とで構成したで、前記実施の形態の低雑音増幅器１
０３と相違する。本実施の形態では、増幅された信号
は、合成手段のハイブリッド回路３２₁の第３の端子か
ら出力されるが、負荷の影響によって、分岐用ハイブリ
ッド回路１０の第１の端子Ｔ₁₁の入力電圧反射係数が変
動する場合には、図１８に示すように、合成手段のハイ
ブリッド回路３２₁₅の第２の端子の後段に、アイソレー
タ１５を接続すればよい。本実施の形態の低雑音増幅回
路１１３のように、並列接続される単位低雑音増幅器の
数が１６個の場合には、増加量（ΔＩＰ）は、前記（２
１）式により、下記（３６）式で表すことができる。

【００４７】

【数３６】 ΔＩＰ＝１０logｎ ＝１０log１６ ＝１２ｄＢ ・・・・・・・・・・・・・・・・・・・・・ （３６） したがって、本実施の形態の低雑音増幅回路１１３の
（ＩＰ）は、下記（３７）式のようになる。

【数３７】 ＩＰ＝ＩＰ_T2＋１２ｄＢ ・・・・・・・・・・・・・・・・・・ （３７）

【００４８】図１９は、本実施の形態の低雑音増幅器を
簡略化して表す図である。同図において、低雑音増幅回
路Ａ１は、第１および第２の低雑音増幅回路（１１₁ ，
１１₂ ）を表し、低雑音増幅回路Ａ２は、１６（＝
２⁴）個の低雑音増幅回路（３４₁〜１４₁₆）を表す。ま
た、同図において、Ｇ_V1、ＩＰ_T1＋３ｄＢは、それぞれ
低雑音増幅回路Ａ１の電圧増幅度、インタセクトポイン
トであり、Ｇ_V2、ＩＰ_T2＋１２ｄＢは、それぞれ低雑音
増幅回路Ａ２の電圧増幅度、インタセクトポイントであ
る。

【００４９】ここで、（ＩＰ_T2＋１２ｄＢ）を設計要求
値で求め、下記（３８）式を満足するように、ＩＰ_T1を
求めると直線性の良い低雑音増幅器を得ることができ
る。

【数３８】 Ｍ＝ＩＰ_T1＋３ｄＢ−ＩＰ_T2−１２ｄＢ＋Ｇ_V2≧６ｄＢ ＩＰ_T1−ＩＰ_T2＋Ｇ_V2≧１５ｄＢ・・・・・・・・・・・・・・ （３８） ＧａＡｓＦＥＴ素子は、インタセクトポイント（ＩＰ）
が高いが、ＨＥＭＴ素子よりも雑音指数（ＮＦ）が若干
劣化する。例えば、ＧａＡｓＦＥＴ素子で構成した２段
型の低雑音増幅器で、雑音指数（ＮＦ）は０．５ｄＢ程
度である。したがって、本実施の形態では、ＨＥＭＴ素
子で低雑音増幅器で構成する場合に、インタセクトポイ
ントを高くすることができる。

【００５０】次に、本実施の形態の低雑音増幅器１０３
における、以下の条件下でのｄＢで表示される総合雑音
指数（Ｆ_tｄＢ）を計算する。 〈条件〉 増幅周波数ｆ＝２ＧＨＺ 初段の低雑音増幅回路１１２をＨＥＭＴ素子で構成し、
単体の低雑音増幅回路（１１₁，１１₂）のインタセクト
ポイント（ＩＰ_T1）＝２４ｄＢｍ、ｄＢ値で表示される
雑音指数（Ｆ₁ｄＢ）＝０．３ｄＢ、ｄＢ値で表示され
る電圧増幅度（Ｇ_V1ｄＢ）＝１８ｄＢとする。次段の低
雑音回路１１３をＨＥＭＴ素子で構成し、単体の低雑音
増幅回路（１３₁〜３１₁₆）のインタセクトポイント
（ＩＰ_T2）＝２６ｄＢｍ、ｄＢ値で表示される雑音指数
（Ｆ₂ｄＢ）＝０．３５ｄＢ、ｄＢ値で表示される電圧
増幅度（Ｇ_V2ｄＢ）＝１８ｄＢとする。また、ハイブリ
ッド回路１０の抵抗損（Ｌ₁）＝０．０５ｄＢ、ハイブ
リッド回路（３０₁〜３０₈）の抵抗損（Ｌ₂）＝０．２
ｄＢとする。

【００５１】ハイブリッド回路１０の抵抗損（Ｌ₁）
と、低雑音増幅回路１１２の雑音指数を加味した雑音指
数（Ｆ₁’）と、ハイブリッド回路（３０₁〜３０₈）の
抵抗損（Ｌ₂）と、低雑音増幅回路１１３の雑音指数を
加味した雑音指数（Ｆ₂’）は、下記（３９）式のよう
になる。

【数３９】 Ｆ₁’ｄＢ＝Ｆ₁ｄＢ＋Ｌ₁ ＝０．３＋０．０５ ＝０．３５ｄＢ Ｆ₁’＝１０^0.35/10 ≒１．０８４ Ｆ₂’ｄＢ＝Ｆ₂ｄＢ＋Ｌ₂ ＝０．３５＋０．２ ＝０．５５ｄＢ Ｆ₂’＝１０^0.55/10 ≒１．１３５ ・・・・・・・・・・・・・・・・・・・・・・・ （３９）

【００５２】前記（２５）式、（２６）式により、真値
の電圧増幅度（Ｇ_V1，Ｇ_V2）は、下記（４０）式のよう
になる。

【数４０】 Ｇ_V1＝Ｇ_V2＝１０^18/10 ≒６３．１ ・・・・・・・・・・・・・・・・・ （４０） したがって、総合雑音指数（Ｆ_t，Ｆ_tｄｂ）は、前記
（２７）式を用いて、下記（４１）式のようになる。

【００５３】

【数４１】 Ｆ_t＝Ｆ₁’＋（Ｆ₂’−１）／Ｇ_V1 ＝１．０８４＋（１．１３５−１）／６３．１ ≒１．０８６ Ｆ_tｄＢ＝１０log１．０８６ ≒０．３６ｄＢ ・・・・・・・・・・・・・・・・・・・・・・ （４１）

【００５４】また、余裕度Ｍ（＝ＩＰ_T1＋３ｄＢ−ＩＰ
_T2−１２ｄＢ＋Ｇ_V2）は、下記（４２）式のようにな
る。

【数４２】 Ｍ＝ＩＰ_T1＋３ｄＢ−ＩＰ_T2−１２ｄＢ＋Ｇ_V2 ＝２４ｄＢｍ＋３ｄＢ−２６ｄＢｍ−１２ｄＢ＋１８ｄＢ ＝７．０ ・・・・・・・・・・・・・・・・・・・・・・・・ （４２） このように、余裕度Ｍは６以上であるので、前記した低
雑音増幅器は直線性は良好である。以上、本発明者によ
ってなされた発明を、前記実施の形態に基づき具体的に
説明したが、本発明は、前記実施の形態に限定されるも
のではなく、その要旨を逸脱しない範囲において種々変
更可能であることは勿論である。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。 （１）本発明の多段形低雑音増幅器によれば、直線性、
あるいは、相互変調波（ＩＭ）特性を向上させることが
可能となる。 （２）本発明の多段形低雑音増幅器によれば、従来より
も雑音指数（ＮＦ）を向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の低雑音増幅器の概略構
成を示すブロック図である。

【図２】λ／４・３ｄＢ結合器で構成されるハイブリッ
ド回路を説明するための図である。

【図３】本発明の実施の形態１において、第１および第
２の低雑音増幅回路で反射された高周波信号の出力先を
説明するための図である。

【図４】本発明の実施の形態１において、第２のハイブ
リッド回路の第１および第４の端子から入力される高周
波信号の出力先を説明するための図である。

【図５】従来の定インピーダンス型低雑音増幅回路を示
すブロック図である。

【図６】図５に示す定インピーダンス型低雑音増幅回路
の後段に低雑音増幅回路を接続した低雑音増幅器を示す
ブロック図である。

【図７】図６に示す低雑音増幅器の入力インピーダンス
特性を示すグラフである。

【図８】図６に示す低雑音増幅器の雑音指数（ＮＦ）を
示す表である。

【図９】本発明の実施の形態１の低雑音増幅器の入力イ
ンピーダンス特性を示すグラフである。

【図１０】本発明の実施の形態１の低雑音増幅器の雑音
指数（ＮＦ）を示す表である。

【図１１】単体の低雑音増幅回路のインタセクトポイン
ト（ＩＰ）を示すグラフである。

【図１２】本発明の実施の形態１の低雑音増幅器を簡略
化して表す図である。

【図１３】一般的な、多段型低雑音増幅器の構成を示す
ブロック図である。

【図１４】本発明の実施の形態２の低雑音増幅器の概略
構成を示すブロック図である。

【図１５】本発明の実施の形態２の低雑音増幅器の変形
例を示すブロック図である。

【図１６】本発明の実施の形態２の低雑音増幅器を簡略
化して表す図である。

【図１７】本発明の実施の形態３の低雑音増幅器の概略
構成を示すブロック図である。

【図１８】本発明の実施の形態３の低雑音増幅器の変形
例を示すブロック図である。

【図１９】本発明の実施の形態３の低雑音増幅器を簡略
化して表す図である。

【図２０】移動通信の基地局、あるいはＴＶ放送の中継
放送装置の受信側の一例の概略構成を示すブロック図で
ある。

【図２１】図２０に示す低雑音増幅器の一例の従来の回
路構成を示すブロック図である。

【図２２】図１６に示す低雑音増幅器の他の例の従来の
回路構成を示すブロック図である。

【符号の説明】

１０，１２，２０，２２，３０₁〜３０₁₅，３２₁ 〜３
２₁₅…ハイブリッド回路、１１₁，１１₂，２１₁，２
１₂，３１₁〜３１₁₆，１１２，１１３，Ａ１，Ａ２，Ａ
ｎ…低雑音増幅回路、１５，１１１…サーキュレータ
（アイソレータ）、１０１…受信アンテナ、１０２…広
帯域帯域通過フィルタ、１０３…多段形低雑音増幅器、
１０４₁〜１０４_n…狭帯域通過フィルタ、１０５₁〜１
０５_n…受信装置、Ｒ…無反射終端器。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J069 AA04 AA21 CA44 FA12 FA15 HA12 HA24 HA25 KA68 KC04 KC05 KC06 KC07 MA08 SA01 TA01 TA03 TA05 5J090 AA04 AA21 CA22 CA44 FA12 FA15 GN01 HA12 HA24 HA25 KA68 MA08 SA01 TA01 TA03 TA05 5J092 AA04 AA21 CA22 CA44 FA12 FA15 HA12 HA24 HA25 KA68 MA08 SA01 TA01 TA03 TA05 UR02 5K062 AA06 AB06 AB07 AD00 AD04 AE04 BE00

Claims (4)

【特許請求の範囲】
1. 【請求項１】 ｎ個の低雑音増幅器が縦続接続されて構
   成される多段形低雑音増幅器であって、 ｋ（ｋ＝１，２，…，ｎ−１）番目の低雑音増幅器のイ
   ンターセプトポイントをＩＰ_k、（ｋ＋１）番目の低雑
   音増幅器のインターセプトポイントをＩＰ_k+1、およ
   び、（ｋ＋１）番目の低雑音増幅器の電圧増幅度をＧ
   _V(k+1)とするとき、６ｄＢ≦ＩＰ_k−ＩＰ_k+1＋Ｇ_V(k+1)
   を満足することを特徴とする多段形低雑音増幅器。
2. 【請求項２】 １番目の低雑音増幅器と、２番目の低雑
   音増幅器と、前記１番目の低雑音増幅器と前記２番目の
   低雑音増幅器との間に設けられるアイソレータとが縦続
   接続されて構成される多段形低雑音増幅器であって、 前記１番目の低雑音増幅器は、第１の端子に入力信号が
   印加される第１のハイブリッド回路と、 入力端子が、前記第１のハイブリッド回路の第２の端子
   に接続される第１の低雑音増幅回路と、 入力端子が、前記第１のハイブリッド回路の第３の端子
   に接続される第２の低雑音増幅回路と、 第１の端子が、前記第１の低雑音増幅回路の出力端子に
   接続され、第４の端子が、前記第２の低雑音増幅回路の
   出力端子に接続されるとともに、第３の端子が、前記ア
   イソレータの第１の端子に接続される第２のハイブリッ
   ド回路とで構成され、 かつ、前記１番目の低雑音増幅器のインターセプトポイ
   ントをＩＰ₁、前記２番目の低雑音増幅器のインターセ
   プトポイントをＩＰ₂、および、前記２番目の低雑音増
   幅器の電圧増幅度をＧ_V2とするとき、６ｄＢ≦ＩＰ₁−
   ＩＰ₂＋Ｇ_V2を満足することを特徴とする多段形低雑音
   増幅器。
3. 【請求項３】 １番目の低雑音増幅器と、２番目の低雑
   音増幅器とが縦続接続されて構成される多段形低雑音増
   幅器であって、 前記１番目の低雑音増幅器は、第１の端子に入力信号が
   印加される第１のハイブリッド回路と、 入力端子が、前記第１のハイブリッド回路の第２の端子
   に接続される第１の低雑音増幅回路と、 入力端子が、前記第１のハイブリッド回路の第３の端子
   に接続される第２の低雑音増幅回路と、 第１の端子が、前記第１の低雑音増幅回路の出力端子に
   接続され、第４の端子が、前記第２の低雑音増幅回路の
   出力端子に接続される第２のハイブリッド回路とで構成
   され、 前記２番目の低雑音増幅器は、第１の端子が、前記第２
   のハイブリッド回路の第３の端子に接続される第３のハ
   イブリッド回路と、 入力端子が、前記第３のハイブリッド回路の第２の端子
   に接続される第３の低雑音増幅回路と、 入力端子が、前記第３のハイブリッド回路の第３の端子
   に接続される第４の低雑音増幅回路と、 第１の端子が、前記第３の低雑音増幅回路の出力端子に
   接続され、第４の端子が、前記第４の低雑音増幅回路の
   出力端子に接続される第４のハイブリッド回路とで構成
   され、 かつ、前記１番目の低雑音増幅器のインターセプトポイ
   ントをＩＰ₁、前記２番目の低雑音増幅器のインターセ
   プトポイントをＩＰ₂、および、前記２番目の低雑音増
   幅器の電圧増幅度をＧ_V2とするとき、６ｄＢ≦ＩＰ₁−
   ＩＰ₂＋Ｇ_V2を満足することを特徴とする多段形低雑音
   増幅器。
4. 【請求項４】 １番目の低雑音増幅器と、２番目の低雑
   音増幅器とが縦続接続されて構成される多段形低雑音増
   幅器であって、 前記１番目の低雑音増幅器は、第１の端子に入力信号が
   印加される第１のハイブリッド回路と、 入力端子が、前記第１のハイブリッド回路の第２の端子
   に接続される第１の低雑音増幅回路と、 入力端子が、前記第１のハイブリッド回路の第３の端子
   に接続される第２の低雑音増幅回路と、 第１の端子が、前記第１の低雑音増幅回路の出力端子に
   接続され、第４の端子が、前記第２の低雑音増幅回路の
   出力端子に接続される第２のハイブリッド回路とで構成
   され、 前記２番目の低雑音増幅器は、（２ⁿ−１；ｎ≧２）個
   のハイブリッド回路で構成されるとともに、前記第２の
   ハイブリッド回路の第３の端子から出力される増幅後の
   信号を２ⁿ個の信号に分岐する分岐手段と、 前記分岐手段で分岐された各信号を増幅する２ⁿ個の低
   雑音増幅回路と、 （２ⁿ−１）個のハイブリッド回路で構成されるととも
   に、前記２ⁿ個の並列型低雑音増幅器から出力される増
   幅後の信号を合成する合成手段とで構成され、 かつ、前記１番目の低雑音増幅器のインターセプトポイ
   ントをＩＰ₁、前記２番目の低雑音増幅器のインターセ
   プトポイントをＩＰ₂、および、前記２番目の低雑音増
   幅器の電圧増幅度をＧ_V2とするとき、６ｄＢ≦ＩＰ₁−
   ＩＰ₂＋Ｇ_V2を満足することを特徴とする多段形低雑音
   増幅器。