JPS611104A - モノリシツク集積回路多段増幅器 - Google Patents
モノリシツク集積回路多段増幅器Info
- Publication number
- JPS611104A JPS611104A JP12236184A JP12236184A JPS611104A JP S611104 A JPS611104 A JP S611104A JP 12236184 A JP12236184 A JP 12236184A JP 12236184 A JP12236184 A JP 12236184A JP S611104 A JPS611104 A JP S611104A
- Authority
- JP
- Japan
- Prior art keywords
- stage amplifier
- integrated circuit
- circuit
- monolithic integrated
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/26—Modifications of amplifiers to reduce influence of noise generated by amplifying elements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロ波帯のモノリシック集積回路増幅器の
多段構成に関するもので、衛星放送用受信機の低雑音増
幅器等に利用される。
多段構成に関するもので、衛星放送用受信機の低雑音増
幅器等に利用される。
従来例の構成とその問題点
最近、マイクロ波帯の低雑音増幅器の能動素子としてＧ
ａ Ａ ｓ電界効果トランジスタが数多く用いられる
ようになってきた。特に衛星放送用受信機の低雑音増幅
器には量産可能なマイクロ波集積回路方式による多段増
幅器が導入されている。
ａ Ａ ｓ電界効果トランジスタが数多く用いられる
ようになってきた。特に衛星放送用受信機の低雑音増幅
器には量産可能なマイクロ波集積回路方式による多段増
幅器が導入されている。
更に、このマイクロ波集積回路方式による多段増幅器も
、ＧａＡｓ基板上に能動素子である電界効果トランジス
タ（以下ＦＥＴと略記する）とともにキャパシタ、イン
ダクタおよび抵抗からなる入出力整合回路やバイアス回
路を同時に構成したモノリシック集積回路多段増幅器が
検討されている。
、ＧａＡｓ基板上に能動素子である電界効果トランジス
タ（以下ＦＥＴと略記する）とともにキャパシタ、イン
ダクタおよび抵抗からなる入出力整合回路やバイアス回
路を同時に構成したモノリシック集積回路多段増幅器が
検討されている。
従来、このモノリシック集積回路多段増幅器として第１
図や第２図に示す回路構成が主に用いられてい・た。
図や第２図に示す回路構成が主に用いられてい・た。
第１図では、ＦＥＴ１．２．３の各ソース端子１１．１
２．１３はボンディング等により接地導体に直流的に接
地され、ＦＥＴ１，２．３の各ゲート入力端子２１．２
２．２３には負のゲートバイアス電圧ｖ９１．■９２．
ｖ９３がそれぞれ印加できるようになっている。
２．１３はボンディング等により接地導体に直流的に接
地され、ＦＥＴ１，２．３の各ゲート入力端子２１．２
２．２３には負のゲートバイアス電圧ｖ９１．■９２．
ｖ９３がそれぞれ印加できるようになっている。
第２図ではＦＥＴ１，２．３の各ソース端子１１．１２
．１３にはモノリシック集積回路によるキャパシタと抵
抗の並列回路３１．３２．３３が接続され、並列回路３
１．３２．３３がボンデング等により接地導体に接続さ
れている。ＦＥＴ１．２．３の各ソース端子１１，１２
．１３は高周波的に接地されている。そしてＦＥＴ１，
２゜３の各ゲート入力端子２１，２２．２３はインダク
タ５１．６１．５２，６２，５３．６３により直流的に
接地されている。
．１３にはモノリシック集積回路によるキャパシタと抵
抗の並列回路３１．３２．３３が接続され、並列回路３
１．３２．３３がボンデング等により接地導体に接続さ
れている。ＦＥＴ１．２．３の各ソース端子１１，１２
．１３は高周波的に接地されている。そしてＦＥＴ１，
２゜３の各ゲート入力端子２１，２２．２３はインダク
タ５１．６１．５２，６２，５３．６３により直流的に
接地されている。
第１図の従来例では、ＦＥＴ１，２．３に対してそれぞ
れドレインバイアス電圧ｖｄ１．■ｄ２．■ｄ３ととも
にゲートバイアス電圧ｖ９１．■９２．ｖ９３を加えて
いる。そして、ゲートノ（イアスミ圧を可変にすること
により、多段増幅器の雑音指数が最少になるように調整
することが可能である。従ってＦＥＴ１．２．３の最適
ドレイン電流の）くラツキに対しても調整が可能な構成
となっている反面、各ＦＥＴにそれぞれ２種類のバイア
ス電圧を印加して調整する必要があるため、ｎ段増幅器
では調整がｎ箇所も必要となるとともに、ノ（イアスミ
圧の印加箇所が２Ｘｎ箇所にもなりモノリシック集積回
路チップ周辺回路構成が複雑になる欠点があった。
れドレインバイアス電圧ｖｄ１．■ｄ２．■ｄ３ととも
にゲートバイアス電圧ｖ９１．■９２．ｖ９３を加えて
いる。そして、ゲートノ（イアスミ圧を可変にすること
により、多段増幅器の雑音指数が最少になるように調整
することが可能である。従ってＦＥＴ１．２．３の最適
ドレイン電流の）くラツキに対しても調整が可能な構成
となっている反面、各ＦＥＴにそれぞれ２種類のバイア
ス電圧を印加して調整する必要があるため、ｎ段増幅器
では調整がｎ箇所も必要となるとともに、ノ（イアスミ
圧の印加箇所が２Ｘｎ箇所にもなりモノリシック集積回
路チップ周辺回路構成が複雑になる欠点があった。
第２図の従来例では、ＦＥＴ１，２．３に対してそれぞ
れドレインバイアス電圧ｖｄ１．ｖｄ２．ｖｄ３のみの
印加で良く、モノリシック集積回路チップ周辺回路構成
は簡単になるが、ＦＥＴ１，２．３の飽和ドレイン電流
のばらつきや、並列回路３１゜３２．３３の抵抗値のば
らつきのため、ＦＥＴ１゜２．３のドレイン電流がばら
つく。従って、多段増幅器の各ＦＥＴのドレイン電流は
多段増幅器の雑音指数が最少になるように決定されると
は限らず、多段増幅器の雑音指数が大きくばらつくとい
う欠点があった・ 発明の目的 本発明の目的は、モノリシック集積回路多段増幅器の構
成全体を複雑にすることなく、モノリシック集積回路チ
ップの製造プロセスによる飽和ドレイン電流や抵抗値の
ばらつきに帰因する多段増幅器の雑音指数の最適雑音指
数からのずれを大幅に押えられるモノリシック集積回路
多段増幅器を提供することにある。
れドレインバイアス電圧ｖｄ１．ｖｄ２．ｖｄ３のみの
印加で良く、モノリシック集積回路チップ周辺回路構成
は簡単になるが、ＦＥＴ１，２．３の飽和ドレイン電流
のばらつきや、並列回路３１゜３２．３３の抵抗値のば
らつきのため、ＦＥＴ１゜２．３のドレイン電流がばら
つく。従って、多段増幅器の各ＦＥＴのドレイン電流は
多段増幅器の雑音指数が最少になるように決定されると
は限らず、多段増幅器の雑音指数が大きくばらつくとい
う欠点があった・ 発明の目的 本発明の目的は、モノリシック集積回路多段増幅器の構
成全体を複雑にすることなく、モノリシック集積回路チ
ップの製造プロセスによる飽和ドレイン電流や抵抗値の
ばらつきに帰因する多段増幅器の雑音指数の最適雑音指
数からのずれを大幅に押えられるモノリシック集積回路
多段増幅器を提供することにある。
発明の構成
本発明のモノリシック集積回路多段増幅器は、初段増幅
器に対してはドレイン電流を制御できるように、ソース
端子を直流的に接地するとともにゲートバイアス電圧を
印加できるようにし、次段以後の後段増幅器に対しては
、ソース端子をキャパシタと抵抗の並列回路を介して高
周波的に接地するとともに、ゲート端子を直流的に接地
したものである。
器に対してはドレイン電流を制御できるように、ソース
端子を直流的に接地するとともにゲートバイアス電圧を
印加できるようにし、次段以後の後段増幅器に対しては
、ソース端子をキャパシタと抵抗の並列回路を介して高
周波的に接地するとともに、ゲート端子を直流的に接地
したものである。
実施例の説明
以下に本発明の詳細な説明するが、以下の説明において
はすべて第１図および第２図と同一箇所には同一番号を
付して説明する。
はすべて第１図および第２図と同一箇所には同一番号を
付して説明する。
第３図は本発明の一実施例を示す３段増幅器である。Ｆ
ＥＴ１のソース端子１１は直流的に接地されている。Ｆ
ＥＴ２，３のソース端子１２．１３はギャバンタと抵抗
からなる並列回路３２．３３を介して高周波的に接地さ
れている。Ｆ Ｅ １’ １のゲート入力端子２１には
高周波短絡キャパシタ４１を介してゲートバイアス電圧
■９１が印加されている。ＦＥＴ２のゲート端子２２は
インダクタ６２゜６２を介して直流的に接地され、ＦＥ
Ｔ３のゲート端子２３はインダクタ５３．６３を介して
直流的に接地されている。そしてＦＥＴ１．２．３のド
レイン端子８１，８２．８３にはドレインバイアス電圧
■ｄ１．■ｄ２．ｖｄ３が高周波短絡キャパシタ７１．
７２．７３を介して印加されている。９１゜９２．９．
３は直流阻止キャパシタである。ＦＥＴ１の入力整合回
路はインダクタ５１．６１から構成され、出力整合回路
はインダクタ１０１，１１１から構成されている。ＦＥ
Ｔ２の入力整合回路はインダクタ５２．６２から構成さ
れ、出力整合回路はインダクタ１ｏ２，１１２から構成
されている。ＦＥＴ３の入力整合回路はインダクタ６３
゜６３から構成され、出力整合回路はインダクタ１０３
．１１３から構成されている。
ＥＴ１のソース端子１１は直流的に接地されている。Ｆ
ＥＴ２，３のソース端子１２．１３はギャバンタと抵抗
からなる並列回路３２．３３を介して高周波的に接地さ
れている。Ｆ Ｅ １’ １のゲート入力端子２１には
高周波短絡キャパシタ４１を介してゲートバイアス電圧
■９１が印加されている。ＦＥＴ２のゲート端子２２は
インダクタ６２゜６２を介して直流的に接地され、ＦＥ
Ｔ３のゲート端子２３はインダクタ５３．６３を介して
直流的に接地されている。そしてＦＥＴ１．２．３のド
レイン端子８１，８２．８３にはドレインバイアス電圧
■ｄ１．■ｄ２．ｖｄ３が高周波短絡キャパシタ７１．
７２．７３を介して印加されている。９１゜９２．９．
３は直流阻止キャパシタである。ＦＥＴ１の入力整合回
路はインダクタ５１．６１から構成され、出力整合回路
はインダクタ１０１，１１１から構成されている。ＦＥ
Ｔ２の入力整合回路はインダクタ５２．６２から構成さ
れ、出力整合回路はインダクタ１ｏ２，１１２から構成
されている。ＦＥＴ３の入力整合回路はインダクタ６３
゜６３から構成され、出力整合回路はインダクタ１０３
．１１３から構成されている。
本発明の実施例では次段増幅器以後のバイアス電圧の印
加は各段増幅器に対してドレインバイアス電圧のみを印
加すればよいから多段増幅器の構成が簡単になると同時
に、初段増幅器に対してはドレイン電流が制御できるよ
うにゲートバイアス電圧を印加できるように構成さたて
いるので初段増幅器のドレイン電流を調整して多段増幅
器全体の雑音指数を最適にできる効果を有する。しかも
、次段増幅器以後の雑音指数の変化が多段増幅器全体の
雑音指数の変化に及ぼす影響は極めて小さいので次段増
幅器以後のドレイン電流が最適状態からずれたとしても
多段増幅器全体の雑音指数に大きな影響を及ぼさない。
加は各段増幅器に対してドレインバイアス電圧のみを印
加すればよいから多段増幅器の構成が簡単になると同時
に、初段増幅器に対してはドレイン電流が制御できるよ
うにゲートバイアス電圧を印加できるように構成さたて
いるので初段増幅器のドレイン電流を調整して多段増幅
器全体の雑音指数を最適にできる効果を有する。しかも
、次段増幅器以後の雑音指数の変化が多段増幅器全体の
雑音指数の変化に及ぼす影響は極めて小さいので次段増
幅器以後のドレイン電流が最適状態からずれたとしても
多段増幅器全体の雑音指数に大きな影響を及ぼさない。
例えば、初段増幅器の利得が９ｄＢ、雑音指数が２ｄＢ
の時、次段増幅器以後の雑音指数が２ｄＢから３ｄＢに
変化した時の多段増幅器全体の雑音指数は２．２０ｄＢ
から２．３３ｄＢと約０．１３ｄＢ Ｌか変化しない
。
の時、次段増幅器以後の雑音指数が２ｄＢから３ｄＢに
変化した時の多段増幅器全体の雑音指数は２．２０ｄＢ
から２．３３ｄＢと約０．１３ｄＢ Ｌか変化しない
。
第４図は本廠明の別の一実施例を示す３段増幅器で、Ｆ
ＥＴ１の入力整合回路１２０およびゲートバイアス回路
１２１からなる入力回路１２２以外は第３図と構成は全
く同じで、モノリンツク集。
ＥＴ１の入力整合回路１２０およびゲートバイアス回路
１２１からなる入力回路１２２以外は第３図と構成は全
く同じで、モノリンツク集。
積回路で構成されている。ＦＥＴ１の入力回路１２２は
ＧａＡｓ基板とは異なる誘電体基板上に形成された分布
定数回路で構成されている。
ＧａＡｓ基板とは異なる誘電体基板上に形成された分布
定数回路で構成されている。
本発明の実施例では、入力回路１２２がモノリシック集
積回路が構成、されるＧａＡｓ基板とは異なる誘電基板
上に分布定数回路で構成されているため、モノリシック
集積回路部分従ってモノリンツク集積回路マスクを変更
することｔ′＜入力回路１２２部分の誘電体基板を変更
するだけで、多段増幅器全体の入力インピーダンスを変
更できるため、多段増幅器の入力インピーダンスの設計
が、多段増幅器全体をモノリシック集積回路化する場合
に比べて変更容易であると同時に、モノリシック集積回
路チップをパッケージに収容し、ボンディング等による
接続の際に発生する接続部でのインピーダンスの不連続
からくる多段増幅器の入力インビー、ダンスの実際から
のずれを、入力回路 。
積回路が構成、されるＧａＡｓ基板とは異なる誘電基板
上に分布定数回路で構成されているため、モノリシック
集積回路部分従ってモノリンツク集積回路マスクを変更
することｔ′＜入力回路１２２部分の誘電体基板を変更
するだけで、多段増幅器全体の入力インピーダンスを変
更できるため、多段増幅器の入力インピーダンスの設計
が、多段増幅器全体をモノリシック集積回路化する場合
に比べて変更容易であると同時に、モノリシック集積回
路チップをパッケージに収容し、ボンディング等による
接続の際に発生する接続部でのインピーダンスの不連続
からくる多段増幅器の入力インビー、ダンスの実際から
のずれを、入力回路 。
１２２部分で吸収してしまうように入力回路１２２部分
を容易に変更てきるため、多段増幅器の設計が非常にし
やすくなる効果を有する。更に、同軸線路や導波管等の
伝送線路をモノリシック集積回路多段増幅器の入力線路
とする場合にも、入力回路１２２がモノリシック集積回
路とは別の誘電体基板上に分布定数線路で構成されてい
るため、寸法形状の大きい入力線路と非常に寸法形状の
小さなモノリシック集積回路多段増幅器を接続するのが
容易である。まだ、入力回路１２２のゲートバイアス回
路１２１の設計自由度が大きいため、多段増幅器の安定
指数が使用周波数よりも低い周波数で１より小さくなっ
て寄生発振するのを防止できる効果を有する。
を容易に変更てきるため、多段増幅器の設計が非常にし
やすくなる効果を有する。更に、同軸線路や導波管等の
伝送線路をモノリシック集積回路多段増幅器の入力線路
とする場合にも、入力回路１２２がモノリシック集積回
路とは別の誘電体基板上に分布定数線路で構成されてい
るため、寸法形状の大きい入力線路と非常に寸法形状の
小さなモノリシック集積回路多段増幅器を接続するのが
容易である。まだ、入力回路１２２のゲートバイアス回
路１２１の設計自由度が大きいため、多段増幅器の安定
指数が使用周波数よりも低い周波数で１より小さくなっ
て寄生発振するのを防止できる効果を有する。
また、第４図の実施例において、誘電体基板の比誘電率
をＧａＡｓ基板の比誘電率よりも大きく選ぶとともに、
誘電体基板上の特性インピーダンス５ｏΩのマイクロス
トリップ線路の線路幅がモノリシ、り集積回路によるイ
ンダクタ５１．６１を形成するＧａＡｓ基板上のマイク
ロストリップ線路の線路幅よりも広くなるように誘電体
基板の比誘電率を選ぶことにより（ＧａＡｓ基板の厚さ
と誘電体基板の厚さをほぼ同じ場合）、入力整合回路１
２０による挿入損失をインダクタ５１．６１による入力
整合回路の挿入損失よりも少なくできるので入力整合回
路の挿入損失による３段増幅器の雑音指数の劣化を少な
くできると同時に、入力回路１２２により、３段増幅器
全体の寸法が大きくなるのを防止できる効果を有してい
る。
をＧａＡｓ基板の比誘電率よりも大きく選ぶとともに、
誘電体基板上の特性インピーダンス５ｏΩのマイクロス
トリップ線路の線路幅がモノリシ、り集積回路によるイ
ンダクタ５１．６１を形成するＧａＡｓ基板上のマイク
ロストリップ線路の線路幅よりも広くなるように誘電体
基板の比誘電率を選ぶことにより（ＧａＡｓ基板の厚さ
と誘電体基板の厚さをほぼ同じ場合）、入力整合回路１
２０による挿入損失をインダクタ５１．６１による入力
整合回路の挿入損失よりも少なくできるので入力整合回
路の挿入損失による３段増幅器の雑音指数の劣化を少な
くできると同時に、入力回路１２２により、３段増幅器
全体の寸法が大きくなるのを防止できる効果を有してい
る。
発明の詳細
な説明したように本発明のモノリシック集積回路多段増
幅器は、初段増幅器ではＦＥＴのソース端子を直流的に
接地し、後段増幅器ではＦＥＴのソース端子をキャパシ
タと抵抗の並列回路を介して高周波的に接地することに
より、モノリシック集積回路チップ周辺のバイアス回路
を複雑にすることなしに、多段増幅器の雑音指数を最適
状態に調整できる効果を有する。
幅器は、初段増幅器ではＦＥＴのソース端子を直流的に
接地し、後段増幅器ではＦＥＴのソース端子をキャパシ
タと抵抗の並列回路を介して高周波的に接地することに
より、モノリシック集積回路チップ周辺のバイアス回路
を複雑にすることなしに、多段増幅器の雑音指数を最適
状態に調整できる効果を有する。
更に、本発明によれば、入力回路の誘電体基板を変える
だけで、容易に多段増幅器の入力インピーダンスの設計
変更ができるとともに、入力回路による挿入損失を減ら
せるため多段増幅器の雑音指数の劣化を防止できる効果
を有する。
だけで、容易に多段増幅器の入力インピーダンスの設計
変更ができるとともに、入力回路による挿入損失を減ら
せるため多段増幅器の雑音指数の劣化を防止できる効果
を有する。
なお、本発明の実施例では半導体基板としてＧａＡｓ基
板を用いた場合について説明したが、半導体基板として
はＧａＡｓ 基板に限定されないことは言うまでもない
。
板を用いた場合について説明したが、半導体基板として
はＧａＡｓ 基板に限定されないことは言うまでもない
。
第１図、第２図はそれぞれモノリシック集積回路多段増
幅器の回路構成を示す図、第３図は本発明によるモノリ
シック集積回路多段増幅器の一実施例を示す図、第４図
は本発明によるモノリシック集積回路多段増幅器の別の
実施例を示す図である０ １、２．３・・・・・ＦＥＴ、 １１．１２．１３・・
・・・・ソース端子、３１，３２．３３・・・・・・キ
ャノ（シタと抵抗の並列回路、４１，４２，４３，７１
，７２゜７３・・・・・・キャパシタ、１２２・・・・
・・入力回路、１２０・・・・・・入力整合回路、１２
１・・・・・・ゲートバイアス回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
幅器の回路構成を示す図、第３図は本発明によるモノリ
シック集積回路多段増幅器の一実施例を示す図、第４図
は本発明によるモノリシック集積回路多段増幅器の別の
実施例を示す図である０ １、２．３・・・・・ＦＥＴ、 １１．１２．１３・・
・・・・ソース端子、３１，３２．３３・・・・・・キ
ャノ（シタと抵抗の並列回路、４１，４２，４３，７１
，７２゜７３・・・・・・キャパシタ、１２２・・・・
・・入力回路、１２０・・・・・・入力整合回路、１２
１・・・・・・ゲートバイアス回路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
Claims (4)
- （１）初段増幅器に対しては能動素子の接地端子を直流
的に接地導体に接地するとともに、前記能動素子の入力
端子にバイアス電圧を印加して、前記能動素子のバイア
ス電流を可変できるようにし、前記初段増幅器以外の後
段増幅器に対しては能動素子の接地端子を抵抗と容量の
並列回路を介して高周波的に前記接地導体に接地すると
ともに、後段増幅器の能動素子の入力端子は直流的に前
記接地導体に接地してバイアス電流を固定するようにし
たことを特徴とするモノリシック集積回路手段増幅器。 - （２）初段増幅器の能動素子の入力端子以後の回路をモ
ノリシック集積回路で構成し、前記初段増幅器の入力整
合回路および前記能動素子の前記入力端子にバイアス電
圧を供給するバイアス回路を前記モノリシック集積回路
以外の入力回路で構成したことを特徴とする特許請求の
範囲第１項記載のモノリシック集積回路多段増幅器。 - （３）入力回路を誘電体基板上に形成した分布定数回路
で構成し、前記誘電体基板の比誘電率は、モノリシック
集積回路の半導体基板の比誘電率よりも高く選ぶととも
に前記誘電体基板上の特性インピーダンス５０Ωのマイ
クロストリップ線路の線路幅Ｗ＿１が前記モノリシック
集積回路のインダクタとして用いられているマイクロス
トリップ線路の線路幅Ｗ＿２よりも広くなるように前記
誘電体基板の比誘電率を選んだことを特徴とする特許請
求の範囲第２項記載のモノリシック集積回路多段増幅器
。 - （４）多段増幅器の入力回路のみはモノリシック集積回
路の半導体基板とは別の誘電体基板上に形成した分布定
数回路で構成し、誘電体基板の比誘電率は前記半導体基
板の比誘電率よりも高く選ぶとともに、前記誘電体基板
上の特性インピーダンス５０Ωのマイクロストリップ線
路の線路幅が前記モノリシック集積回路のインダクタと
して用いられているマイクロストリップ線路の線路幅よ
りも広くなるように前記誘電体基板の比誘電率を選んだ
ことを特徴とする特許請求の範囲第１項記載のモノリシ
ック集積回路多段増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12236184A JPS611104A (ja) | 1984-06-14 | 1984-06-14 | モノリシツク集積回路多段増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12236184A JPS611104A (ja) | 1984-06-14 | 1984-06-14 | モノリシツク集積回路多段増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS611104A true JPS611104A (ja) | 1986-01-07 |
Family
ID=14833985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12236184A Pending JPS611104A (ja) | 1984-06-14 | 1984-06-14 | モノリシツク集積回路多段増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS611104A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02303206A (ja) * | 1989-05-17 | 1990-12-17 | Nec Corp | 高周波電力増幅器 |
| US5172074A (en) * | 1990-05-25 | 1992-12-15 | Sumitomo Electric Industries, Inc. | Low noise multi-stage type amplifier |
| WO2023145093A1 (ja) * | 2022-01-31 | 2023-08-03 | 日本電信電話株式会社 | 電流電圧変換装置 |
-
1984
- 1984-06-14 JP JP12236184A patent/JPS611104A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02303206A (ja) * | 1989-05-17 | 1990-12-17 | Nec Corp | 高周波電力増幅器 |
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